KR20110030354A - 반도체 기억 장치 - Google Patents
반도체 기억 장치 Download PDFInfo
- Publication number
- KR20110030354A KR20110030354A KR1020100089927A KR20100089927A KR20110030354A KR 20110030354 A KR20110030354 A KR 20110030354A KR 1020100089927 A KR1020100089927 A KR 1020100089927A KR 20100089927 A KR20100089927 A KR 20100089927A KR 20110030354 A KR20110030354 A KR 20110030354A
- Authority
- KR
- South Korea
- Prior art keywords
- diffusion layer
- nmos
- transistors
- transistor
- wiring
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 238000009792 diffusion process Methods 0.000 claims abstract description 91
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000003860 storage Methods 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 5
- 230000003068 static effect Effects 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 41
- 229910052710 silicon Inorganic materials 0.000 abstract description 41
- 239000010703 silicon Substances 0.000 abstract description 41
- 230000000694 effects Effects 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 230000000452 restraining effect Effects 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 238000002955 isolation Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
Abstract
4개의 MOS 트랜지스터 및 2개의 부하 저항 소자를 이용하여 구성된 스태틱 메모리 셀에 있어서, 메모리 셀을 구성하는 MOS 트랜지스터는 기판 상에 형성된 확산층 상에 형성된다. 상기 확산층은, 기억 노드이고, MOS 트랜지스터의 드레인, 게이트, 소스가, 기판에 대해 수직방향으로 배치되고, 게이트가 주상 반도체층을 둘러싸는 구조를 갖는다. 그리고, 부하 저항 소자는 콘택트 플러그에 의해 형성된다. 이상과 같이 하는 것에 의해, 작은 면적의 SRAM 셀을 형성할 수 있다.
Description
본 발명은 반도체 기억 장치에 관한 것으로서, 특히 SRAM(Static Random Access Memory)으로 구성되는 반도체 기억 장치에 관한 것이다.
반도체 장치의 고집적화, 고성능화를 진전시키기 위한 방책으로서, SGT(Surrounding Gate Transistor)에 관한 기술(예를 들면, 일본국 공개특허 h2-188966호 공보에 개시)이 알려져 있다. SGT는 반도체 기판의 표면에 주상(columnar) 반도체층을 형성하고, 그 측벽에 당해 주상 반도체층을 둘러싸는 게이트를 형성한 수직형 게이트 트랜지스터이다. SGT에서는 드레인, 게이트, 소스가 수직방향으로 배치되기 때문에, 종래의 평면형 트랜지스터에 비해 점유 면적을 대폭 축소할 수 있다.
근래, LSI(대규모 집적 회로)에 탑재되는 SRAM에 대한 대용량화의 요구는 점점 높아지고 있고, 상기 SGT를 채용한 작은 셀 면적을 갖는 SRAM의 실현화가 기대되고 있다. SGT를 채용한 SRAM에서는, 트랜지스터가 수직방향으로 형성되는 특징을 살리는 것에 의해, 종래의 평면형 트랜지스터로 구성된 SRAM에 비해 SRAM 셀 면적을 작게 할 수 있다.
도 17a는, 일본국 공개특허 h2-188966호 공보의 실시예에 개시된, 4개의 SGT와 2개의 부하 저항 소자를 이용하여 구성되는 E/R형 4T-SRAM의 평면도이고, 도 17b는 도 17a의 A-A＇ 단면도이다.
도 17a 및 도 17b에 있어서, SRAM 셀은; 2개의 주상 실리콘층(701a, 701b)으로 형성되고, 메모리 셀에 액세스하기 위한 액세스 트랜지스터와; 2개의 주상 실리콘층(702a, 702b)으로 형성되고, 데이터를 리드아웃 및 기록하기 위하여 메모리 셀을 구동하는 드라이버 트랜지스터와; 폴리 실리콘 배선으로 형성되는 2개의 부하 저항 소자(Ra7, Rb7); 로 구성된다. 각각의 주상 실리콘층의 저부에는 하부 확산층(707a, 707b, 707)이 형성되고, 상부에는 상부 확산층(708)이 형성되고, 주상 실리콘층의 주위에는 게이트 전극(706a∼706c)이 형성되어 있다. BL7 및 BLB7은 비트 라인, WL7은 워드 라인, Vcc7은 전원 전위 배선, Vss7은 접지 전위 배선이다. 또한, Ma7 및 Mb7은 배선층에 의해 형성되고, 데이터를 기억하기 위한 기억 노드를 나타낸다.
상기 종래의 SRAM 셀은 3개의 확산층(707a, 707b, 707)에 의해 형성되어 있기 때문에, 각 확산층의 폭 및 확산층 사이의 거리에 의해, 셀 면적의 축소화가 제한되고 있었다.
본 발명은, 상기한 바와 같이 SGT를 채용한 E/R형 4T-SRAM에 있어서, 더욱 면적이 작은 SRAM 셀을 실현하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 기억 장치는, 4개의 MOS 트랜지스터 및 2개의 부하 저항 소자가 기판 상에 배열된 스태틱 메모리 셀을 구비하는 반도체 기억 장치이고, 상기 4개의 MOS 트랜지스터 각각은, 소스 확산층, 드레인 확산층 및 주상 반도체층이 상기 기판 상에 수직방향으로 계층적으로 배치되고, 상기 주상 반도체층은 상기 소스 확산층과 상기 드레인 확산층 사이에 배치되고, 상기 주상 반도체층의 측벽에 게이트가 형성되어 있고, 메모리 셀에 액세스하기 위한 제 1 및 제 2 NMOS 액세스 트랜지스터와, 메모리 셀의 데이터를 기록 및 리드아웃 하기 위하여 기억 노드를 구동하는 제 1 및 제 2 NMOS 드라이버 트랜지스터로서 기능을 하고, 상기 제 1 NMOS 액세스 트랜지스터 및 상기 제 1 NMOS 드라이버 트랜지스터는 서로 인접하여 배열되고, 상기 제 2 NMOS 액세스 트랜지스터 및 상기 제 2 NMOS 드라이버 트랜지스터는 서로 인접하여 배열되고, 데이터를 유지하는 제 1 기억 노드로서 기능을 하는 제 1 확산층이, 상기 제 1 NMOS 액세스 트랜지스터 및 상기 제 1 NMOS 드라이버 트랜지스터에 대해 공통되는 확산층으로서 상기 기판 상에 배치되고, 데이터를 유지하는 제 2 기억 노드로서 기능을 하는 제 2 확산층이, 상기 제 2 NMOS 액세스 트랜지스터 및 상기 제 2 NMOS 드라이버 트랜지스터에 대해 공통되는 확산층으로서 상기 기판 상에 배치되고, 상기 2개의 부하 저항 소자 각각을, 상기 제 1 확산층 및 상기 제 2 확산층 상에 각각 배치한 것을 특징으로 한다.
또한, 본 발명의 다른 바람직한 실시형태에서는, 상기 반도체 기억 장치에 있어서, 상기 2개의 부하 저항 소자는 각각, 상기 제 1 확산층 상에 형성된 반도체 또는 금속으로 구성되는 제 1 콘택트 플러그 및 상기 제 2 확산층 상에 형성된 반도체 또는 금속으로 구성되는 제 2 콘택트 플러그로서 형성된다.
또한, 본 발명의 다른 바람직한 실시형태에서는, 상기 반도체 기억 장치에 있어서, 상기 제 1 및 제 2 NMOS 액세스 트랜지스터 게이트 전극으로부터 연장되는 게이트 배선 상에 형성되는 콘택트 중의 적어도 하나를, 인접하는 다른 메모리 셀의 NMOS 액세스 트랜지스터 게이트 전극으로부터 연장되는 게이트 배선 상에 형성되는 콘택트와 공유화한다.
또한, 본 발명의 다른 바람직한 실시형태에서는, 상기 반도체 기억 장치에 있어서, 상기 제 1 기억 노드로서 기능을 하는 상기 제 1 확산층 상에 형성되는 상기 제 1 NMOS 드라이버 트랜지스터 게이트로부터 연장되는 게이트 배선이, 상기 제 2 기억 노드로서 기능을 하는 상기 제 2 확산층과 공통인 콘택트에 의해 접속되고, 상기 제 2 기억 노드로서 기능을 하는 상기 제 2 확산층 상에 형성되는 상기 제 2 NMOS 드라이버 트랜지스터 게이트로부터 연장되는 게이트 배선이, 상기 제 1 기억 노드로서 기능을 하는 상기 제 1 확산층과 공통인 콘택트에 의해 접속된다.
또한, 본 발명의 다른 바람직한 실시형태에서는, 상기 반도체 기억 장치에 있어서, 상기 제 1 및 제 2 NMOS 드라이버 트랜지스터를 형성하는 주상 반도체층의 측벽의 둘레 길이는, 상기 제 1 및 제 2 NMOS 액세스 트랜지스터를 형성하는 주상 반도체층의 측벽의 둘레 길이 이상의 값을 갖거나, 또는 상기 제 1 및 제 2 NMOS 드라이버 트랜지스터를 형성하는 주상 반도체층의 측벽의 둘레 길이는, 상기 제 1 및 제 2 NMOS 액세스 트랜지스터를 형성하는 주상 반도체층의 측벽의 둘레 길이 이하의 값을 갖는 것을 특징으로 한다.
또한, 상기 4개의 MOS 트랜지스터는 상기 기판 상에 2행 2열로 배열되고, 상기 제 1 NMOS 액세스 트랜지스터는 1행 1열째에 배열되고, 상기 제 1 NMOS 드라이버 트랜지스터는 2행 1열째에 배열되고, 상기 제 2 NMOS 액세스 트랜지스터는 1행 2열째에 배열되고, 상기 제 2 NMOS 드라이버 트랜지스터는 2행 2열째에 배열되도록 해도 좋다. 이 경우, 상기 제 1 및 제 2 NMOS 액세스 트랜지스터 게이트로부터 연장되는 게이트 배선 상에 형성되는 콘택트를 공유하는 구성으로 해도 좋다.
또한, 상기 4개의 MOS 트랜지스터는 상기 기판 상에 2행 2열로 배열되고, 상기 제 1 NMOS 액세스 트랜지스터는 1행 1열째에 배열되고, 상기 제 1 NMOS 드라이버 트랜지스터는 2행 1열째에 배열되고, 상기 제 2 NMOS 액세스 트랜지스터는 2행 2열째에 배열되고, 상기 제 2 NMOS 드라이버 트랜지스터는 1행 2열째에 배열되도록 해도 좋다.
본 발명에 의하면, SGT를 이용한 E/R형 4T-SRAM에 있어서, 더욱 면적이 작은 SRAM 셀을 실현할 수 있다.
도 1은 본 발명의 실시형태 1에 따른 SRAM의 메모리 셀을 나타내는 등가회로.
도 2는 본 발명의 실시형태 1에 따른 SRAM의 평면도.
도 3a는 도 2의 A-A＇ 단면도.
도 3b는 도 2의 B-B＇ 단면도.
도 3c는 도 2의 C-C＇ 단면도.
도 3d는 도 2의 D-D＇ 단면도.
도 4a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (1)을 나타내는 평면도.
도 4b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (1)을 나타내는 단면도.
도 5a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (2)를 나타내는 평면도.
도 5b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (2)를 나타내는 단면도.
도 6a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (3)을 나타내는 평면도.
도 6b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (3)을 나타내는 단면도.
도 7a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (4)를 나타내는 평면도.
도 7b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (4)를 나타내는 단면도.
도 8a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (5)를 나타내는 평면도.
도 8b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (5)를 나타내는 단면도.
도 9a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (6)을 나타내는 평면도.
도 9b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (6)을 나타내는 단면도.
도 10a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (7)을 나타내는 평면도.
도 10b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (7)을 나타내는 단면도.
도 11a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (8)을 나타내는 평면도.
도 11b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (8)을 나타내는 단면도.
도 12는 본 발명의 실시형태 2에 따른 SRAM의 평면도.
도 13은 본 발명의 실시형태 3에 따른 SRAM의 평면도.
도 14는 본 발명의 실시형태 4에 따른 SRAM의 평면도.
도 15는 본 발명의 실시형태 5에 따른 SRAM의 평면도.
도 16은 본 발명의 실시형태 6에 따른 SRAM의 단면도.
도 17a는 종래의 SGT를 이용한 SRAM의 평면도.
도 17b는 종래의 SGT를 이용한 SRAM의 단면도.
도 2는 본 발명의 실시형태 1에 따른 SRAM의 평면도.
도 3a는 도 2의 A-A＇ 단면도.
도 3b는 도 2의 B-B＇ 단면도.
도 3c는 도 2의 C-C＇ 단면도.
도 3d는 도 2의 D-D＇ 단면도.
도 4a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (1)을 나타내는 평면도.
도 4b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (1)을 나타내는 단면도.
도 5a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (2)를 나타내는 평면도.
도 5b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (2)를 나타내는 단면도.
도 6a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (3)을 나타내는 평면도.
도 6b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (3)을 나타내는 단면도.
도 7a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (4)를 나타내는 평면도.
도 7b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (4)를 나타내는 단면도.
도 8a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (5)를 나타내는 평면도.
도 8b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (5)를 나타내는 단면도.
도 9a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (6)을 나타내는 평면도.
도 9b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (6)을 나타내는 단면도.
도 10a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (7)을 나타내는 평면도.
도 10b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (7)을 나타내는 단면도.
도 11a는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (8)을 나타내는 평면도.
도 11b는 본 발명의 실시형태 1에 따른 SRAM의 제조 공정 (8)을 나타내는 단면도.
도 12는 본 발명의 실시형태 2에 따른 SRAM의 평면도.
도 13은 본 발명의 실시형태 3에 따른 SRAM의 평면도.
도 14는 본 발명의 실시형태 4에 따른 SRAM의 평면도.
도 15는 본 발명의 실시형태 5에 따른 SRAM의 평면도.
도 16은 본 발명의 실시형태 6에 따른 SRAM의 단면도.
도 17a는 종래의 SGT를 이용한 SRAM의 평면도.
도 17b는 종래의 SGT를 이용한 SRAM의 단면도.
이하, 본 발명의 실시형태를 도면을 참조하여 상세하게 설명한다. 또, 이하의 각 실시형태에 있어서, 본 발명의 반도체 기억 장치는 E/R형 4T-SRAM으로 구성되어 있는 것을 예로 한다. 또한, 실시형태의 설명에 참조되는 도면에 있어서, 동일 부재에는 원칙적으로 동일한 부호를 부여하고, 반복되는 설명은 생략한다.
(실시형태 1) 도 1은 본 발명의 실시형태 1에 따른 SRAM의 메모리 셀을 나타내는 등가회로이다. 도 1에 있어서, BL1 및 BLB1은 비트 라인, WL1은 워드 라인, Vcc1은 전원 전위, Vss1은 접지 전위, Qa11 및 Qa21은 메모리 셀에 액세스하기 위한 액세스 트랜지스터, Qd11 및 Qd21은 메모리 셀의 데이터를 리드아웃 및 기록하기 위하여 기억 노드를 구동하는 드라이버 트랜지스터, Ra1 및 Rb1은 기억 노드에 전하를 공급하기 위한 부하 저항 소자, Ma1 및 Mb1은 데이터를 기억하기 위한 기억 노드를 나타낸다.
도 2는 본 발명의 실시형태 1에 따른 SRAM의 평면도이다. 도 2에 나타내는 바와 같이, SRAM 셀 어레이 내에 있어서, 유닛 셀(UC)이 반복적으로 배치되어 있다. 도 3a∼3d에 도 2의 커트 라인 A-A＇, B-B＇, C-C＇ 및 D-D＇에 따른 단면구조를 각각 나타낸다.
우선, 도 2, 도 3a∼도 3d를 참조하여 본 실시형태의 레이아웃에 대해 설명한다. SRAM 셀 어레이 내에는 P-Well(101)이 형성되고, 소자분리(102)에 의해, 평면형 실리콘층인 N+확산층(103a, 103b)은 분리되어 있다. N+확산층(103a, 103b)은 각각 기억 노드(Ma1, Mb1)로서 기능을 한다. Qa11 및 Qa21은 액세스 트랜지스터, Qd11 및 Qd21은 드라이버 트랜지스터, Ra1 및 Rb1은 폴리 실리콘 등으로 구성되는 콘택트 플러그에 의해 형성되는 부하 저항 소자이다.
본 실시형태에 있어서, 1개의 유닛 셀(UC)은, 기판 상에 2행 2열로 배열된 트랜지스터를 구비하고 있다. 1열째에는, 제 1 기억 노드(Ma1)인 평면형 실리콘층(103a) 상에, 도면에 있어서의 상측으로부터 액세스 트랜지스터(Qa11) 및 드라이버 트랜지스터(Qd11)가 각각 배열되어 있다. 또한 2열째에는, 제 2 기억 노드(Mb1)인 평면형 실리콘층(103b) 상에, 도면에 있어서의 상측으로부터 액세스 트랜지스터(Qa21) 및 드라이버 트랜지스터(Qd21)가 각각 배열되어 있다. 본 실시형태의 SRAM 셀 어레이는, 이러한 4개의 트랜지스터를 구비한 유닛 셀(UC)을 도면의 상하 방향으로 연속적으로 배열하는 것에 의해 구성된다.
도 2 및 도 3a∼도 3d로부터 알 수 있는 바와 같이, 제 1 기억 노드(Ma1)로서 기능을 하는 N+확산층(103a)은 액세스 트랜지스터(Qa11) 및 드라이버 트랜지스터(Qd11)에 대해 공통되는 확산층이고, 제 2 기억 노드(Mb1)로서 기능을 하는 N+확산층(103b)은 액세스 트랜지스터(Qa21) 및 드라이버 트랜지스터(Qd21)에 대해 공통되는 확산층이다.
N+확산층(103a) 상에 형성되는 콘택트(110a)는, 노드 접속 배선(Na1)에 의해 드라이버 트랜지스터(Qd21)의 게이트 전극으로부터 연장되는 게이트 배선 상에 형성되는 콘택트(111b)와 접속되어 있다. 또한, N+확산층(103b) 상에 형성되는 콘택트(110b)는 노드 접속 배선(Nb1)에 의해 드라이버 트랜지스터(Qd11)의 게이트 전극으로부터 연장되는 게이트 배선 상에 형성되는 콘택트(111a)와 접속되어 있다. 액세스 트랜지스터(Qa11)의 상부에 형성되는 콘택트(106a)는 비트 라인(BL1)에 접속되고, 액세스 트랜지스터(Qa21)의 상부에 형성되는 콘택트(106b)는 비트 라인(BLB1)에 접속되어 있다. 액세스 트랜지스터(Qa11, Qa21)의 게이트 전극으로부터 연장되는 게이트 배선 상에 형성되는 콘택트(107)는 워드 라인(WL1)에 접속되어 있다. 또한, 드라이버 트랜지스터(Qd11, Qd21)의 상부에 형성되는 콘택트(108a, 108b)는 모두 접지 전위인 배선층(Vss1)에 접속되어 있다. 폴리 실리콘 등에 의해 형성된 콘택트 플러그인 Ra1 및 Rb1은 전원 전위인 배선층(Vcc1a, Vcc1b)에 각각 접속되어 있다.
워드 라인 배선, 비트 라인 배선, 전원 전위 배선 및 접지 전위 배선은, 다른 메모리 셀의 배선과 공용하기 위하여, 바람직하게는, 각 메모리 셀 내의 배선인 노드 접속 배선보다 상위층에서 접속된다.
또, 상기 계층적인 배선 구성의 일례로서, 각 배선이 접촉하지 말아야할 콘택트와 접촉하지 않도록, 노드 접속 배선(Na1), 노드 접속 배선(Nb1) 및 접지 전위 배선(Vss1)을 최하층에 형성하고, 전원 전위 배선(Vcc1a, Vcc1b)을 그들보다 상위층에 형성하고, 나아가, 그들의 상위층에 비트 라인(BL1, BLB1)을 형성하고, 워드 라인(WL1)을 최상위층에서 배선하는 구성을 실현할 수 있다.
본 발명에 있어서, SRAM 셀을 구성하는 각 트랜지스터 소스 및 드레인을 하기와 같이 정의한다. 드라이버 트랜지스터(Qd11, Qd21)에 대해서는, 접지 전압에 접속되는 주상 반도체층의 상부에 형성되는 확산층을 소스 확산층, 주상 반도체층의 하부에 형성되는 확산층을 드레인 확산층으로 정의한다. 액세스 트랜지스터(Qa11, Qa21)에 대해서는, 동작 상태에 따라서는 주상 반도체층의 상부에 형성되는 확산층 및 하부에 형성되는 확산층이 모두 소스 또는 드레인이 되지만, 편의상, 주상 반도체층의 상부에 형성되는 확산층을 소스 확산층, 주상 반도체층의 하부에 형성되는 확산층을 드레인 확산층으로 정의한다.
이어서, 도 3a∼도 3d에 나타내는 단면구조를 참조하여 본 발명에 따른 SRAM 셀의 구조에 대해 설명한다. 도 3a에 나타내는 바와 같이, SRAM 셀 어레이 내에는, 기판 상에 P-Well(101)이 형성되고, 소자분리(102)에 의해 N+확산층(103a, 103b)은 분리되어 있다. N+확산층(103a, 103b)은 각각 기억 노드(Ma1, Mb1)로서 기능을 한다. N+확산층(103a) 상에 액세스 트랜지스터(Qa11)를 형성하는 주상 실리콘층(121a)이 형성되고, N+확산층(103b) 상에 액세스 트랜지스터(Qa21)를 형성하는 주상 실리콘층(121b)이 형성되어 있다. 각각의 주상 실리콘층의 주위에는 게이트 절연막(117) 및 게이트 전극(118)이 형성되어 있다. 주상 실리콘층의 상부에는 N+확산층(114)이 불순물주입 등에 의해 형성되어 있다. 도시되지는 않지만, 액세스 트랜지스터(Qa11) 상에 형성되는 콘택트(106a)는 비트 라인(BL1)에 접속되고, 액세스 트랜지스터(Qa21) 상에 형성되는 콘택트(106b)는 비트 라인(BLB1)에 접속되고, 액세스 트랜지스터(Qa11, Qa21)의 게이트 전극으로부터 연장되는 게이트 배선(118a) 상에 형성되는 콘택트(107)는 워드 라인(WL1)에 접속되어 있다.
도 3b에 나타내는 바와 같이, SRAM 셀 어레이 내에는, 기판 상에 P-Well(101)이 형성되고, 소자분리(102)에 의해 N+확산층(103a, 103b)은 분리되어 있다. N+확산층(103a, 103b)은 각각 기억 노드(Ma1, Mb1)로서 기능을 한다. 평면형 실리콘층(103a) 상에는 부하 저항 소자인, 폴리 실리콘 등에 의해 형성되는 콘택트 플러그(Ra1)가 형성되어 있다. 도시되지는 않지만, 드라이버 트랜지스터(Qd11)의 게이트 전극으로부터 연장되는 게이트 배선(118b) 상에 형성되는 콘택트(111a)는 기억 노드 접속 배선(Nb1)을 통해 N+확산층(103b) 상에 형성되는 콘택트(110b)에 접속되어 있다.
도 3c에 나타내는 바와 같이, SRAM 셀 어레이 내에는, 기판 상에 P-Well(101)이 형성되고, 소자분리(102)에 의해 N+확산층(103a, 103b)은 분리되어 있다. N+확산층(103a, 103b)은 각각 기억 노드(Ma1, Mb1)로서 기능을 한다. N+확산층(103a) 상에 드라이버 트랜지스터(Qd11)를 형성하는 주상 실리콘층(122a)이 형성되고, N+확산층(103b) 상에 드라이버 트랜지스터(Qd21)를 형성하는 주상 실리콘층(122b)이 형성되어 있다. 각각의 주상 실리콘층의 주위에 게이트 절연막(117) 및 게이트 전극(118)이 형성되어 있다. 주상 실리콘층의 상부에는 N+확산층(114)이 불순물주입 등에 의해 형성되어 있다. 도시되지는 않지만, 드라이버 트랜지스터(Qd11, Qd21) 상에 형성되는 콘택트(108a, 108b)는 모두 배선층을 통해 접지 전위(Vss1)에 접속되어 있다.
도 3d에 나타내는 바와 같이, SRAM 셀 어레이 내에는, 기판 상에 P-Well(101)이 형성되고, 소자분리(102)에 의해 N+확산층(103a)은 분리되어 있다. N+확산층(103a)은 기억 노드(Ma1)로서 기능을 한다. N+확산층(103a) 상에는 액세스 트랜지스터(Qa11)를 구성하는 주상 실리콘층(121a)과, 드라이버 트랜지스터(Qd11)를 구성하는 주상 실리콘층(122a)이 형성되어 있다. 각각의 주상 실리콘층의 주위에는 게이트 절연막(117) 및 게이트 전극(118)이 형성되어 있다. 각각의 주상 실리콘층의 상부에는 N+드레인 확산층(114)이 불순물주입 등에 의해 형성되어 있다. 도시되지는 않지만, 액세스 트랜지스터(Qa11) 상에 형성되는 콘택트(106a)는 비트 라인(BL1)에 접속되고, 드라이버 트랜지스터(Qd11) 상에 형성되는 콘택트(108a)는 접지 전위 배선(Vss1)에 접속되고, 폴리 실리콘 플러그(Ra1)는 전원 전위 배선(Vcc1a)에 접속되어 있다. 또한, 드레인 확산층 상의 콘택트(110a)는 기억 노드 접속 배선(Na1)을 통해, 드라이버 트랜지스터(Qd21)의 게이트 전극으로부터 연장되는 게이트 배선 상에 형성되는 콘택트(111b)에 접속되어 있다.
도 17a 및 도 17b에 나타내는 종래의 SRAM 셀은 3개의 확산층(707, 707a, 707b)에 의해 형성되어 있었기 때문에, 셀 면적의 축소화가 제한되고 있었지만, 본 발명에 있어서는, 기억 노드를 형성하는 2개의 N+확산층(103a, 103b)에 의해 SRAM 셀이 형성되어 있기 때문에, 확산층의 면적이용 효율이 높고, 더욱 작은 SRAM 면적을 형성할 수 있다. 나아가 그들의 확산층이 직사각형인 단순한 형상으로 구성되어 있기 때문에, OPC(Optical Proximity Correction)에 의한 패턴 형상의 보정이 쉽고, 작은 SRAM 셀 면적의 실현에 적합한 레이아웃이다. 또한, 부하 저항 소자(Ra1, Rb1)는, 종래의 예와 같이 폴리 실리콘 배선층에 배치되는 것이 아니고, 기억 노드로서 기능을 하는 확산층(103a, 103b) 상에 콘택트 플러그 등에 의해 형성된다. 그 때문에, 본 발명에서는 콘택트 2개 분의 스페이스에 저항 소자를 형성할 수 있으므로, 작은 면적의 SRAM 셀 형성할 수 있다.
본 실시형태에 있어서는, 부하 저항 소자는 폴리 실리콘으로 형성된 콘택트 플러그에 의해 형성되어 있다. 부하 저항 소자의 저항치는 폴리 실리콘 성막시의 불순물의 농도에 의해 제어할 수 있다. 또, 부하 저항 소자는 폴리 실리콘이 아니어도, 저항이 높은 금속이나 반도체 등을 콘택트나 배선층 사이의 비아 등에 채워넣는 것에 의해서도 형성할 수 있다.
또한, 상기 콘택트 플러그는, 본 실시형태에서 나타낸 레이아웃 이외에도, SRAM 셀의 레이아웃을 미세 조정하면서 최적인 레이아웃으로 배치할 수 있고, 이에 의해 면적이 작은 SRAM 셀을 설계할 수 있다.
이하, 본 발명의 반도체 기억 장치의 제조 방법의 일례에 대해 도 4a∼도 11b를 참조하여 설명한다. 각 도면에 있어서 a는 평면도, b는 a의 A-A＇ 단면도이다.
도 4a 및 도 4b에 나타내는 바와 같이, 기판 상에 실리콘 질화막 등을 성막하고, 주상 실리콘층의 패턴을 리소그래피에 의해 형성하고, 에칭하는 것에 의해, 마스크층(119)과 주상 실리콘층(121a, 121b, 122a, 122b)을 형성한다.
도 5a 및 도 5b에 나타내는 바와 같이, 소자분리(102)를 형성한다. 소자분리는, 우선 트랜치 패턴을 에칭하여, CVD 등에 의해 트랜치 패턴에 산화막을 채워넣고, 기판 상의 여분의 산화막을 드라이 에칭이나 습식 에칭 등에 의해 제거하는 방법 등에 의해 형성한다.
도 6a 및 도 6b에 나타내는 바와 같이, 이온주입 등에 의해 불순물을 도입하여, 평면형 실리콘층으로서, 주상 실리콘층의 하부에 N+확산층(103a, 103b)을 형성한다.
도 7a 및 도 7b에 나타내는 바와 같이, 게이트 절연막(117)과 게이트 도전막(118)을 성막한다.
도 8a 및 도 8b에 나타내는 바와 같이, 레지스트(133)를 이용하여, 리소그래피에 의해 게이트 배선 패턴을 형성한다.
도 9a 및 도 9b에 나타내는 바와 같이, 레지스트(133)를 마스크로 하여, 게이트 도전막(117) 및 게이트 절연막(118)을 에칭하여, 제거한다. 이에 의해 게이트 배선(118a∼118c)이 형성된다. 그 후, 필러 상의 마스크층(119)을 제거한다.
도 10a 및 도 10b에 나타내는 바와 같이, 이온주입 등에 의해 불순물을 도입하여, 주상 실리콘층의 상부에 N+확산층(114)을 형성한다.
도 11a 및 도 11b에 나타내는 바와 같이, 부하 저항 소자로서, 폴리 실리콘 등에 의해 형성된 콘택트 플러그(Ra1, Rb1)를 형성한다. 그 후, 통상의 콘택트(107, 106a, 108a, 110a, 111a, 106b, 108a, 110a, 111a)를 형성한다.
(실시형태 2) 도 12는 본 실시형태 2에 따른 SRAM의 평면도이다. 본 실시형태에 있어서 실시형태 1과 하기의 점에서 상이하다. 본 실시형태에서는, 기억 노드(Ma1)인 N+확산층(203a)과, 드라이버 트랜지스터(Qd22)의 게이트 전극으로부터 연장되는 게이트 배선은, 양자에 걸쳐 형성되는 공통의 콘택트(210a)에 의해 접속되어 있다. 또한, 기억 노드(Mb1)인 N+확산층(203b)과, 드라이버 트랜지스터(Qd12)의 게이트 전극으로부터 연장되는 게이트 배선은, 양자에 걸쳐 형성되는 공통의 콘택트(210b)에 의해 접속되어 있다. 상기한 바와 같이, 게이트와 기억 노드를 배선층이 아닌 콘택트에 의해 접속함으로써, SRAM 셀 내에 있어서의 콘택트의 수를 줄일 수 있으므로, 주상 실리콘층이나 콘택트의 배치를 조정하는 것에 의해, 셀 면적을 축소할 수 있다.
또, 제 1 실시형태에서 기술한 바와 같이, 워드 라인 배선, 비트 라인 배선, 전원 전위 배선 및 접지 전위 배선은, 바람직하게는, 다른 메모리 셀의 배선과 공용하기 위하여, 각 메모리 셀 내의 배선인 노드 접속 배선보다 상위층에 배치된다. 또, 본 실시형태에서는 노드 접속 배선은 콘택트에 의해 형성되어 있다.
이외의 점에 관해서는 실시형태 1에 나타내는 구성과 동일하므로 설명을 생략한다.
(실시형태 3) 도 13은 본 발명의 실시형태 3에 따른 SRAM의 평면도이다. 본 실시형태에서는, SRAM 셀 어레이 내에 있어서, 도 13의 유닛 셀(UC)의 1열째에 배열되는 트랜지스터는, 그 유닛 셀(UC)의 상측 또는 하측에서 인접하는 다른 메모리 셀의 2열째에 배열되는 트랜지스터와 배치구성이 동일하다. 또한, 유닛 셀(UC)의 2열째에 배열되는 트랜지스터는, 그 유닛 셀(UC)의 상측 또는 하측에서 인접하는 다른 메모리 셀의 1열째에 배열되는 트랜지스터와 배치구성이 동일하다.
또한, 실시형태 1에서 기술한 바와 같이, 워드 라인 배선, 비트 라인 배선, 전원 전위 배선 및 접지 전위 배선은, 바람직하게는, 다른 메모리 셀의 배선과 공용하기 위하여, 각 메모리 셀 내의 배선인 노드 접속 배선보다 상위층에 배치된다. 이 점에 있어서, 계층적인 배선 구성의 일례로서, 각 배선이 접촉하지 말아야할 콘택트와 접촉하지 않도록, 콘택트로 구성되는 노드 접속 배선(310a, 310b)을 하위층으로, 워드 라인(WL3) 및 접지 전위 배선(Vss3a, Vss3b)을 중위층으로, 비트 라인 배선(BL3, BLB3)과 전원 전위 배선(Vcc3)을 상위층으로 배선하는 구성을 실현할 수 있다. 또, 본 실시형태에서는 노드 접속 배선은 콘택트에 의해 형성되어 있다.
이외의 구성에 관해서는 실시형태 1과 동일하므로 설명을 생략한다.
(실시형태 4) 도 14는 본 발명의 실시형태 4에 따른 SRAM의 평면도이다. 본 실시형태에 있어서 실시형태 3과 상이한 점은 드라이버 트랜지스터(Qd14)와 폴리 실리콘 플러그(Ra4)의 위치가 바뀐 점과, 드라이버 트랜지스터(Qd24)와 폴리 실리콘 플러그(Rb4)의 위치가 바뀐 점이다. 이 때문에, 게이트 배선의 레이아웃이 직사각형 형상으로 되어 게이트 배선의 형성이 쉬워진다. 또한, 본 실시형태에 있어서는 전원배선(Vcc4a, Vcc4b)이 워드 라인(WL4)과 평행으로 형성되어 있고, 접지 배선(Vss4)이 비트 라인(BL4, BLB4)과 평행으로 형성되어 있다.
또, 실시형태 1에서 기술한 바와 같이, 워드 라인 배선, 비트 라인 배선, 전원 전위 배선 및 접지 전위 배선은, 바람직하게는, 다른 메모리 셀의 배선과 공용하기 위하여, 각 메모리 셀 내의 배선인 노드 접속 배선보다 상위층에 배치된다. 이 점에 있어서, 계층적인 배선 구성의 일례로서, 실시형태 3과 같은 구성을 실현할 수 있다. 또, 본 실시형태에서는 노드 접속 배선은 콘택트에 의해 형성되어 있다.
이외의 점에 관해서는 실시형태 1에 나타내는 구성과 동일하므로 설명을 생략한다.
(실시형태 5) 도 15는 본 발명의 실시형태 5에 따른 SRAM의 평면도이다. 본 실시형태에 있어서 실시형태 1과 상이한 점은, 액세스 트랜지스터를 형성하는 주상 실리콘층의 형상과 드라이버 트랜지스터를 형성하는 주상 실리콘층의 크기가 상이한 점이다. E/R형 4T-SRAM에 있어서는, 액세스 트랜지스터에 대해 드라이버 트랜지스터의 구동 능력을 향상시는 것에 의해, 리드아웃 마진을 개선할 수 있다. 본 실시형태와 같이, 드라이버 트랜지스터를 형성하는 주상 실리콘층의 둘레 길이를 크게 하는 것에 의해, 액세스 트랜지스터에 대한 드라이버 트랜지스터의 구동 능력을 향상시킬 수 있고, 리드아웃 마진을 확대할 수 있다.
한편, 기록 마진을 개선하고자하는 경우에는, 드라이버 트랜지스터에 대해 액세스 트랜지스터의 구동 능력을 향상시는 것이 유효하다. 이 경우에는, 액세스 트랜지스터를 형성하는 주상 실리콘층의 둘레 길이를 크게 함으로써, 드라이버 트랜지스터에 대한 액세스 트랜지스터의 구동 능력을 향상시는 것에 의해, 기록 마진을 개선할 수 있다.
그러나, 주상 실리콘층의 지름을 크게 하면 게이트에 의한 채널의 제어가 약해지기 때문에, 쇼트 채널 효과가 커져 트랜지스터의 오프-누설(off-leak)이 증가한다. 이 때문에, 주상 실리콘층의 둘레 길이를 증가시키는 경우에는, 채널 폭의 증가에 의한 트랜지스터의 능력 개선과 쇼트 채널 효과에 의한 오프-누설의 증가 사이의 트레이드-오프를 고려하여 행할 필요가 있다. 또, 주상 실리콘층의 형상을, 원형뿐만 아니라, 타원형이나 직사각형 등의 형상으로 구성함으로써, 주상 실리콘층의 둘레 길이를 길게 하는 것도 가능하다. 이 경우에는, 쇼트 채널 효과를 억제하면서, 트랜지스터의 능력을 개선할 수 있다.
상기한 바와 같이, 액세스 트랜지스터, 드라이버 트랜지스터 각각의 형상을 변경하는 것에 의해, 각종 SRAM 특성을 조정할 수 있다.
또, 실시형태 1에서 기술한 바와 같이, 워드 라인 배선, 비트 라인 배선, 전원 전위 배선 및 접지 전위 배선은, 바람직하게는, 다른 메모리 셀의 배선과 공용하기 위하여, 각 메모리 셀 내의 배선인 노드 접속 배선보다 상위층에 배치된다. 이 점에 있어서, 계층적인 배선 구성의 일례로서, 상기 실시형태 1과 동일한 구성을 실현할 수 있다.
이외의 점에 관해서는 실시형태 1에 나타내는 구성과 동일하므로 설명을 생략한다.
(실시형태 6) 이상의 실시형태에 있어서는, 부하 저항 소자는, 폴리 실리콘 등으로 형성된 콘택트 플러그에 의해 형성되어 있었지만, 실제로는 부하 저항 소자를, 콘택트보다 상위층의 배선 사이를 접속하는 비아나 배선층에 의해 형성해도 좋다. 도 16에, 실시형태 1에 있어서, 부하 저항 소자를 콘택트층 사이가 아닌, 제 1 배선층 사이에 형성한 경우의 도 2의 D-D＇ 단면을 나타낸다.
도 16에 있어서, 콘택트(606a, 612a, 608a, 610a)의 상부에 제 1 배선층(636a, 638a, 640a), 및 제 1 배선층의 상부에 제 1 배선 비아(646a, 642a, 648a, 650a)가 형성되어 있고, 부하 저항 소자(Ra6)는 제 1 배선층 사이에 형성되어 있다. 본 실시형태에 있어서는, 부하 저항 소자는 제 1 배선층 사이에 형성되어 있지만, 부하 저항 소자가 형성되는 개소는 제 1 배선층 사이에 제한되지 않는다.
이외의 점에 관해서는 실시형태 1에 나타내는 구성과 동일하므로 설명을 생략한다.
본원에 대해서는, 2009년 9월 16일에 출원된 일본국 특허출원 특원 2009-214094를 기초로 하는 우선권을 주장하고, 당해 기초출원의 내용을 모두 본원에 도입한다.
101, 601: P-Well
102, 202, 302, 402, 502, 602: 소자분리
103a, 203a, 303a, 403a, 503a, 603a, 103b, 203b, 303b, 403b, 503b: N+확산층
106a, 206a, 306a, 406a, 506a, 606a, 106b, 206b, 306b, 406b, 506b: 액세스 트랜지스터 소스 확산층 상의 콘택트
107, 207, 307a, 407a, 307b, 407b, 507: 액세스 트랜지스터 게이트 배선 상의 콘택트
108a, 208a, 308a, 408a, 508a, 608a, 108b, 208b, 308b, 408b, 508b: 드라이버 트랜지스터 소스 확산층 상의 콘택트
110a, 510a, 110b, 510b, 610a: 기억 노드 상의 콘택트
111a, 511a, 111b, 511b: 게이트 배선 상의 콘택트
210a, 210b, 310a, 310b, 410a, 410b: 공통 콘택트
114, 614: N+소스 확산층
117, 617: 게이트 절연막
118, 618: 게이트 전극
118a, 118b, 118c: 게이트 배선
119: 마스크층
121a, 121b, 621a: 액세스 트랜지스터 주상 실리콘층
122a, 122b, 622a: 드라이버 트랜지스터 주상 실리콘층
133: 레지스트
701a, 701b: 액세스 트랜지스터
702a, 702b: 드라이버 트랜지스터
703a, 703b, 704a, 704b, 705: 콘택트
706a, 706b, 706c: 게이트 전극
707, 707a, 707b: N+하부 확산층
708: N+상부 확산층
711: LOCOS
Qa11, Qa21, Qa12, Qa22, Qa13, Qa23, Qa14, Qa24, Qa15, Qa25, Qa16: 액세스 트랜지스터
Qd11, Qd21, Qd12, Qd22, Qd13, Qd23, Qd14, Qd24, Qd15, Qd25, Qd16: 드라이버 트랜지스터
BL1, BL2, BL3, BL4, BL5, BL7, BLB1, BLB2, BLB3, BLB4, BLB5, BLB7: 비트 라인
WL1, WL2, WL3, WL4, WL5, WL7: 워드 라인
Vss1, Vss2, Vss3a, Vss3b, Vss4a, Vss4b, Vss5, Vss7: 접지 전위 배선
Vcc1a, Vcc1b, Vss2a, Vcc2b, Vcc3, Vcc4a, Vcc4b, Vcc5a, Vcc5b, Vcc7: 전원 전위 배선
Na1, Nb1, Na5, Nb5: 노드 접속 배선
Ma1, Mb1, Ma7, Mb7: 기억 노드
Ra1, Rb1, Ra2, Rb2, Ra3, Rb3, Ra4, Rb4, Ra5, Rb5, Ra6, Ra7, Rb7: 부하 저항 소자
636a, 638a, 640a: 제 1 배선층
646a, 642a, 648a, 650a: 제 1 배선 비아
612a: 콘택트
102, 202, 302, 402, 502, 602: 소자분리
103a, 203a, 303a, 403a, 503a, 603a, 103b, 203b, 303b, 403b, 503b: N+확산층
106a, 206a, 306a, 406a, 506a, 606a, 106b, 206b, 306b, 406b, 506b: 액세스 트랜지스터 소스 확산층 상의 콘택트
107, 207, 307a, 407a, 307b, 407b, 507: 액세스 트랜지스터 게이트 배선 상의 콘택트
108a, 208a, 308a, 408a, 508a, 608a, 108b, 208b, 308b, 408b, 508b: 드라이버 트랜지스터 소스 확산층 상의 콘택트
110a, 510a, 110b, 510b, 610a: 기억 노드 상의 콘택트
111a, 511a, 111b, 511b: 게이트 배선 상의 콘택트
210a, 210b, 310a, 310b, 410a, 410b: 공통 콘택트
114, 614: N+소스 확산층
117, 617: 게이트 절연막
118, 618: 게이트 전극
118a, 118b, 118c: 게이트 배선
119: 마스크층
121a, 121b, 621a: 액세스 트랜지스터 주상 실리콘층
122a, 122b, 622a: 드라이버 트랜지스터 주상 실리콘층
133: 레지스트
701a, 701b: 액세스 트랜지스터
702a, 702b: 드라이버 트랜지스터
703a, 703b, 704a, 704b, 705: 콘택트
706a, 706b, 706c: 게이트 전극
707, 707a, 707b: N+하부 확산층
708: N+상부 확산층
711: LOCOS
Qa11, Qa21, Qa12, Qa22, Qa13, Qa23, Qa14, Qa24, Qa15, Qa25, Qa16: 액세스 트랜지스터
Qd11, Qd21, Qd12, Qd22, Qd13, Qd23, Qd14, Qd24, Qd15, Qd25, Qd16: 드라이버 트랜지스터
BL1, BL2, BL3, BL4, BL5, BL7, BLB1, BLB2, BLB3, BLB4, BLB5, BLB7: 비트 라인
WL1, WL2, WL3, WL4, WL5, WL7: 워드 라인
Vss1, Vss2, Vss3a, Vss3b, Vss4a, Vss4b, Vss5, Vss7: 접지 전위 배선
Vcc1a, Vcc1b, Vss2a, Vcc2b, Vcc3, Vcc4a, Vcc4b, Vcc5a, Vcc5b, Vcc7: 전원 전위 배선
Na1, Nb1, Na5, Nb5: 노드 접속 배선
Ma1, Mb1, Ma7, Mb7: 기억 노드
Ra1, Rb1, Ra2, Rb2, Ra3, Rb3, Ra4, Rb4, Ra5, Rb5, Ra6, Ra7, Rb7: 부하 저항 소자
636a, 638a, 640a: 제 1 배선층
646a, 642a, 648a, 650a: 제 1 배선 비아
612a: 콘택트
Claims (8)
- 4개의 MOS 트랜지스터 및 2개의 부하 저항 소자가 기판 상에 배열된 스태틱 메모리 셀을 구비하는 반도체 기억 장치이고,
상기 4개의 MOS 트랜지스터 각각은,
소스 확산층, 드레인 확산층 및 주상 반도체층이 상기 기판 상에 수직방향으로 계층적으로 배치되고, 상기 주상 반도체층은 상기 소스 확산층과 상기 드레인 확산층 사이에 배치되고, 상기 주상 반도체층의 측벽에 게이트가 형성되어 있고,
메모리 셀에 액세스하기 위한 제 1 및 제 2 NMOS 액세스 트랜지스터와, 메모리 셀의 데이터를 기록 및 리드아웃 하기 위하여 기억 노드를 구동하는 제 1 및 제 2 NMOS 드라이버 트랜지스터로서 기능을 하고,
상기 제 1 NMOS 액세스 트랜지스터 및 상기 제 1 NMOS 드라이버 트랜지스터는 서로 인접하여 배열되고,
상기 제 2 NMOS 액세스 트랜지스터 및 상기 제 2 NMOS 드라이버 트랜지스터는 서로 인접하여 배열되고,
데이터를 유지하는 제 1 기억 노드로서 기능을 하는 제 1 확산층이, 상기 제 1 NMOS 액세스 트랜지스터 및 상기 제 1 NMOS 드라이버 트랜지스터에 대해 공통되는 확산층으로서 상기 기판 상에 배치되고,
데이터를 유지하는 제 2 기억 노드로서 기능을 하는 제 2 확산층이, 상기 제 2 NMOS 액세스 트랜지스터 및 상기 제 2 NMOS 드라이버 트랜지스터에 대해 공통되는 확산층으로서 상기 기판 상에 배치되고,
상기 2개의 부하 저항 소자 각각을, 상기 제 1 확산층 및 상기 제 2 확산층 상에 각각 배치한 것을 특징으로 하는 반도체 기억 장치. - 제 1항에 있어서,
상기 2개의 부하 저항 소자는 각각, 상기 제 1 확산층 상에 형성된 반도체 또는 금속으로 구성되는 제 1 콘택트 플러그 및 상기 제 2 확산층 상에 형성된 반도체 또는 금속으로 구성되는 제 2 콘택트 플러그로서 형성되는 것을 특징으로 하는 반도체 기억 장치. - 제 1항 또는 제 2항에 있어서,
상기 제 1 및 제 2 NMOS 액세스 트랜지스터 게이트 전극으로부터 연장되는 게이트 배선 상에 형성되는 콘택트 중의 적어도 하나를, 인접하는 다른 메모리 셀의 NMOS 액세스 트랜지스터 게이트 전극으로부터 연장되는 게이트 배선 상에 형성되는 콘택트와 공유화한 것을 특징으로 하는 반도체 기억 장치. - 제 1항 또는 제 2항에 있어서,
상기 제 1 기억 노드로서 기능을 하는 상기 제 1 확산층 상에 형성되는 상기 제 1 NMOS 드라이버 트랜지스터 게이트로부터 연장되는 게이트 배선이, 상기 제 2 기억 노드로서 기능을 하는 상기 제 2 확산층과 공통인 콘택트에 의해 접속되고,
상기 제 2 기억 노드로서 기능을 하는 상기 제 2 확산층 상에 형성되는 상기 제 2 NMOS 드라이버 트랜지스터 게이트로부터 연장되는 게이트 배선이, 상기 제 1 기억 노드로서 기능을 하는 상기 제 1 확산층과 공통인 콘택트에 의해 접속되는 것을 특징으로 하는 반도체 기억 장치. - 제 1항 또는 제 2항에 있어서,
상기 제 1 및 제 2 NMOS 드라이버 트랜지스터를 형성하는 주상 반도체층의 측벽의 둘레 길이는, 상기 제 1 및 제 2 NMOS 액세스 트랜지스터를 형성하는 주상 반도체층의 측벽의 둘레 길이 이상의 값을 갖거나, 또는 상기 제 1 및 제 2 NMOS 드라이버 트랜지스터를 형성하는 주상 반도체층의 측벽의 둘레 길이는, 상기 제 1 및 제 2 NMOS 액세스 트랜지스터를 형성하는 주상 반도체층의 측벽의 둘레 길이 이하의 값을 갖는 것을 특징으로 하는 반도체 기억 장치. - 제 1항 또는 제 2항에 있어서,
상기 4개의 MOS 트랜지스터는 상기 기판 상에 2행 2열로 배열되고,
상기 제 1 NMOS 액세스 트랜지스터는 1행 1열째에 배열되고,
상기 제 1 NMOS 드라이버 트랜지스터는 2행 1열째에 배열되고,
상기 제 2 NMOS 액세스 트랜지스터는 1행 2열째에 배열되고,
상기 제 2 NMOS 드라이버 트랜지스터는 2행 2열째에 배열되어 있는 것을 특징으로 하는 반도체 기억 장치. - 제 6항에 있어서,
상기 제 1 및 제 2 NMOS 액세스 트랜지스터 게이트로부터 연장되는 게이트 배선 상에 형성되는 콘택트를 공유한 것을 특징으로 하는 반도체 기억 장치. - 제 1항 또는 제 2항에 있어서,
상기 4개의 MOS 트랜지스터는, 상기 기판 상에 2행 2열로 배열되고,
상기 제 1 NMOS 액세스 트랜지스터는 1행 1열째에 배열되고,
상기 제 1 NMOS 드라이버 트랜지스터는 2행 1열째에 배열되고,
상기 제 2 NMOS 액세스 트랜지스터는 2행 2열째에 배열되고,
상기 제 2 NMOS 드라이버 트랜지스터는 1행 2열째에 배열되어 있는 것을 특징으로 하는 반도체 기억 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2009-214094 | 2009-09-16 | ||
| JP2009214094A JP2011066109A (ja) | 2009-09-16 | 2009-09-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110030354A true KR20110030354A (ko) | 2011-03-23 |
Family
ID=43033127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100089927A KR20110030354A (ko) | 2009-09-16 | 2010-09-14 | 반도체 기억 장치 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US8507995B2 (ko) |
| EP (1) | EP2299485A1 (ko) |
| JP (1) | JP2011066109A (ko) |
| KR (1) | KR20110030354A (ko) |
| CN (1) | CN102024818A (ko) |
| TW (1) | TWI412123B (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5990401B2 (ja) * | 2012-05-29 | 2016-09-14 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| KR102191215B1 (ko) | 2013-12-20 | 2020-12-16 | 삼성전자주식회사 | 에스램 셀 및 그 제조 방법 |
| JP2015141726A (ja) | 2014-01-28 | 2015-08-03 | 株式会社東芝 | 半導体記憶装置 |
| US9653563B2 (en) * | 2014-04-18 | 2017-05-16 | Taiwan Semiconductor Manufacturing Company Limited | Connection structure for vertical gate all around (VGAA) devices on semiconductor on insulator (SOI) substrate |
| JP5986618B2 (ja) * | 2014-12-04 | 2016-09-06 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置 |
| JP6375316B2 (ja) * | 2016-01-06 | 2018-08-15 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| JP6235662B2 (ja) * | 2016-08-05 | 2017-11-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置 |
| KR20180069465A (ko) * | 2016-12-15 | 2018-06-25 | 삼성전자주식회사 | 수직형 트랜지스터를 구비하는 집적 회로 및 이를 포함하는 반도체 장치 |
| JP7185149B2 (ja) * | 2018-08-31 | 2022-12-07 | 株式会社ソシオネクスト | 半導体装置 |
| US10818324B2 (en) | 2018-12-18 | 2020-10-27 | Micron Technology, Inc. | Memory array decoding and interconnects |
| KR20220011005A (ko) * | 2020-07-20 | 2022-01-27 | 삼성전자주식회사 | 메모리 셀 스트링을 포함하는 수직형 비휘발성 메모리 장치 |
Family Cites Families (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113661A (ja) | 1984-06-29 | 1986-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| US4890144A (en) * | 1987-09-14 | 1989-12-26 | Motorola, Inc. | Integrated circuit trench cell |
| JP3057661B2 (ja) | 1988-09-06 | 2000-07-04 | 株式会社東芝 | 半導体装置 |
| US5258635A (en) | 1988-09-06 | 1993-11-02 | Kabushiki Kaisha Toshiba | MOS-type semiconductor integrated circuit device |
| JP2703970B2 (ja) | 1989-01-17 | 1998-01-26 | 株式会社東芝 | Ｍｏｓ型半導体装置 |
| JP2825244B2 (ja) * | 1988-12-09 | 1998-11-18 | 株式会社東芝 | 半導体装置 |
| JP2950558B2 (ja) | 1989-11-01 | 1999-09-20 | 株式会社東芝 | 半導体装置 |
| KR920022532A (ko) | 1991-05-13 | 1992-12-19 | 문정환 | 이중 수직 채널을 갖는 스태틱램 및 그 제조방법 |
| US5612563A (en) | 1992-03-02 | 1997-03-18 | Motorola Inc. | Vertically stacked vertical transistors used to form vertical logic gate structures |
| US5308782A (en) | 1992-03-02 | 1994-05-03 | Motorola | Semiconductor memory device and method of formation |
| US5398200A (en) | 1992-03-02 | 1995-03-14 | Motorola, Inc. | Vertically formed semiconductor random access memory device |
| JP3325072B2 (ja) | 1992-03-02 | 2002-09-17 | モトローラ・インコーポレイテッド | 半導体メモリ装置 |
| JPH06268173A (ja) | 1993-03-15 | 1994-09-22 | Toshiba Corp | 半導体記憶装置 |
| JP3403231B2 (ja) | 1993-05-12 | 2003-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5576238A (en) * | 1995-06-15 | 1996-11-19 | United Microelectronics Corporation | Process for fabricating static random access memory having stacked transistors |
| JPH1079482A (ja) | 1996-08-09 | 1998-03-24 | Rai Hai | 超高密度集積回路 |
| KR100331845B1 (ko) * | 1998-01-10 | 2002-05-10 | 박종섭 | 박막트랜지스터제조방법 |
| US6304483B1 (en) | 1998-02-24 | 2001-10-16 | Micron Technology, Inc. | Circuits and methods for a static random access memory using vertical transistors |
| JP4078721B2 (ja) | 1998-08-24 | 2008-04-23 | ソニー株式会社 | 半導体装置とその製造方法 |
| JP3376302B2 (ja) | 1998-12-04 | 2003-02-10 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6107660A (en) | 1999-05-19 | 2000-08-22 | Worldwide Semiconductor Manufacturing Corp. | Vertical thin film transistor |
| JP4064607B2 (ja) | 2000-09-08 | 2008-03-19 | 株式会社東芝 | 半導体メモリ装置 |
| KR100401130B1 (ko) | 2001-03-28 | 2003-10-10 | 한국전자통신연구원 | 수직형 채널을 가지는 초미세 ｍｏｓ 트랜지스터 제조방법 |
| DE10130766B4 (de) * | 2001-06-26 | 2005-08-11 | Infineon Technologies Ag | Vertikal-Transistor, Speicheranordnung sowie Verfahren zum Herstellen eines Vertikal-Transistors |
| US6461900B1 (en) | 2001-10-18 | 2002-10-08 | Chartered Semiconductor Manufacturing Ltd. | Method to form a self-aligned CMOS inverter using vertical device integration |
| US6670642B2 (en) | 2002-01-22 | 2003-12-30 | Renesas Technology Corporation. | Semiconductor memory device using vertical-channel transistors |
| US7476228B2 (en) * | 2002-10-11 | 2009-01-13 | Abdou M Samy | Distraction screw for skeletal surgery and method of use |
| US7138685B2 (en) | 2002-12-11 | 2006-11-21 | International Business Machines Corporation | Vertical MOSFET SRAM cell |
| KR100467027B1 (ko) | 2003-01-07 | 2005-01-24 | 삼성전자주식회사 | 수직 트랜지스터로 구성된 에스램 소자 및 그 제조방법 |
| US20040253143A1 (en) * | 2003-06-16 | 2004-12-16 | Yokogawa Electric Corporation | Method for processing waste liquid in cartridges and a chemical reaction cartridge applying the method |
| EP1711966B1 (en) | 2004-01-22 | 2012-02-22 | International Business Machines Corporation | Vertical fin-fet mos devices |
| US20080057636A1 (en) | 2006-08-31 | 2008-03-06 | Richard Lindsay | Strained semiconductor device and method of making same |
| JP5114968B2 (ja) | 2007-02-20 | 2013-01-09 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| WO2009095999A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
| WO2009096001A1 (ja) | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 |
| WO2009095998A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
| WO2009096000A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
| US8154086B2 (en) | 2008-01-29 | 2012-04-10 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor surround gate SRAM storage device |
| US8158468B2 (en) | 2008-02-15 | 2012-04-17 | Unisantis Electronics Singapore Pte Ltd. | Production method for surrounding gate transistor semiconductor device |
-
2009
- 2009-09-16 JP JP2009214094A patent/JP2011066109A/ja active Pending
-
2010
- 2010-09-14 KR KR1020100089927A patent/KR20110030354A/ko not_active Application Discontinuation
- 2010-09-14 TW TW099131002A patent/TWI412123B/zh active
- 2010-09-14 EP EP10009571A patent/EP2299485A1/en not_active Withdrawn
- 2010-09-15 US US12/882,847 patent/US8507995B2/en active Active
- 2010-09-16 CN CN201010285007.4A patent/CN102024818A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TW201112402A (en) | 2011-04-01 |
| EP2299485A1 (en) | 2011-03-23 |
| TWI412123B (zh) | 2013-10-11 |
| US20110062529A1 (en) | 2011-03-17 |
| CN102024818A (zh) | 2011-04-20 |
| US8507995B2 (en) | 2013-08-13 |
| JP2011066109A (ja) | 2011-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20110030354A (ko) | 반도체 기억 장치 | |
| KR101160105B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| KR101147582B1 (ko) | 반도체 기억 장치와 그 제조방법 | |
| KR101182025B1 (ko) | 반도체 기억장치 | |
| KR101378640B1 (ko) | 반도체 기억장치 및 메모리 내장 반도체 장치, 및 그들의 제조방법 | |
| US20170221548A1 (en) | Sram arrays and methods of manufacturing same | |
| US20100200913A1 (en) | Semiconductor storage device | |
| KR101176287B1 (ko) | 반도체 기억장치 | |
| KR20100101008A (ko) | 반도체 기억장치 | |
| US20100219482A1 (en) | Semiconductor storage device | |
| JP2014099664A (ja) | 半導体記憶装置 | |
| WO2013121536A1 (ja) | 半導体記憶装置 | |
| WO2013121537A1 (ja) | 半導体記憶装置 | |
| JP5566697B2 (ja) | 半導体記憶装置 | |
| JP5489272B2 (ja) | 半導体記憶装置 | |
| JPWO2013121537A1 (ja) | 半導体記憶装置 | |
| JPWO2013121536A1 (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E601 | Decision to refuse application |