JP2004342717A

JP2004342717A - 半導体装置およびその検査方法

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Publication number: JP2004342717A
Application number: JP2003135384A
Authority: JP
Inventors: Takaaki Ukeda; 高明受田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-05-14
Filing date: 2003-05-14
Publication date: 2004-12-02
Anticipated expiration: 2023-05-14
Also published as: JP4087289B2

Abstract

【課題】ＳＥＭの電位コントラスト法によるショート不良検出と、同一パターンでの電気的測定による不良検出を両立させた検査パターンを提供する。
【解決手段】櫛型の第１層第２配線１２の間に島状の第１層第１配線１１があって、配線１２は基板コンタクト１３を通じてシリコン基板１００に接続されている。また、配線１１はスルーホール１４を通じて上層の第２層配線１５に接続される。この検査パターンにより半導体製造工程中にＳＥＭによる電位コントラス法でショート不良を検出することができ、製造工程の異常に早期に対応することが可能となる。さらに、同一パターンにて電気特性評価も行えることから、ＳＥＭ観察にて発見できなかったショート不良も正確に発見することができ、半導体装置の歩留まり向上、および生産ロス低減に貢献する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路におけるオープン、ショート不良を製造の途中に検出できると共に、製造終了後にも同一パターンにて電気的に上記不良を検出することを可能とする、半導体集積回路の検査パターンを有する半導体装置およびその検査方法に関するものである。
【０００２】
【従来の技術】
半導体装置の高密度化・微細化に伴い、製造工程が複雑になり、半導体製品完成までに長い時間を要するようになっている。このような状況下で製造中に発生する不良を早期に発見することは、製造歩留り確保などの観点から重要であり、現在でも製造中に様々な検査を実施している。
パターンのオープン・ショート不良を検出する方法の一つに、ＳＥＭ（走査電子顕微鏡）を用い、電位コントラストの差異により不良を検出する方法が用いられており、例えば特許文献１に記載されている。
図６にＳＥＭで不良を検出するための従来の不良検出パターンの平面レイアウトの一例を示す。図６では、半導体基板コンタクト９５によってシリコン基板と接続された配線９４と、配線９４と同一層にあり、本来どこにも接続されない島状配線９１、９２が配置されている。ここで配線９４と島状配線９２の間がパーティクル９３などにより接続されてショート不良が発生した時、その様子をＳＥＭにて半導体装置表面から観察すると、ショート不良を起こし電気的にシリコン基板と接続された状態になっている島状配線９２は明るく観察されるが、ショートしていない島状配線９１は暗く観察される。このようなコントラストの差は島状配線９２はシリコン基板と接続状態になっているため、ＳＥＭで用いる電子が配線９４を通じてシリコン基板に放出されるのに対し、島状配線９１は電気的に絶縁された状態になっているためチャージアップしてしまいコントラストが低下することによって生じる。
【０００３】
【特許文献１】
特開２００２−３１３８６２号公報
【０００４】
【発明が解決しようとする課題】
この方法は原理的には以上のようであるが、実際にショートが発生しているパターンや不良発生状況によっては図６に示したような輝度の中間的な輝度のものができたりして様々なコントラストが生じることもあるので、良品・不良品の判断がつきにくい場合があった。また、このようなＳＥＭによる視覚的な検査とともに、同一検査パターンにて電気的に良品・不良品の確認もできることが望ましい。
【０００５】
そこで、本発明は上記課題を鑑み、ＳＥＭを用いた電位コントラスト法によるオープン・ショート不良検出において、ＳＥＭによるコントラスト検査だけでは判断が付きにくい場合であっても、同一パターンで電気的測定することで判断することができ、不良検出を両立可能な検査パターンを有する半導体装置およびその検査方法を提供することを主目的とする。
【０００６】
【課題を解決するための手段】
請求項１記載の半導体装置は、半導体基板と、この半導体基板上に形成された第１層配線を構成する第１層第１配線と、半導体基板上に形成され第１層第１配線と同一層でかつ間隔をおいて形成された第１層第２配線と、半導体基板上の第１層配線の上層となる第２層配線とを備え、第１層第２配線は半導体基板に電気的に接続されており、第１層第１配線は第２層配線に電気的に接続されていることを特徴とするものである。
【０００７】
請求項１記載の半導体装置によれば、ＳＥＭによる電位コントラス法によるオープン・ショート検出と、同一パターンでの電気的測定による不良検出を両立させることができる。これによって上記構成による半導体検査パターンにおいてオープン・ショート不良を正確に検出することが可能となる。
【０００８】
請求項２記載の半導体装置は、請求項１において、第１層第２配線は櫛型形状を有し、第１層第１配線は複数の島状であって１層第２配線の間に一定の間隔をおいて形成されているものである。
【０００９】
請求項２記載の半導体装置によれば、請求項１と同様な効果がある。
【００１０】
請求項３記載の半導体装置は、半導体基板と、複数のＮ型半導体配線と複数のＰ型半導体配線とが交互に接続されて半導体基板上に形成された配線列と、Ｎ型半導体配線およびＰ型半導体配線にそれぞれ電気的に接続され、相互に接続されていない第１の上層配線群と、半導体基板上に形成された第２の上層配線とを備え、配線列の一方の端部もしくはその上にある第１の上層配線群の少なくとも１つが半導体基板に電気的に接続され、配線列の他方の端部もしくはその上にある第１の上層配線群の他の少なくとも１つは半導体基板に接続されずに第２の上層配線に電気的に接続されていることを特徴とするものである。
請求項３記載の半導体装置によれば、半導体集積回路装置製造工程中にＳＥＭを用いてＮ−Ｐ型配線境界で起こる金属シリサイド未形成によるオープン不良を検出することができ、製造工程の異常に早期に対応することが可能となる。さらに、回路完成後同一パターンにて電気特性評価も行えることから、ＳＥＭ観察にて発見できなかった金属シリサイド未形成によるオープン不良も正確に発見することができ、半導体装置の歩留まり向上、および生産ロス低減に貢献する。
【００１１】
請求項４記載の半導体装置は、請求項３において、複数のＮ型半導体配線およびＰ型半導体配線が、その上に金属シリサイド膜が形成されているものである。
【００１２】
請求項４記載の半導体装置によれば、請求項３と同様な効果がある。
【００１３】
請求項５記載の半導体装置の検査方法は、半導体基板上に複数の島状の第１層第１配線を形成し、第１層第１配線と同一層でかつ一定の間隔をおいて第１層第２配線を形成し、第１層第２配線を半導体基板に電気的に接続した後、ＳＥＭを用いて第１層第１配線および第１層第２配線のコントラストを検査するステップと、第１層第１配線の上層に第２層配線を形成し、第１層第１配線に電気的に接続した後、半導体基板と第２層配線間に電圧を印加して導通を測定するステップとを含むものである。
請求項５記載の半導体装置の検査方法によれば、半導体集積回路装置製造工程中にＳＥＭを用いてショート不良を検出することができ、製造工程異常に早期に対応することが可能となる。さらに、同一パターンにて回路完成後電気特性評価も行えることから、ＳＥＭ観察にて発見できなかったショート不良も正確に発見することができ、半導体装置の歩留まり向上、および生産ロス低減に貢献する。
【００１４】
請求項６記載の半導体装置の検査方法は、ＳＥＭを用いて請求項３記載の半導体装置のコントラストを検査するステップと、半導体基板と第２の上層配線に電圧を印加して導通を測定するステップとを含むものである。
【００１５】
請求項６記載の半導体装置の検査方法によれば、請求項３と同様な効果がある。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
（実施の形態１）
第１の実施の形態にかかる半導体検査パターンについて説明する。図１は、本発明による配線におけるショート不良を検出するための検査パターンの一例であり、図１（ｂ）は図１（ａ）の破線Ａに沿って切った場合の半導体検査パターンの断面構成を示している。複数本並んだ長配線の一方端が連結された櫛型の第１層第２配線１２の配線間に一定の間隔をおいてアルミニウム膜などの配線１２と同一配線用導電層で形成された複数の島状の第１層第１配線１１が配置されており、配線１２は第１層間絶縁膜１０１に形成された基板コンタクト１３を通じてシリコン基板１００に接続されている。一方、島状の配線１１は第２層間絶縁膜１０２に形成されたスルーホール１４を通じて上層の第２層配線１５に接続されている。
ここで、櫛型配線１２と島状配線１１がリソグラフィーとドライエッチング技術を用いて形成される際に発生したパーティクルにより、パターン的に電気的に接続された状態に（ショート不良）になったとする。この場合について配線１１、１２が半導体装置最上層に露出している段階の工程の状態でＳＥＭにて検査パターンを観察した平面模式図を図２に示す。島状配線１１の一つ１１１が第１層第２配線１２とパーティクル１１０を介して繋がってショート不良１１０を発生しており、基板コンタクト１３を通じて図１のシリコン基板１００へＳＥＭからの電子の放出経路が形成されている。このとき、第１層第２配線１２、パーティクル１１０、およびパーティクル１１０によりショート不良が発生した第１層第１配線１１１はＳＥＭ画面上、明るく観察される。しかし、第１層第１配線１１のうちショート不良が発生していない第１層第１配線１１２はパターンにＳＥＭによる電子が蓄積されるため、画面上暗く観察される。
さらに、ＳＥＭで検査後、半導体集積回路の製造を進め、図１の第２層間絶縁膜１０２を形成し、島状の第１層第１配線１１上に開口されたスルーホール１４を通じて島状の第１層第１配線１１を第２層配線１５に接続し、パラメトリックテスターなどで第２層配線１５と、第１層第２配線１２またはシリコン基板１００との間のリーク電流測定、導通検査を行うことにより、先に述べた工程途中での検査においてＳＥＭ画面上でコントラストがほとんどつかずに見落としていたショート不良もこの電気的測定によって確実に検出できるようになる。
以上の構成により、同一検査パターンを用いて半導体製造工程中でのＳＥＭによる不良検出、および電気特性確認による検査精度向上により、製造工程異常を早期に正確に検出することが可能となる。なお、本構成では、ポリシリコンなどのゲート電極やメタル配線など、島状の第１層第１配線１１がシリコン基板１００から絶縁された状態であれば実施可能である。また、第１層第１配線１１が拡散層であっても、ＳＯＩデバイスのように素子分離絶縁膜によってシリコン基板１００から絶縁されていれば使用可能である。
（実施の形態２）
本発明の第２の実施の形態にかかる半導体検査パターンについて説明する。図３は、導電型がＮ型配線とＰ型配線が交互に接続された長配線におけるオープン不良を検出するための検査パターンの一例であり、図３（ｂ）は図３（ａ）の破線Ｂで切った場合の半導体検査パターンの断面を示している。
【００１７】
図３に示されたＮ型配線２１とＰ型配線２２は、それぞれＮ型ポリシリコンとＰ型ポリシリコンと、ポリシリコン上にサリサイドプロセス（自己整合シリサイド化）によって形成された金属シリサイド層との積層構造となっている。このようなＮ型サリサイド配線２１とＰ型サリサイド配線２２がシリコン基板１００と絶縁する素子分離絶縁膜１０３上に交互に接続されている。具体的な製造方法は、不純物を導入していない電気的に高抵抗のポリシリコン膜からなる長配線上にレジストマスクを形成し、所定の場所にＮ型、Ｐ型不純物のイオン注入を行うことで作り分けることができる。
【００１８】
Ｎ型サリサイド配線２１およびＰ型サリサイド配線２２は第１層間絶縁膜１０１に形成されたスルーホール２３を通じて、長配線両端はそれぞれ第１層第１配線２４および第１層第２配線２８に接続されており、第１層第１配線２４は基板コンタクト２６を通じてシリコン基板１００に接続されており、第１層第２配線２８は電気特性評価用電極に接続される。残りのサリサイド配線２１、２２はスルーホール２３を通じて、相互に接続されていない第１層孤立配線２５に接続される。
【００１９】
ここで、イオン注入によるＮ型、Ｐ型ポリシリコンを形成する際に例えばイオン注入マスクとして用いたレジストの除去が不十分でポリシリコン上に残ると、ポリシリコン表面上にＴｉ等のような高融点金属膜を形成し熱処理を加えてシリサイド化するとき、レジストが残留した部分だけ反応が阻害されシリサイドが形成されない。すなわち、特にＮ−Ｐ型境界２７において図４のポリシリコン配線断面図に示すように金属シリサイド３０がＮ型ポリシリコン２１１またはＰ型ポリシリコン２２１上に、サリサイドプロセスでは形成されない高抵抗な金属シリサイド未形成配線２３０が形成されることがある。金属シリサイド膜３０自体が形成されたサリサイド配線は低抵抗であるが、金属シリサイド未形成配線はＮ型不純物とＰ型不純物とが両方ほぼ同濃度に含まれるため、シリサイド配線に比べて数桁以上の高抵抗値を示し、電気的にはオープン不良となる。
【００２０】
製造工程途中で、第１層孤立配線２５が半導体基板表面に露出した状態で、上記状態のパターンをＳＥＭ観察した例を図５に示す。図３の基板コンタクト２６によりシリコン基板１００と接続されている第１層第１配線２４および配線２４から金属シリサイド未形成配線２３０の間に存在する第１層孤立配線２５１は、シリコン基板１００へのＳＥＭからの電子の抜け道が形成されているためにＳＥＭ観察では明るく観察される。一方、シリコン基板とは接続されていない第１層第２配線２８、および第１層第２配線２８と金属シリサイド未形成配線２３０の間に存在する第１層孤立配線２５２はシリコン基板への電子の抜け道が無いためＳＥＭ観察で暗く観察される。
【００２１】
しかし、金属シリサイド未形成配線２３０の長さが短いと配線２３０の抵抗値が小さくなるためにＳＥＭ観察によるコントラスト差が小さくなり、不良を検出することが困難になる。そこで、この検査パターンを搭載した半導体集積回路の製造を完成した後、パラメトリックテスターなどにより第１層第１配線２４と第１層第２配線２８の間で抵抗測定をすることにより、ＳＥＭ観察による検査で検出しきれなかった金属シリサイド未形成によるオープン不良を検出することが可能になる。
【００２２】
以上の構成により、半導体製造工程中でのオープン不良検出、および電気特性確認による検査精度の向上により、製造工程の異常を早期に正確に検出することが可能となる。
【００２３】
なお、第２の実施形態に示したＰＮ交互のシリサイド付きポリシリコン配線は実際にはＰ型ポリシリコンゲート電極とＮ型ポリシリコンゲート電極とを直接接続したデュアルゲート型の配線で使用されている。
【００２４】
【発明の効果】
請求項１記載の半導体装置によれば、ＳＥＭによる電位コントラス法によるオープン・ショート検出と、同一パターンでの電気的測定による不良検出を両立させることができる。これによって上記構成による半導体検査パターンにおいてオープン・ショート不良を正確に検出することが可能となる。
【００２５】
請求項２記載の半導体装置によれば、請求項１と同様な効果がある。
請求項３記載の半導体装置によれば、半導体集積回路装置製造工程中にＳＥＭを用いてＮ−Ｐ型配線境界で起こる金属シリサイド未形成によるオープン不良を検出することができ、製造工程の異常に早期に対応することが可能となる。さらに、回路完成後同一パターンにて電気特性評価も行えることから、ＳＥＭ観察にて発見できなかった金属シリサイド未形成によるオープン不良も正確に発見することができ、半導体装置の歩留まり向上、および生産ロス低減に貢献する。
【００２６】
請求項４記載の半導体装置によれば、請求項３と同様な効果がある。
請求項５記載の半導体装置の検査方法によれば、半導体集積回路装置製造工程中にＳＥＭを用いてショート不良を検出することができ、製造工程異常に早期に対応することが可能となる。さらに、同一パターンにて回路完成後電気特性評価も行えることから、ＳＥＭ観察にて発見できなかったショート不良も正確に発見することができ、半導体装置の歩留まり向上、および生産ロス低減に貢献する。
【００２７】
請求項６記載の半導体装置の検査方法によれば、請求項３と同様な効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の半導体検査パターンの説明図であり、（ａ）は平面図、（ｂ）はそのＡ−Ａ線断面図である。
【図２】本発明の半導体検査パターンによるショート不良検査を説明する説明図である。
【図３】本発明の第２の実施の形態に係る半導体装置の半導体検査パターンの説明図であり、（ａ）は平面図、（ｂ）はそのＡ−Ａ線断面図である。
【図４】半導体検査パターンにおける金属シリサイド断線を示す説明図である。
【図５】本発明の半導体検査パターンによる断線不良検査を示す説明図である。
【図６】従来のオープン・ショート不良検出方法を示す図である。
【符号の説明】
１１、２４第１層第１配線
１２、２８第１層第２配線
１３、２６基板コンタクト
１４、２３スルーホール
１５第２層配線
１００シリコン基板
１０１第１層間絶縁膜
１０２第２層間絶縁膜
１１０ショート不良
１１１ＳＥＭ観察で明るく観察される第１層第１配線
１１２ＳＥＭ観察で暗く観察される第１層第１配線
２１Ｎ型サリサイド配線
２２Ｐ型サリサイド配線
２５第１層孤立配線
２７Ｎ−Ｐ型境界
１０３素子分離絶縁膜
３０金属シリサイド膜
２１１Ｎ型ポリシリコン
２２１Ｐ型ポリシリコン
２３０金属シリサイド未形成配線
２５１ＳＥＭ観察で明るく観察される第１層孤立配線
２５２ＳＥＭ観察で暗く観察される第１層孤立配線
９１ＳＥＭ観察で暗く観察される島状配線
９２ＳＥＭ観察で明るく観察される島状配線
９３ショート不良
９４配線
９５基板コンタクト

Claims

半導体基板と、この半導体基板上に形成された第１層配線を構成する第１層第１配線と、前記半導体基板上に形成され前記第１層第１配線と同一層でかつ間隔をおいて形成された第１層第２配線と、前記半導体基板上の前記第１層配線の上層となる第２層配線とを備え、前記第１層第２配線は前記半導体基板に電気的に接続されており、前記第１層第１配線は前記第２層配線に電気的に接続されていることを特徴とする半導体装置。
第１層第２配線は櫛型形状を有し、第１層第１配線は複数の島状であって前記１層第２配線の間に一定の間隔をおいて形成されている請求項１記載の半導体装置。
半導体基板と、複数のＮ型半導体配線と複数のＰ型半導体配線とが交互に接続されて前記半導体基板上に形成された配線列と、前記Ｎ型半導体配線および前記Ｐ型半導体配線にそれぞれ電気的に接続され、相互に接続されていない第１の上層配線群と、前記半導体基板上に形成された第２の上層配線とを備え、前記配線列の一方の端部もしくはその上にある前記第１の上層配線群の少なくとも１つが前記半導体基板に電気的に接続され、前記配線列の他方の端部もしくはその上にある前記第１の上層配線群の他の少なくとも１つは前記半導体基板に接続されずに前記第２の上層配線に電気的に接続されていることを特徴とする半導体装置。
複数のＮ型半導体配線およびＰ型半導体配線は、その上に金属シリサイド膜が形成されている請求項３記載の半導体装置。
半導体基板上に複数の島状の第１層第１配線を形成し、前記第１層第１配線と同一層でかつ一定の間隔をおいて第１層第２配線を形成し、前記第１層第２配線を前記半導体基板に電気的に接続した後、ＳＥＭを用いて前記第１層第１配線および前記第１層第２配線のコントラストを検査するステップと、前記第１層第１配線の上層に第２層配線を形成し、前記第１層第１配線に電気的に接続した後、前記半導体基板と前記第２層配線間に電圧を印加して導通を測定するステップとを含む半導体装置の検査方法。
ＳＥＭを用いて請求項３記載の半導体装置のコントラストを検査するステップと、半導体基板と第２の上層配線に電圧を印加して導通を測定するステップとを含む半導体装置の検査方法。