CN116995063A - 便于tem制样的测试结构 - Google Patents
便于tem制样的测试结构 Download PDFInfo
- Publication number
- CN116995063A CN116995063A CN202310936464.2A CN202310936464A CN116995063A CN 116995063 A CN116995063 A CN 116995063A CN 202310936464 A CN202310936464 A CN 202310936464A CN 116995063 A CN116995063 A CN 116995063A
- Authority
- CN
- China
- Prior art keywords
- metal
- test structure
- layer
- auxiliary
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 44
- 238000002360 preparation method Methods 0.000 title abstract description 17
- 229910052751 metal Inorganic materials 0.000 claims abstract description 200
- 239000002184 metal Substances 0.000 claims abstract description 200
- 239000010410 layer Substances 0.000 claims abstract description 87
- 239000011229 interlayer Substances 0.000 claims abstract description 35
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 238000005070 sampling Methods 0.000 claims 1
- 238000004627 transmission electron microscopy Methods 0.000 description 14
- 238000000034 method Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000001000 micrograph Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
本发明提供一种便于TEM制样的测试结构，测试结构包括：上层金属层、形成于上层金属层下方的下层金属层及ISO导电通孔，上层金属层包括上层金属线及位于其两侧的上层辅助金属线，上层金属线与上层辅助金属线平行，并沿第一方向延伸，且上层辅助金属线通过层间导电通孔连接至器件有源区；下层金属层包括下层金属线及位于其两侧的下层辅助金属线，下层金属线及下层辅助金属线平行，并沿第二方向延伸，且下层辅助金属线通过层间导电通孔连接至器件有源区；其中，上层金属线与下层金属线通过ISO导电通孔连接。通过本发明解决了根据现有的测试结构进行TEM制样时，目标位置定位不精确的问题。
Description
技术领域
本发明涉及集成电路制造领域，特别是涉及一种便于TEM制样的测试结构。
背景技术
在半导体的先进制程开发过程中，为了检测线上工艺问题，会设计各种测试结构，用于反应当前工艺存在的问题，例如，用于监控iso通孔的测试结构，该测试结构包括上层金属层及下层金属层，且上、下层金属层均包括多条金属线，而下层金属层中有一条金属线与上层金属层中的一条金属线通过单个通孔(iso通孔)引出来(如图1所示及图2所示)，该测试结构用于监控iso通孔的工艺。如果iso通孔的电性被测试出高阻或open，则需要通过TEM(Transmission Electron Microscope，透射电镜)来确认失效机理，因此，成功制备出TEM样品是非常重要的。TEM样品目前都是通过FIB进行制样，而在制样过程中，最重要的是对目标样品的定位，如果定位不准确，会造成FIB制样失败。
然而，用于监控iso通孔的测试结构在TEM制样过程中，由于上、下层金属层结构一致，因此，很难判断目标位置。常规的定位方式是通过SEM高压图片来确认目标位置，然后再结合FIB mark协助定位目标位置。但上述定位方式不但容易造成定位错误，而且会引起低介质层间介质(low k IMD)严重变形(如图3所示)，从而导致iso通孔受到破坏。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种便于TEM制样的测试结构，用于解决根据现有的测试结构进行TEM制样时，目标位置定位不精确的问题。
为实现上述目的及其他相关目的，本发明提供一种便于TEM制样的测试结构，所述测试结构包括：上层金属层、形成于所述上层金属层下方的下层金属层及ISO导电通孔，
所述上层金属层包括上层金属线及位于其两侧的上层辅助金属线，所述上层金属线与所述上层辅助金属线平行，并沿第一方向延伸，且所述上层辅助金属线通过层间导电通孔连接至器件有源区；
所述下层金属层包括下层金属线及位于其两侧的下层辅助金属线，所述下层金属线及所述下层辅助金属线平行，并沿第二方向延伸，且所述下层辅助金属线通过所述层间导电通孔连接至所述器件有源区；
其中，所述上层金属线与所述下层金属线通过所述ISO导电通孔连接。
可选地，所述上层辅助金属线的个数为2，且紧邻所述上层金属线以设于其两侧。
可选地，所述下层辅助金属线的个数为2，且紧邻所述下层金属线以设于其两侧。
可选地，所述测试结构包括介质层，其设于所述上层金属层与所述下层金属层之间，且所述ISO导电通孔形成于所述介质层内。
可选地，所述测试结构还包括形成于所述下层金属层下方及所述器件有源区上方的层叠结构，所述层叠结构与所述下层金属层及所述器件有源区通过所述层间导电通孔连接，其包括多层金属层及多层通孔层，且所述通孔层与所述金属层交替重叠设置，所述层叠结构的顶层及底层均为通孔层，各所述通孔层包括所述层间导电通孔，各所述金属层包括金属块，上下层的所述金属块之间通过所述层间导电通孔连接。
可选地，所述通孔层包括层间介质，且所述层间导电通孔形成于所述层间介质内。
可选地，所述上层辅助金属线远离所述上层金属线的一侧设有多条间隔排布的上层伪金属线，其与所述下层金属层不连接，且其延伸方向与所述上层辅助金属线的延伸方向相同。
可选地，所述下层辅助金属线远离所述下层金属线的一侧设有多条间隔排布的下层伪金属线，其与所述上层金属层不连接，且其延伸方向与所述上层辅助金属线的延伸方向相同。
可选地，所述ISO导电通孔及所述层间导电通孔内填充的导电金属包括铜、铜合金或钨。
可选地，所述第一延伸方向为Y方向，所述第二延伸方向为X方向。
如上所述，本发明的便于TEM制样的测试结构，通过将连接ISO导电通孔的上层金属线两侧的上层辅助金属线及下层金属线两侧的下层辅助金属线连接至器件有源区，确保辅助金属线能够处于接地状态，从而使得在FIB制样过程中，能够利用电压衬度(VC)来精确定位目标位置。
附图说明
图1显示为现有的一种测试结构俯视示意图。
图2显示为图1所示测试结构的扫描电镜图。
图3显示为图1所示结构的IMD损伤缺陷扫描电镜图。
图4显示为本发明的便于TEM制样的测试结构俯视图。
图5显示为图4所示测试结构沿X方向对ISO导电通孔切开后剖面结构示意图。
图6显示为图4所示测试结构在下层辅助金属线所在位置沿X方向切开后的剖面结构示意图。
图7显示为图4所示测试结构在上层辅助金属线所在位置沿Y方向切开后的剖面结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
如图4及图5所示，本实施例提供一种便于TEM制样的测试结构，所述测试结构包括：上层金属层、形成于所述上层金属层下方的下层金属层及ISO导电通孔，
所述上层金属层包括上层金属线及位于其两侧的上层辅助金属线，所述上层金属线与所述上层辅助金属线平行，并沿第一方向延伸，且所述上层辅助金属线通过层间导电通孔连接至器件有源区；
所述下层金属层包括下层金属线及位于其两侧的下层辅助金属线，所述下层金属线及所述下层辅助金属线平行，并沿第二方向延伸，且所述下层辅助金属线通过所述层间导电通孔连接至所述器件有源区；
其中，所述上层金属线与所述下层金属线通过所述ISO导电通孔连接。
如图6所示，在利用FIB X-cut(沿X方向切)实际制样的过程中，当切到测试结构的两条所述下层辅助金属线时，由于两条所述下层辅助金属线通过所述层间导电通孔连接至所述器件有源区，且测试结构处于接地状态，因此，在二次电子成像下，测试结构会呈现出比较亮的电压衬度图像(图中利用黑色区域表示比较亮的亮度)，在这种情况下，可以准确的定位到下层金属线的位置(也即是目标位置)。
如图7所示，在利用FIB Y-CUT(沿Y方向切)实际制样过程中，当切到测试结构的两条所述上层辅助金属线时，由于两条所述上层辅助金属线通过所述层间导电通孔连接至所述器件有源区，且测试结构处于接地状态，因此，在二次电子成像下，测试结构会呈现出比较亮的电压衬度图像(图中利用黑色区域表示比较亮的亮度)，在这种情况下，可以准确的定位到上层金属线的位置(也即是目标位置)。
具体的，所述第一延伸方向为Y方向，所述第二延伸方向为X方向。
具体的，所述上层辅助金属线的个数为2，且紧邻所述上层金属线以设于其两侧。
具体的，所述下层辅助金属线的个数为2，且紧邻所述下层金属线以设于其两侧。
本实施例中，从俯视角度看，两条所述上层辅助金属线及两条所述下层辅助金属线形成一矩形区域将所述ISO导电通孔圈在其中。
具体的，所述上层辅助金属线远离所述上层金属线的一侧设有多条间隔排布的上层伪金属线，其与所述下层金属层不连接，且其延伸方向与所述上层辅助金属线的延伸方向相同。
本实施例中，所述上层辅助金属线及所述上层伪金属线均沿Y方向延伸。而在本实施例中，所述上层伪金属线与所述下层金属层不连接即表示所述上层伪金属线不通过所述层间导电通孔连接至所述下层金属层。
具体的，所述下层辅助金属线远离所述下层金属线的一侧设有多条间隔排布的下层伪金属线，其与所述上层金属层不连接，且其延伸方向与所述上层辅助金属线的延伸方向相同。
本实施例中，所述下层辅助金属线及所述下层伪金属线均沿X方向延伸。而在本实施例中，所述下层伪金属线与所述上层金属层不连接即表示所述下层伪金属线不通过所述层间导电通孔连接至所述上层金属层。
具体的，所述ISO导电通孔及所述层间导电通孔内填充的导电金属包括铜、铜合金或钨。
具体的，所述测试结构包括介质层，其设于所述上层金属层与所述下层金属层之间，且所述ISO导电通孔形成于所述介质层内。
本实施例中，通过刻蚀及填充工艺于所述介质层内形成所述ISO导电通孔。所述介质层的材质包括但不限于氧化硅或氮化硅。
具体的，所述测试结构还包括形成于所述下层金属层下方及所述器件有源区上方的层叠结构，所述层叠结构与所述下层金属层及所述器件有源区通过所述层间导电通孔连接，其包括多层金属层及多层通孔层，且所述通孔层与所述金属层交替重叠设置，所述层叠结构的顶层及底层均为通孔层，各所述通孔层包括所述层间导电通孔，各所述金属层包括金属块，上下层的所述金属块之间通过所述层间导电通孔连接。
本实施例中，所述金属层的层数及所述通孔层的层数由半导体器件来确定。
具体的，所述通孔层包括层间介质，所述层间导电通孔形成于所述层间介质内。本实施例中，所述层间介质的材质包括氧化硅或氮化硅。
综上所述，本发明的便于TEM制样的测试结构，通过将连接ISO导电通孔的上层金属线两侧的上层辅助金属线及下层金属线两侧的下层辅助金属线连接至器件有源区，确保辅助金属线能够处于接地状态，从而使得在FIB制样过程中，能够利用电压衬度(VC)来精确定位目标位置。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种便于TEM制样的测试结构，其特征在于，所述测试结构包括：上层金属层、形成于所述上层金属层下方的下层金属层及ISO导电通孔，
所述上层金属层包括上层金属线及位于其两侧的上层辅助金属线，所述上层金属线与所述上层辅助金属线平行，并沿第一方向延伸，且所述上层辅助金属线通过层间导电通孔连接至器件有源区；
所述下层金属层包括下层金属线及位于其两侧的下层辅助金属线，所述下层金属线及所述下层辅助金属线平行，并沿第二方向延伸，且所述下层辅助金属线通过所述层间导电通孔连接至所述器件有源区；
其中，所述上层金属线与所述下层金属线通过所述ISO导电通孔连接。
2.根据权利要求1所述的便于TEM制样的测试结构，其特征在于，所述上层辅助金属线的个数为2，且紧邻所述上层金属线以设于其两侧。
3.根据权利要求1所述的便于TEM制样的测试结构，其特征在于，所述下层辅助金属线的个数为2，且紧邻所述下层金属线以设于其两侧。
4.根据权利要求1所述的便于TEM制样的测试结构，其特征在于，所述测试结构包括介质层，其设于所述上层金属层与所述下层金属层之间，且所述ISO导电通孔形成于所述介质层内。
5.根据权利要求1～4任一项所述的便于TEM制样的测试结构，其特征在于，所述测试结构还包括形成于所述下层金属层下方及所述器件有源区上方的层叠结构，所述层叠结构与所述下层金属层及所述器件有源区通过所述层间导电通孔连接，其包括多层金属层及多层通孔层，且所述通孔层与所述金属层交替重叠设置，所述层叠结构的顶层及底层均为通孔层，各所述通孔层包括所述层间导电通孔，各所述金属层包括金属块，上下层的所述金属块之间通过所述层间导电通孔连接。
6.根据权利要求5所述的便于TEM制样的测试结构，其特征在于，所述通孔层包括层间介质，且所述层间导电通孔形成于所述层间介质内。
7.根据权利要求1所述的便于TEM制样的测试结构，其特征在于，所述上层辅助金属线远离所述上层金属线的一侧设有多条间隔排布的上层伪金属线，其与所述下层金属层不连接，且其延伸方向与所述上层辅助金属线的延伸方向相同。
8.根据权利要求1所述的便于TEM制样的测试结构，其特征在于，所述下层辅助金属线远离所述下层金属线的一侧设有多条间隔排布的下层伪金属线，其与所述上层金属层不连接，且其延伸方向与所述上层辅助金属线的延伸方向相同。
9.根据权利要求1所述的便于TEM制样的测试结构，其特征在于，所述ISO导电通孔及所述层间导电通孔内填充的导电金属包括铜、铜合金或钨。
10.根据权利要求1所述的便于TEM制样的测试结构，其特征在于，所述第一延伸方向为Y方向，所述第二延伸方向为X方向。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310936464.2A CN116995063A (zh) | 2023-07-27 | 2023-07-27 | 便于tem制样的测试结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310936464.2A CN116995063A (zh) | 2023-07-27 | 2023-07-27 | 便于tem制样的测试结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116995063A true CN116995063A (zh) | 2023-11-03 |
Family
ID=88527797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310936464.2A Pending CN116995063A (zh) | 2023-07-27 | 2023-07-27 | 便于tem制样的测试结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116995063A (zh) |
-
2023
- 2023-07-27 CN CN202310936464.2A patent/CN116995063A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7851793B2 (en) | Test structure with TDDB test pattern | |
| US5159752A (en) | Scanning electron microscope based parametric testing method and apparatus | |
| CN105304614B (zh) | 一种测试结构及测试方法 | |
| US8093074B2 (en) | Analysis method for semiconductor device | |
| CN110783214B (zh) | 晶片级测试方法及其测试结构 | |
| US5739052A (en) | Apparatus and method for detecting defects in insulative layers of MOS active devices | |
| CN112864131B (zh) | 电迁移测试结构及电迁移测试方法 | |
| US9875964B2 (en) | Semiconductor device components and methods | |
| CN107991599B (zh) | 一种用于叉指状栅goi结构漏电点精确定位的方法 | |
| US8174010B2 (en) | Unified test structure for stress migration tests | |
| JPH02292838A (ja) | 半導体ウェーハ上の半導体集積回路を試験するための構造体 | |
| CN116995063A (zh) | 便于tem制样的测试结构 | |
| CN107346751B (zh) | 测试结构及其形成方法以及测试方法 | |
| CN102122625A (zh) | 半导体元件的分析方法 | |
| JP4300795B2 (ja) | 半導体装置及びその検査方法 | |
| JP3219147B2 (ja) | コンタクト不良箇所特定方法 | |
| JP2005327763A (ja) | 半導体装置 | |
| CN108428639A (zh) | 一种实现集成电路连线开路至短路转变的方法 | |
| US20210109051A1 (en) | Inspection Structure and Inspection Method | |
| CN113308668B (zh) | 掩板及在存储器件上镀膜的方法 | |
| TW200931429A (en) | Method of searching fault locations | |
| TWI498985B (zh) | 半導體元件的分析方法 | |
| JP4087289B2 (ja) | 半導体装置およびその検査方法 | |
| KR100520509B1 (ko) | 가아드 링 패턴을 이용한 절연층의 전기적 특성검사를위한 모니터링 장치 | |
| CN116995062A (zh) | 半导体测试结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |