JPH07263507A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07263507A JPH07263507A JP6048116A JP4811694A JPH07263507A JP H07263507 A JPH07263507 A JP H07263507A JP 6048116 A JP6048116 A JP 6048116A JP 4811694 A JP4811694 A JP 4811694A JP H07263507 A JPH07263507 A JP H07263507A
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Abstract
意ノードの電圧を検出でき、LSIのダメージ防止や電
圧検出の信頼性向上を図ること。 【構成】半導体集積回路の内部の任意ノードの電圧に応
じた大きさの電流を流す第1の電流部と、該第1の電流
部と同一の電圧/電流特性を有する第2の電流部とを備
え、前記第1の電流部を流れる電流と同一の電流が前記
第2の電流部に流れたときの該第2の電流部の入力電圧
を前記任意ノードの電圧に相当するものとして検出する
ことを特徴とする。
Description
関し、特に、装置内部の任意ノードの電圧検出機能を備
えた半導体集積回路装置に関する。
造された半導体集積回路装置(以下「LSI」と略すこ
ともある)の動作評価のために、LSI内部の主要な又
は動作上重要なノードにプローブ(探針)を当て、その
ノードの電圧を検出することが行われる。
プローブ接触による電圧検出法にあっては、接触部分に
損傷を与える恐れがあり、また、プローブを当てること
によって、ノードのインピーダンスが微妙に変化し、検
出電圧が不正確になるといったことから、LSIのダメ
ージ防止や電圧検出の信頼性向上といった観点で改善す
べき課題があった。 [目的]そこで、本発明は、プローブ接触法を用いるこ
となく装置内部の任意ノードの電圧を検出でき、ダメー
ジ防止や電圧検出の信頼性向上に有効な技術の提供を目
的とする。
成するためその原理図を図1に示すように、半導体集積
回路1の内部の任意ノード2の電圧Eaに応じた大きさ
の電流Iaを流す第1の電流部3と、該第1の電流部3
と同一の電圧/電流特性を有する第2の電流部4とを備
え、前記第1の電流部3を流れる電流Iaと同一の電流
Ibが前記第2の電流部4に流れたときの該第2の電流
部4の入力電圧Ebを前記任意ノード2の電圧Eaに相
当するものとして検出することを特徴とするものであ
る。
は、それぞれエンハンスメント型のNチャネルMOSト
ランジスタを備え、各々のNチャネルMOSトランジス
タのドレイン電流を前記電流Ia、Ibとしたことを特
徴とし、又は、前記第1の電流部及び第2の電流部は、
それぞれ高いしきい値と高い耐圧を有するエンハンスメ
ント型のNチャネルMOSトランジスタを備え、各々の
NチャネルMOSトランジスタのドレイン電流を前記電
流Ia、Ibとしたことを特徴とし、又は、前記第1の
電流部及び第2の電流部は、それぞれ負側のしきい値と
高い耐圧を有するデプリーション型のNチャネルMOS
トランジスタを備え、各々のNチャネルMOSトランジ
スタのドレイン電流を前記電流Ia、Ibとしたことを
特徴とするものである。
3、4のそれぞれに同一の電位を有する個別の外部電源
(図1では便宜的にVCC1 とVCC2 で表してある)を接
続した状態で、第2の電流部4の入力電圧Ebを調節し
て、外部電源VCC2 から第2の電流部4に供給される電
流Ibと外部電源VCC1 から第1の電流部3に供給され
る電流Iaとを一致させると、その一致時点における第
2の電流部4の入力電圧Ebから任意ノード2の電圧E
aが間接的に検出される。
なく装置内部の任意ノードの電圧を検出でき、ダメージ
防止や電圧検出の信頼性向上に有効な技術を提供でき
る。
する。 第1の実施例 図2〜図4は本発明に係る半導体集積回路装置の第1の
実施例を示す図である。
体集積回路装置のチップ(以下単に「LSIチップ」と
言う)であり、LSIチップ10の内部には、図示を略
した半導体集積回路(例として「フラッシュメモリ」)
が形成されているとともに、第1の電流部11及び第2
の電流部12が形成されている。第1の電流部11は、
LSIチップ10の第1の外部電源端子13と低電位電
源VSSとの間にPチャネルMOSトランジスタ(以下
「PMOS」)14とNチャネルMOSトランジスタ
(以下「NMOS」)15を直列に接続し、且つ、PM
OS14のゲートをLSIチップ10の外部制御端子1
6に接続するとともに、NPMOS15のゲートを半導
体集積回路の任意のノード17に接続して構成してい
る。
10の第2の外部電源端子18と低電位電源VSSとの間
にPMOS19とNMOS20を直列に接続し、且つ、
PMOS19のゲートをLSIチップ10の外部制御端
子16に接続するとともに、NMOS20のゲートをL
SIチップ10の外部入力端子21に接続して構成して
いる。
15、20は、何れも、一般的なしきい値と耐圧を有す
るエンハンスメント型のMOSトランジスタを使用して
いる。例えば、NMOS15、20のしきい値は約+
0.6V、耐圧は約+8Vである。このような構成にお
いて、第1の外部電源端子13と第2の外部制御端子1
8に、同一の電位(例えば+5V)を有する個別の電源
電圧(便宜的にVCC1 、V CC2 )を印加した状態で、外
部制御端子16にPMOS14(又は19)のしきい値
以下の電位を有する制御電圧Vcontを印加すると、PM
OS14、19は共にオン状態となる。
15のしきい値(約+0.6V)から同NMOS15の
耐圧(約+8V)までの範囲(以下「検出範囲L」と言
う)に入っていれば、NMOS15はオン状態にあり、
そのオン抵抗はノード17の電圧に対応した値、具体的
にはノード17の電圧が低い場合に高抵抗、同電圧が高
い場合に低抵抗となる。
流I11は、NMOS15のオン抵抗に比例するから、結
局、電流I11はノード17の電圧に対応した大きさを示
すことになる。一方、第2の電流部12を流れる電流I
12は、第1の電流部11と同様に、NMOS20のオン
抵抗に比例するが、このNMOS20のオン抵抗は、外
部入力端子21に与えられる外部入力電圧ViL に応じ
て増減変化するようになっており、この外部入力電圧V
iL を調節することによって、第2の電流部12の電流
I12を第1の電流部11の電流I11に一致させることが
できるようになっている。
値であれば、NMOS15、20のゲート電圧、すなわ
ちノード17の電圧と外部入力電圧ViL も当然に等値
であり、外部入力電圧ViL をノード17の電圧相当と
して検出することができる。以上のように、本実施例に
よれば、プローブ接触法を用いることなく、任意のノー
ドの電圧を検出できるので、LSIのダメージ回避や電
圧検出の信頼性を向上することができ、例えば、以下に
述べるフラッシュメモリ(一括消去型の読み出し専用メ
モリ)の主要なノード電圧の検出に用いて好適な技術を
提供できる。
り、30はメモリセルアレイ、40はライトアンプ、5
0はセンスアンプ、60はソース電圧制御回路である。
メモリセルアレイ30は、マトリクス状に配列された多
数(図では便宜的に2×2)のメモリセルトランジスタ
31〜34を有し、メモリセルトランジスタ31〜34
のコントロールゲート(CG)を行単位に共通化してそ
れぞれワード線35、36に接続するとともに、メモリ
セルトランジスタ31〜34のドレイン(D)を列単位
に共通化してそれぞれビット線37、38に接続し、さ
らに、メモリセルトランジスタ31〜34の全てのソー
ス(S)を共通化してソース線39に接続して構成する
もので、ワード線35、36やビット線37、38及び
ソース線39の電位関係に応じて、メモリセルトランジ
スタに対する情報の書き込みや消去及び読み出しを行う
ものである。
1、NANDゲート42及びPMOS43を有し、書き
込みモードのとき(信号PGMがHレベルのとき)に書
き込みデータDATAがLレベルであれば、PMOS4
3をオンにしてプログラム電源VPP(+12V)をバス
線44及び選択トランジスタ45(又は46)を介して
ビット線37(又は38)に出力するものである。
OS52及びインバータゲート53を有し、バス線44
及び選択トランジスタ45(又は46)を介してビット
線37(又は38)の電位をインバータゲート53の入
力しきい値よりも若干高め(約1V)にセットすると共
に、選択されたメモリセルトランジスタの情報に応じて
変化する当該ビット線37(又は38)の電位をインバ
ータゲート53で検出して出力するものである。
ド又は書き込みモードのときにオンするNMOS61
と、消去モードのときにオンするPMOS62とを有
し、信号R/WがHレベルとなってNMOS61がオン
したとき(書き込み又は読み出しモード時)にソース線
39にVSS(0V)を出力し、信号ERASRがLレベ
ルとなってPMOS62がオンしたとき(消去モード
時)に同ソース線39にプログラム電源VPP(+12
V)を出力するものである。
31)の構造と電気等価回路を示す図であり、メモリセ
ルトランジスタ31は、P導電型のシリコン基板31a
の上に、第1の絶縁膜(トンネル酸化膜)31b、フロ
ーティングゲートFG、第2の絶縁膜31c及びコント
ロールゲートCGを順次に積層し、フローティングゲー
トFGの真下のチャネル領域の両側にN導電型のソース
領域S及びドレイン領域Dを形成して構成するものであ
る。
ン、第1の絶縁膜31b及び第2の絶縁膜31cの材料
はSiO2 膜であり、第1の絶縁膜31bの厚さは10
0オングストローム程度、第2の絶縁膜31cの厚さは
250オングストローム程度である。メモリセルトラン
ジスタの初期状態におけるFGの電荷はゼロであり、こ
の状態は情報の「1」に定義される。今、基板31aと
ソースSの電位を0V、CGの電位を+5V、ドレイン
Dの電位を+1Vにしたとすると、容量結合によってF
Gの電位が+3V程度に上昇し、トランジスタは導通状
態になる。次に、基板31aとソースSの電位をそのま
ま(0V)にして、CGの電位を+12V、ドレインD
の電位を+6Vに上げたとすると、いわゆるアバランシ
ェブレークダウン(電子雪崩降伏)現象が発生し、ドレ
インDの近傍に高エネルギーの電子と正孔が多量に発生
する。そして、その電子の一部が第1の絶縁膜(トンネ
ル酸化膜)31bを通り抜けてFGに捕捉される(情報
の書き込み)。この状態で、CGの電位を+5V、ドレ
インDの電位を+1Vに戻しても、FGの電位がマイナ
ス2V程度の低い値であるため、トランジスタはそのま
まの状態(非導通状態)を維持し、この非導通状態は情
報の「0」に定義される。ここで、基板31aとCGの
電位を0V、ドレインDをオープン、ソースSの電位を
+12Vにすると、いわゆるトンネル現象が起き、FG
からソースSに電子が引き抜かれてFGの電荷が減少す
る。トンネル時間を制御することで、FGの電荷をほぼ
ゼロにでき、データを消去できる。
御回路60によってソース線39の電位をVSS(0V)
にすると共に、選択ワード線(例えば35)に+12V
を与え、且つライトアンプ40によって選択ビット線
(例えば37)の電位を+6Vにすることにより行われ
る。なお、このとき非選択ワード線36に0Vを、非選
択ビット線38に0Vを与えておけば、非選択のメモリ
セルトランジスタ32〜34に情報が書き込まれること
はない。
ンジスタ31〜34に対して同時であり、これは、全て
のワード線35、36に0Vを与えると共に、全てのビ
ット線37、38をオープンとし、且つソース線39に
+12Vを与えることによって行われる。また、読み出
し動作は、ソース線39に0Vを与えるとともに、選択
ワード線(例えば35)に+5Vを、非選択ワード線
(例えば36)に0Vを与え、且つ選択ビット線(例え
ば37)の電位を約+1Vにして電流が流れるか否かを
センスアンプ50で検出する。電流が流れれば、言い換
えれば選択ワード線35と選択ビット線37の交点に位
置するメモリセルトランジスタ31が導通状態であれ
ば、情報「1」、流れなければ、情報「0」が読み出さ
れる。
第1の実施例を適用した場合には、書き込み時における
ビット線37又は38)の電圧(+6V)や、読み出し
時におけるワード線35(又は36)の電圧(+5V)
等のように検出範囲Lに収まる各種の電圧をプローブ接
触法に依ることなく検出することができる。 第2の実施例 図5は本発明に係る半導体集積回路装置の第2の実施例
を示す図である。
り、LSIチップ110の内部には、図示を略した半導
体集積回路(例として「フラッシュメモリ」)が形成さ
れているとともに、第1の電流部111及び第2の電流
部112が形成されている。第1の電流部111は、L
SIチップ110の第1の外部電源端子113と低電位
電源VSSとの間にPMOS114とNMOS115を直
列に接続し、且つ、PMOS114のゲートをLSIチ
ップ110の外部制御端子116に接続するとともに、
NMOS115のゲートを半導体集積回路の任意のノー
ド117に接続して構成している。
プ110の第2の外部電源端子118と低電位電源VSS
との間にPMOS119とNMOS120を直列に接続
し、且つ、PMOS119のゲートをLSIチップ11
0の外部制御端子116に接続するとともに、NMOS
120のゲートをLSIチップ110の外部入力端子1
21に接続して構成している。
OS115、120は、何れも、高いしきい値と高い耐
圧を有するエンハンスメント型のMOSトランジスタを
使用している。例えば、NMOS115、120のしき
い値は約+1.0V、耐圧は約+17Vである。このよ
うな構成において、第1の外部電源端子113と第2の
外部制御端子118に、同一の電位(例えば+5V)を
有する個別の電源電圧(便宜的にVCC1、VCC2 )を印
加した状態で、外部制御端子116にPMOS114、
119のしきい値以下の電位を有する制御電圧Vcontを
印加すると、PMOS114、119は共にオン状態と
なる。
S115のしきい値(約+1.0V)から同NMOS1
15の耐圧(約+17V)までの範囲(以下「検出範囲
H」と言う)に入っていれば、NMOS115はオン状
態にあり、そのオン抵抗はノード117の電圧に対応し
た値、具体的にはノード117の電圧が低い場合に高抵
抗、同電圧が高い場合に低抵抗となる。
電流I111 は、NMOS115のオン抵抗に比例するか
ら、結局、電流I111 はノード117の電圧に対応した
大きさを示すことになる。一方、第2の電流部112を
流れる電流I112 は、第1の電流部111と同様に、N
MOS120のオン抵抗に比例するが、このNMOS1
20のオン抵抗は、外部入力端子111に与えられる外
部入力電圧ViH に応じて増減変化するようになってお
り、この外部入力電圧ViH を調節することによって、
第2の電流部112の電流I112 を第1の電流部111
の電流I111 に一致させることができる。
同じ値であれば、NMOS115、120のゲート電
圧、すなわちノード117の電圧と外部入力電圧ViH
も当然に等値であり、外部入力電圧ViH をノード11
7の電圧相当として検出することができる。ここで、本
第2の実施例の検出範囲Hは、NMOS115(又は1
20)のしきい値から耐圧までの範囲(約+1.0V〜
約+17V)であり、比較的に高いノード電圧の検出に
適用できるが、それ以下のノード電圧を検出する場合に
は前記第1の実施例を併用すればよい。
は、NMOS15(又は20)のしきい値から耐圧まで
の範囲(約0.6V〜約+8V)であるから、トータル
で約0.6Vから約+17Vまでの広い電圧範囲をカバ
ーすることができ、例えば、フラッシュメモリの書き込
み時におけるワード線35(又は36)の電圧(+12
V)や、消去時におけるソース線39の電圧(+12
V)も検出できるようになる。
示す図であり、一つの回路で広い電圧範囲をカバーでき
るようにした例である。図6において、210はLSI
チップであり、LSIチップ210の内部には、図示を
略した半導体集積回路(例として「フラッシュメモ
リ」)が形成されているとともに、第1の電流部211
及び第2の電流部212が形成されている。
0の第1の外部電源端子213と低電位電源VSSとの間
にPMOS214とNMOS215を直列に接続し、且
つ、PMOS214のゲートをLSIチップ210の外
部制御端子216に接続するとともに、NMOS215
のゲートを半導体集積回路の任意のノード217に接続
して構成している。
プ210の第2の外部電源端子218と低電位電源VSS
との間にPMOS219とNMOS220を直列に接続
し、且つ、PMOS219のゲートをLSIチップ21
0の外部制御端子216に接続するとともに、NMOS
220のゲートをLSIチップ210の外部入力端子2
21に接続して構成している。
第2の実施例と同様に、高いしきい値と高い耐圧を有す
るエンハンスメント型を使用しているが、NMOS21
5、220は、マイナスのしきい値と高い耐圧を有する
デプリーション型を使用している。なお、NMOS21
5、220のしきい値は約−3.0V、耐圧は約+17
Vである。
端子213と第2の外部制御端子218に、同一の電位
(例えば+5V)を有する個別の電源電圧(便宜的にV
CC1、VCC2 )を印加した状態で、外部制御端子216
にPMOS214、219のしきい値以下の電位を有す
る制御電圧Vcontを印加すると、PMOS214、21
9は共にオン状態となる。
S215のしきい値(約−3.0V)から同NMOS2
15の耐圧(約+17V)までの範囲(以下「検出範囲
L/H」と言う)に入っていれば、NMOS215はオ
ン状態にあり、そのオン抵抗はノード217の電圧に対
応した値、具体的にはノード217の電圧が低い場合に
高抵抗、同電圧が高い場合に低抵抗となる。
電流I211 は、NMOS215のオン抵抗に比例するか
ら、結局、電流I211 はノード217の電圧に対応した
大きさを示すことになる。一方、第2の電流部212を
流れる電流I212 は、第1の電流部211と同様に、N
MOS220のオン抵抗に比例するが、このNMOS2
20のオン抵抗は、外部入力端子221に与えられる外
部入力電圧ViL/H に応じて増減変化するようになって
おり、この外部入力電圧ViL/H を調節することによっ
て、第2の電流部212の電流I212 を第1の電流部2
11の電流I211 に一致させることができる。
同じ値であれば、NMOS215、220のゲート電
圧、すなわちノード217の電圧と外部入力電圧Vi
L/H も当然に等値であり、外部入力電圧ViL/H をノー
ド217の電圧相当として検出することができる。ここ
で、本第3実施例の検出範囲L/Hは、NMOS215
(又は220)のしきい値から耐圧までの範囲であり、
具体的には約−3.0Vから約+17Vまでの広い範囲
である。
の回路で前記第1の実施例の検出範囲Lと第2の実施例
の検出範囲Hをカバーすることができるから、構成を簡
素化してコスト的に有利なものとすることができるとい
う特有の効果が得られる。また、本第3実施例では、ほ
ぼ0Vに近い電圧(例えばフラッシュメモリのソース電
圧)を測定できる点で前記第1実施例及び第2実施例よ
りも優れている。
下の電圧を測定できず、また、前記第2実施例は+1.
5V以下の電圧を測定できないから、例えばフラッシュ
メモリに適用した場合にソース電圧の検出ができないも
のであった。さらに、本第3実施例では、デプリーショ
ン型のトランジスタ(NMOS215、220)を用い
たので、電圧検出範囲を−3Vから+17V付近までに
拡大することができ、一つの回路で広範な電圧検出を行
うことができる。これに対して、前記第1実施例や第2
実施例にあっては、測定対象電圧の大きさを予測してど
ちらの実施例を使用すべきか判断する必要があり、設計
が面倒になる。例えば、フラッシュメモリに第1実施例
を組み込んだ場合には、読み出し時のワード線電圧の検
出はできるものの、書き込み時のワード線電圧を検出し
ようとすると、NMOS15の耐圧不足によってNMO
S15が破壊されてしまうから、書き込み時のワード線
電圧検出はできない。又は、誤って書き込み時のワード
線電圧を先に検出すると、この検出時点でNMOS15
が破壊されてしまい、以降、何も検出できなくなってし
まう。すなわち、前記第1実施例や第2実施例をフラッ
シュメモリに適用する場合、設計者は、測定電圧の大き
さを正しく予測する必要があるが、100%完璧な予測
を期待できない以上、トランジスタの破壊といった危険
性を完全に排除できないものである。この点、本第3実
施例では、−3V〜+17Vといった広い範囲を一つの
回路で検出できるため、かかる危険性もなく、設計時の
負担を大幅に軽減できるという特有のメリットがある。
したがって、電圧の予測ミス(見積りミス)にともなう
トランジスタの破壊を完全に防止できるうえ、電圧レベ
ルが予想外に低い場合でもそれが−3V以上であれば支
障なく検出することができる。
13(113又は213)、第2の外部電源端子18
(118又は218)、外部制御端子16(116又は
216)及び外部入力端子21(121又は212)
は、専用の端子であっても構わないが、評価試験にしか
用いられないことを考慮すると、他の端子と兼用とする
のが望ましい。
3、4を流れる2つの電流と第2の電流部4の入力電圧
をモニタするだけで、第1の電流部の入力につながる任
意ノードの電圧を間接的に検出することができる。した
がって、プローブ接触法を用いることなく装置内部の任
意ノードの電圧を検出でき、ダメージ防止や電圧検出の
信頼性向上に有効な技術を提供できる。
要部構成図である。
構成図及び電気的等価回路図である。
Claims (4)
- 【請求項1】半導体集積回路(1)の内部の任意ノード
(2)の電圧(Ea)に応じた大きさの電流(Ia)を
流す第1の電流部(3)と、 該第1の電流部(3)と同一の電圧/電流特性を有する
第2の電流部(4)とを備え、 前記第1の電流部(3)を流れる電流(Ia)と同一の
電流(Ib)が前記第2の電流部(4)に流れたときの
該第2の電流部(4)の入力電圧(Eb)を前記任意ノ
ード(2)の電圧(Ea)に相当するものとして検出す
ることを特徴とする半導体集積回路装置。 - 【請求項2】前記第1の電流部及び第2の電流部は、そ
れぞれエンハンスメント型のNチャネルMOSトランジ
スタ(15、20)を備え、各々のNチャネルMOSト
ランジスタのドレイン電流を前記電流(Ia)、(I
b)としたことを特徴とする請求項1記載の半導体集積
回路装置。 - 【請求項3】前記第1の電流部及び第2の電流部は、そ
れぞれ高いしきい値と高い耐圧を有するエンハンスメン
ト型のNチャネルMOSトランジスタ(115、12
0)を備え、各々のNチャネルMOSトランジスタのド
レイン電流を前記電流(Ia)、(Ib)としたことを
特徴とする請求項1記載の半導体集積回路装置。 - 【請求項4】前記第1の電流部及び第2の電流部は、そ
れぞれ負側のしきい値と高い耐圧を有するデプリーショ
ン型のNチャネルMOSトランジスタ(215、22
0)を備え、各々のNチャネルMOSトランジスタのド
レイン電流を前記電流(Ia)、(Ib)としたことを
特徴とする請求項1記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04811694A JP3534815B2 (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路装置 |
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---|---|---|---|
JP04811694A JP3534815B2 (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路装置 |
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JPH07263507A true JPH07263507A (ja) | 1995-10-13 |
JP3534815B2 JP3534815B2 (ja) | 2004-06-07 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04811694A Expired - Lifetime JP3534815B2 (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路装置 |
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Country | Link |
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JP (1) | JP3534815B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100321694B1 (ko) * | 1998-12-30 | 2002-03-08 | 박종섭 | 반도체소자의캐패시터전극용백금막형성방법 |
-
1994
- 1994-03-18 JP JP04811694A patent/JP3534815B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100321694B1 (ko) * | 1998-12-30 | 2002-03-08 | 박종섭 | 반도체소자의캐패시터전극용백금막형성방법 |
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Publication number | Publication date |
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JP3534815B2 (ja) | 2004-06-07 |
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