JPH07263507A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH07263507A JPH07263507A JP6048116A JP4811694A JPH07263507A JP H07263507 A JPH07263507 A JP H07263507A JP 6048116 A JP6048116 A JP 6048116A JP 4811694 A JP4811694 A JP 4811694A JP H07263507 A JPH07263507 A JP H07263507A
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Abstract
(57)【要約】
【目的】プローブ接触法を用いることなく装置内部の任
意ノードの電圧を検出でき、ＬＳＩのダメージ防止や電
圧検出の信頼性向上を図ること。 【構成】半導体集積回路の内部の任意ノードの電圧に応
じた大きさの電流を流す第１の電流部と、該第１の電流
部と同一の電圧／電流特性を有する第２の電流部とを備
え、前記第１の電流部を流れる電流と同一の電流が前記
第２の電流部に流れたときの該第２の電流部の入力電圧
を前記任意ノードの電圧に相当するものとして検出する
ことを特徴とする。
意ノードの電圧を検出でき、ＬＳＩのダメージ防止や電
圧検出の信頼性向上を図ること。 【構成】半導体集積回路の内部の任意ノードの電圧に応
じた大きさの電流を流す第１の電流部と、該第１の電流
部と同一の電圧／電流特性を有する第２の電流部とを備
え、前記第１の電流部を流れる電流と同一の電流が前記
第２の電流部に流れたときの該第２の電流部の入力電圧
を前記任意ノードの電圧に相当するものとして検出する
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、装置内部の任意ノードの電圧検出機能を備
えた半導体集積回路装置に関する。
関し、特に、装置内部の任意ノードの電圧検出機能を備
えた半導体集積回路装置に関する。
【０００２】
【従来の技術】一般に、サンプル品又は完成品として製
造された半導体集積回路装置（以下「ＬＳＩ」と略すこ
ともある）の動作評価のために、ＬＳＩ内部の主要な又
は動作上重要なノードにプローブ（探針）を当て、その
ノードの電圧を検出することが行われる。
造された半導体集積回路装置（以下「ＬＳＩ」と略すこ
ともある）の動作評価のために、ＬＳＩ内部の主要な又
は動作上重要なノードにプローブ（探針）を当て、その
ノードの電圧を検出することが行われる。
【０００３】
【発明が解決しようとする課題】しかしながら、かかる
プローブ接触による電圧検出法にあっては、接触部分に
損傷を与える恐れがあり、また、プローブを当てること
によって、ノードのインピーダンスが微妙に変化し、検
出電圧が不正確になるといったことから、ＬＳＩのダメ
ージ防止や電圧検出の信頼性向上といった観点で改善す
べき課題があった。 ［目的］そこで、本発明は、プローブ接触法を用いるこ
となく装置内部の任意ノードの電圧を検出でき、ダメー
ジ防止や電圧検出の信頼性向上に有効な技術の提供を目
的とする。
プローブ接触による電圧検出法にあっては、接触部分に
損傷を与える恐れがあり、また、プローブを当てること
によって、ノードのインピーダンスが微妙に変化し、検
出電圧が不正確になるといったことから、ＬＳＩのダメ
ージ防止や電圧検出の信頼性向上といった観点で改善す
べき課題があった。 ［目的］そこで、本発明は、プローブ接触法を用いるこ
となく装置内部の任意ノードの電圧を検出でき、ダメー
ジ防止や電圧検出の信頼性向上に有効な技術の提供を目
的とする。
【０００４】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、半導体集積
回路１の内部の任意ノード２の電圧Ｅａに応じた大きさ
の電流Ｉａを流す第１の電流部３と、該第１の電流部３
と同一の電圧／電流特性を有する第２の電流部４とを備
え、前記第１の電流部３を流れる電流Ｉａと同一の電流
Ｉｂが前記第２の電流部４に流れたときの該第２の電流
部４の入力電圧Ｅｂを前記任意ノード２の電圧Ｅａに相
当するものとして検出することを特徴とするものであ
る。
成するためその原理図を図１に示すように、半導体集積
回路１の内部の任意ノード２の電圧Ｅａに応じた大きさ
の電流Ｉａを流す第１の電流部３と、該第１の電流部３
と同一の電圧／電流特性を有する第２の電流部４とを備
え、前記第１の電流部３を流れる電流Ｉａと同一の電流
Ｉｂが前記第２の電流部４に流れたときの該第２の電流
部４の入力電圧Ｅｂを前記任意ノード２の電圧Ｅａに相
当するものとして検出することを特徴とするものであ
る。
【０００５】又は、前記第１の電流部及び第２の電流部
は、それぞれエンハンスメント型のＮチャネルＭＯＳト
ランジスタを備え、各々のＮチャネルＭＯＳトランジス
タのドレイン電流を前記電流Ｉａ、Ｉｂとしたことを特
徴とし、又は、前記第１の電流部及び第２の電流部は、
それぞれ高いしきい値と高い耐圧を有するエンハンスメ
ント型のＮチャネルＭＯＳトランジスタを備え、各々の
ＮチャネルＭＯＳトランジスタのドレイン電流を前記電
流Ｉａ、Ｉｂとしたことを特徴とし、又は、前記第１の
電流部及び第２の電流部は、それぞれ負側のしきい値と
高い耐圧を有するデプリーション型のＮチャネルＭＯＳ
トランジスタを備え、各々のＮチャネルＭＯＳトランジ
スタのドレイン電流を前記電流Ｉａ、Ｉｂとしたことを
特徴とするものである。
は、それぞれエンハンスメント型のＮチャネルＭＯＳト
ランジスタを備え、各々のＮチャネルＭＯＳトランジス
タのドレイン電流を前記電流Ｉａ、Ｉｂとしたことを特
徴とし、又は、前記第１の電流部及び第２の電流部は、
それぞれ高いしきい値と高い耐圧を有するエンハンスメ
ント型のＮチャネルＭＯＳトランジスタを備え、各々の
ＮチャネルＭＯＳトランジスタのドレイン電流を前記電
流Ｉａ、Ｉｂとしたことを特徴とし、又は、前記第１の
電流部及び第２の電流部は、それぞれ負側のしきい値と
高い耐圧を有するデプリーション型のＮチャネルＭＯＳ
トランジスタを備え、各々のＮチャネルＭＯＳトランジ
スタのドレイン電流を前記電流Ｉａ、Ｉｂとしたことを
特徴とするものである。
【０００６】
【作用】本発明では、第１の電流部３と第２の電流部
３、４のそれぞれに同一の電位を有する個別の外部電源
（図１では便宜的にＶCC1 とＶCC2 で表してある）を接
続した状態で、第２の電流部４の入力電圧Ｅｂを調節し
て、外部電源ＶCC2 から第２の電流部４に供給される電
流Ｉｂと外部電源ＶCC1 から第１の電流部３に供給され
る電流Ｉａとを一致させると、その一致時点における第
２の電流部４の入力電圧Ｅｂから任意ノード２の電圧Ｅ
ａが間接的に検出される。
３、４のそれぞれに同一の電位を有する個別の外部電源
（図１では便宜的にＶCC1 とＶCC2 で表してある）を接
続した状態で、第２の電流部４の入力電圧Ｅｂを調節し
て、外部電源ＶCC2 から第２の電流部４に供給される電
流Ｉｂと外部電源ＶCC1 から第１の電流部３に供給され
る電流Ｉａとを一致させると、その一致時点における第
２の電流部４の入力電圧Ｅｂから任意ノード２の電圧Ｅ
ａが間接的に検出される。
【０００７】したがって、プローブ接触法を用いること
なく装置内部の任意ノードの電圧を検出でき、ダメージ
防止や電圧検出の信頼性向上に有効な技術を提供でき
る。
なく装置内部の任意ノードの電圧を検出でき、ダメージ
防止や電圧検出の信頼性向上に有効な技術を提供でき
る。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 第１の実施例 図２〜図４は本発明に係る半導体集積回路装置の第１の
実施例を示す図である。
する。 第１の実施例 図２〜図４は本発明に係る半導体集積回路装置の第１の
実施例を示す図である。
【０００９】図２において、１０は模式的に表した半導
体集積回路装置のチップ（以下単に「ＬＳＩチップ」と
言う）であり、ＬＳＩチップ１０の内部には、図示を略
した半導体集積回路（例として「フラッシュメモリ」）
が形成されているとともに、第１の電流部１１及び第２
の電流部１２が形成されている。第１の電流部１１は、
ＬＳＩチップ１０の第１の外部電源端子１３と低電位電
源ＶSSとの間にＰチャネルＭＯＳトランジスタ（以下
「ＰＭＯＳ」）１４とＮチャネルＭＯＳトランジスタ
（以下「ＮＭＯＳ」）１５を直列に接続し、且つ、ＰＭ
ＯＳ１４のゲートをＬＳＩチップ１０の外部制御端子１
６に接続するとともに、ＮＰＭＯＳ１５のゲートを半導
体集積回路の任意のノード１７に接続して構成してい
る。
体集積回路装置のチップ（以下単に「ＬＳＩチップ」と
言う）であり、ＬＳＩチップ１０の内部には、図示を略
した半導体集積回路（例として「フラッシュメモリ」）
が形成されているとともに、第１の電流部１１及び第２
の電流部１２が形成されている。第１の電流部１１は、
ＬＳＩチップ１０の第１の外部電源端子１３と低電位電
源ＶSSとの間にＰチャネルＭＯＳトランジスタ（以下
「ＰＭＯＳ」）１４とＮチャネルＭＯＳトランジスタ
（以下「ＮＭＯＳ」）１５を直列に接続し、且つ、ＰＭ
ＯＳ１４のゲートをＬＳＩチップ１０の外部制御端子１
６に接続するとともに、ＮＰＭＯＳ１５のゲートを半導
体集積回路の任意のノード１７に接続して構成してい
る。
【００１０】また、第２の電流部１２は、ＬＳＩチップ
１０の第２の外部電源端子１８と低電位電源ＶSSとの間
にＰＭＯＳ１９とＮＭＯＳ２０を直列に接続し、且つ、
ＰＭＯＳ１９のゲートをＬＳＩチップ１０の外部制御端
子１６に接続するとともに、ＮＭＯＳ２０のゲートをＬ
ＳＩチップ１０の外部入力端子２１に接続して構成して
いる。
１０の第２の外部電源端子１８と低電位電源ＶSSとの間
にＰＭＯＳ１９とＮＭＯＳ２０を直列に接続し、且つ、
ＰＭＯＳ１９のゲートをＬＳＩチップ１０の外部制御端
子１６に接続するとともに、ＮＭＯＳ２０のゲートをＬ
ＳＩチップ１０の外部入力端子２１に接続して構成して
いる。
【００１１】ここで、ＰＭＯＳ１４、１９及びＮＭＯＳ
１５、２０は、何れも、一般的なしきい値と耐圧を有す
るエンハンスメント型のＭＯＳトランジスタを使用して
いる。例えば、ＮＭＯＳ１５、２０のしきい値は約＋
０．６Ｖ、耐圧は約＋８Ｖである。このような構成にお
いて、第１の外部電源端子１３と第２の外部制御端子１
８に、同一の電位（例えば＋５Ｖ）を有する個別の電源
電圧（便宜的にＶCC1 、Ｖ CC2 ）を印加した状態で、外
部制御端子１６にＰＭＯＳ１４（又は１９）のしきい値
以下の電位を有する制御電圧Ｖcontを印加すると、ＰＭ
ＯＳ１４、１９は共にオン状態となる。
１５、２０は、何れも、一般的なしきい値と耐圧を有す
るエンハンスメント型のＭＯＳトランジスタを使用して
いる。例えば、ＮＭＯＳ１５、２０のしきい値は約＋
０．６Ｖ、耐圧は約＋８Ｖである。このような構成にお
いて、第１の外部電源端子１３と第２の外部制御端子１
８に、同一の電位（例えば＋５Ｖ）を有する個別の電源
電圧（便宜的にＶCC1 、Ｖ CC2 ）を印加した状態で、外
部制御端子１６にＰＭＯＳ１４（又は１９）のしきい値
以下の電位を有する制御電圧Ｖcontを印加すると、ＰＭ
ＯＳ１４、１９は共にオン状態となる。
【００１２】このとき、ノード１７の電圧が、ＮＭＯＳ
１５のしきい値（約＋０．６Ｖ）から同ＮＭＯＳ１５の
耐圧（約＋８Ｖ）までの範囲（以下「検出範囲Ｌ」と言
う）に入っていれば、ＮＭＯＳ１５はオン状態にあり、
そのオン抵抗はノード１７の電圧に対応した値、具体的
にはノード１７の電圧が低い場合に高抵抗、同電圧が高
い場合に低抵抗となる。
１５のしきい値（約＋０．６Ｖ）から同ＮＭＯＳ１５の
耐圧（約＋８Ｖ）までの範囲（以下「検出範囲Ｌ」と言
う）に入っていれば、ＮＭＯＳ１５はオン状態にあり、
そのオン抵抗はノード１７の電圧に対応した値、具体的
にはノード１７の電圧が低い場合に高抵抗、同電圧が高
い場合に低抵抗となる。
【００１３】したがって、第１の電流部１１を流れる電
流Ｉ11は、ＮＭＯＳ１５のオン抵抗に比例するから、結
局、電流Ｉ11はノード１７の電圧に対応した大きさを示
すことになる。一方、第２の電流部１２を流れる電流Ｉ
12は、第１の電流部１１と同様に、ＮＭＯＳ２０のオン
抵抗に比例するが、このＮＭＯＳ２０のオン抵抗は、外
部入力端子２１に与えられる外部入力電圧ＶｉL に応じ
て増減変化するようになっており、この外部入力電圧Ｖ
ｉL を調節することによって、第２の電流部１２の電流
Ｉ12を第１の電流部１１の電流Ｉ11に一致させることが
できるようになっている。
流Ｉ11は、ＮＭＯＳ１５のオン抵抗に比例するから、結
局、電流Ｉ11はノード１７の電圧に対応した大きさを示
すことになる。一方、第２の電流部１２を流れる電流Ｉ
12は、第１の電流部１１と同様に、ＮＭＯＳ２０のオン
抵抗に比例するが、このＮＭＯＳ２０のオン抵抗は、外
部入力端子２１に与えられる外部入力電圧ＶｉL に応じ
て増減変化するようになっており、この外部入力電圧Ｖ
ｉL を調節することによって、第２の電流部１２の電流
Ｉ12を第１の電流部１１の電流Ｉ11に一致させることが
できるようになっている。
【００１４】したがって、２つの電流Ｉ11、Ｉ12が同じ
値であれば、ＮＭＯＳ１５、２０のゲート電圧、すなわ
ちノード１７の電圧と外部入力電圧ＶｉL も当然に等値
であり、外部入力電圧ＶｉL をノード１７の電圧相当と
して検出することができる。以上のように、本実施例に
よれば、プローブ接触法を用いることなく、任意のノー
ドの電圧を検出できるので、ＬＳＩのダメージ回避や電
圧検出の信頼性を向上することができ、例えば、以下に
述べるフラッシュメモリ（一括消去型の読み出し専用メ
モリ）の主要なノード電圧の検出に用いて好適な技術を
提供できる。
値であれば、ＮＭＯＳ１５、２０のゲート電圧、すなわ
ちノード１７の電圧と外部入力電圧ＶｉL も当然に等値
であり、外部入力電圧ＶｉL をノード１７の電圧相当と
して検出することができる。以上のように、本実施例に
よれば、プローブ接触法を用いることなく、任意のノー
ドの電圧を検出できるので、ＬＳＩのダメージ回避や電
圧検出の信頼性を向上することができ、例えば、以下に
述べるフラッシュメモリ（一括消去型の読み出し専用メ
モリ）の主要なノード電圧の検出に用いて好適な技術を
提供できる。
【００１５】図３はフラッシュメモリの要部構成図であ
り、３０はメモリセルアレイ、４０はライトアンプ、５
０はセンスアンプ、６０はソース電圧制御回路である。
メモリセルアレイ３０は、マトリクス状に配列された多
数（図では便宜的に２×２）のメモリセルトランジスタ
３１〜３４を有し、メモリセルトランジスタ３１〜３４
のコントロールゲート（ＣＧ）を行単位に共通化してそ
れぞれワード線３５、３６に接続するとともに、メモリ
セルトランジスタ３１〜３４のドレイン（Ｄ）を列単位
に共通化してそれぞれビット線３７、３８に接続し、さ
らに、メモリセルトランジスタ３１〜３４の全てのソー
ス（Ｓ）を共通化してソース線３９に接続して構成する
もので、ワード線３５、３６やビット線３７、３８及び
ソース線３９の電位関係に応じて、メモリセルトランジ
スタに対する情報の書き込みや消去及び読み出しを行う
ものである。
り、３０はメモリセルアレイ、４０はライトアンプ、５
０はセンスアンプ、６０はソース電圧制御回路である。
メモリセルアレイ３０は、マトリクス状に配列された多
数（図では便宜的に２×２）のメモリセルトランジスタ
３１〜３４を有し、メモリセルトランジスタ３１〜３４
のコントロールゲート（ＣＧ）を行単位に共通化してそ
れぞれワード線３５、３６に接続するとともに、メモリ
セルトランジスタ３１〜３４のドレイン（Ｄ）を列単位
に共通化してそれぞれビット線３７、３８に接続し、さ
らに、メモリセルトランジスタ３１〜３４の全てのソー
ス（Ｓ）を共通化してソース線３９に接続して構成する
もので、ワード線３５、３６やビット線３７、３８及び
ソース線３９の電位関係に応じて、メモリセルトランジ
スタに対する情報の書き込みや消去及び読み出しを行う
ものである。
【００１６】ライトアンプ４０は、インバータゲート４
１、ＮＡＮＤゲート４２及びＰＭＯＳ４３を有し、書き
込みモードのとき（信号ＰＧＭがＨレベルのとき）に書
き込みデータＤＡＴＡがＬレベルであれば、ＰＭＯＳ４
３をオンにしてプログラム電源ＶPP（＋１２Ｖ）をバス
線４４及び選択トランジスタ４５（又は４６）を介して
ビット線３７（又は３８）に出力するものである。
１、ＮＡＮＤゲート４２及びＰＭＯＳ４３を有し、書き
込みモードのとき（信号ＰＧＭがＨレベルのとき）に書
き込みデータＤＡＴＡがＬレベルであれば、ＰＭＯＳ４
３をオンにしてプログラム電源ＶPP（＋１２Ｖ）をバス
線４４及び選択トランジスタ４５（又は４６）を介して
ビット線３７（又は３８）に出力するものである。
【００１７】センスアンプ５０は、ＰＭＯＳ５１、ＮＭ
ＯＳ５２及びインバータゲート５３を有し、バス線４４
及び選択トランジスタ４５（又は４６）を介してビット
線３７（又は３８）の電位をインバータゲート５３の入
力しきい値よりも若干高め（約１Ｖ）にセットすると共
に、選択されたメモリセルトランジスタの情報に応じて
変化する当該ビット線３７（又は３８）の電位をインバ
ータゲート５３で検出して出力するものである。
ＯＳ５２及びインバータゲート５３を有し、バス線４４
及び選択トランジスタ４５（又は４６）を介してビット
線３７（又は３８）の電位をインバータゲート５３の入
力しきい値よりも若干高め（約１Ｖ）にセットすると共
に、選択されたメモリセルトランジスタの情報に応じて
変化する当該ビット線３７（又は３８）の電位をインバ
ータゲート５３で検出して出力するものである。
【００１８】ソース電圧制御回路６０は、読み出しモー
ド又は書き込みモードのときにオンするＮＭＯＳ６１
と、消去モードのときにオンするＰＭＯＳ６２とを有
し、信号Ｒ／ＷがＨレベルとなってＮＭＯＳ６１がオン
したとき（書き込み又は読み出しモード時）にソース線
３９にＶSS（０Ｖ）を出力し、信号ＥＲＡＳＲがＬレベ
ルとなってＰＭＯＳ６２がオンしたとき（消去モード
時）に同ソース線３９にプログラム電源ＶPP（＋１２
Ｖ）を出力するものである。
ド又は書き込みモードのときにオンするＮＭＯＳ６１
と、消去モードのときにオンするＰＭＯＳ６２とを有
し、信号Ｒ／ＷがＨレベルとなってＮＭＯＳ６１がオン
したとき（書き込み又は読み出しモード時）にソース線
３９にＶSS（０Ｖ）を出力し、信号ＥＲＡＳＲがＬレベ
ルとなってＰＭＯＳ６２がオンしたとき（消去モード
時）に同ソース線３９にプログラム電源ＶPP（＋１２
Ｖ）を出力するものである。
【００１９】図４はメモリセルトランジスタ（代表して
３１）の構造と電気等価回路を示す図であり、メモリセ
ルトランジスタ３１は、Ｐ導電型のシリコン基板３１ａ
の上に、第１の絶縁膜（トンネル酸化膜）３１ｂ、フロ
ーティングゲートＦＧ、第２の絶縁膜３１ｃ及びコント
ロールゲートＣＧを順次に積層し、フローティングゲー
トＦＧの真下のチャネル領域の両側にＮ導電型のソース
領域Ｓ及びドレイン領域Ｄを形成して構成するものであ
る。
３１）の構造と電気等価回路を示す図であり、メモリセ
ルトランジスタ３１は、Ｐ導電型のシリコン基板３１ａ
の上に、第１の絶縁膜（トンネル酸化膜）３１ｂ、フロ
ーティングゲートＦＧ、第２の絶縁膜３１ｃ及びコント
ロールゲートＣＧを順次に積層し、フローティングゲー
トＦＧの真下のチャネル領域の両側にＮ導電型のソース
領域Ｓ及びドレイン領域Ｄを形成して構成するものであ
る。
【００２０】なお、ＦＧ及びＣＧの材料はポリシリコ
ン、第１の絶縁膜３１ｂ及び第２の絶縁膜３１ｃの材料
はＳｉＯ2 膜であり、第１の絶縁膜３１ｂの厚さは１０
０オングストローム程度、第２の絶縁膜３１ｃの厚さは
２５０オングストローム程度である。メモリセルトラン
ジスタの初期状態におけるＦＧの電荷はゼロであり、こ
の状態は情報の「１」に定義される。今、基板３１ａと
ソースＳの電位を０Ｖ、ＣＧの電位を＋５Ｖ、ドレイン
Ｄの電位を＋１Ｖにしたとすると、容量結合によってＦ
Ｇの電位が＋３Ｖ程度に上昇し、トランジスタは導通状
態になる。次に、基板３１ａとソースＳの電位をそのま
ま（０Ｖ）にして、ＣＧの電位を＋１２Ｖ、ドレインＤ
の電位を＋６Ｖに上げたとすると、いわゆるアバランシ
ェブレークダウン（電子雪崩降伏）現象が発生し、ドレ
インＤの近傍に高エネルギーの電子と正孔が多量に発生
する。そして、その電子の一部が第１の絶縁膜（トンネ
ル酸化膜）３１ｂを通り抜けてＦＧに捕捉される（情報
の書き込み）。この状態で、ＣＧの電位を＋５Ｖ、ドレ
インＤの電位を＋１Ｖに戻しても、ＦＧの電位がマイナ
ス２Ｖ程度の低い値であるため、トランジスタはそのま
まの状態（非導通状態）を維持し、この非導通状態は情
報の「０」に定義される。ここで、基板３１ａとＣＧの
電位を０Ｖ、ドレインＤをオープン、ソースＳの電位を
＋１２Ｖにすると、いわゆるトンネル現象が起き、ＦＧ
からソースＳに電子が引き抜かれてＦＧの電荷が減少す
る。トンネル時間を制御することで、ＦＧの電荷をほぼ
ゼロにでき、データを消去できる。
ン、第１の絶縁膜３１ｂ及び第２の絶縁膜３１ｃの材料
はＳｉＯ2 膜であり、第１の絶縁膜３１ｂの厚さは１０
０オングストローム程度、第２の絶縁膜３１ｃの厚さは
２５０オングストローム程度である。メモリセルトラン
ジスタの初期状態におけるＦＧの電荷はゼロであり、こ
の状態は情報の「１」に定義される。今、基板３１ａと
ソースＳの電位を０Ｖ、ＣＧの電位を＋５Ｖ、ドレイン
Ｄの電位を＋１Ｖにしたとすると、容量結合によってＦ
Ｇの電位が＋３Ｖ程度に上昇し、トランジスタは導通状
態になる。次に、基板３１ａとソースＳの電位をそのま
ま（０Ｖ）にして、ＣＧの電位を＋１２Ｖ、ドレインＤ
の電位を＋６Ｖに上げたとすると、いわゆるアバランシ
ェブレークダウン（電子雪崩降伏）現象が発生し、ドレ
インＤの近傍に高エネルギーの電子と正孔が多量に発生
する。そして、その電子の一部が第１の絶縁膜（トンネ
ル酸化膜）３１ｂを通り抜けてＦＧに捕捉される（情報
の書き込み）。この状態で、ＣＧの電位を＋５Ｖ、ドレ
インＤの電位を＋１Ｖに戻しても、ＦＧの電位がマイナ
ス２Ｖ程度の低い値であるため、トランジスタはそのま
まの状態（非導通状態）を維持し、この非導通状態は情
報の「０」に定義される。ここで、基板３１ａとＣＧの
電位を０Ｖ、ドレインＤをオープン、ソースＳの電位を
＋１２Ｖにすると、いわゆるトンネル現象が起き、ＦＧ
からソースＳに電子が引き抜かれてＦＧの電荷が減少す
る。トンネル時間を制御することで、ＦＧの電荷をほぼ
ゼロにでき、データを消去できる。
【００２１】図３における書き込み動作は、ソース線制
御回路６０によってソース線３９の電位をＶSS（０Ｖ）
にすると共に、選択ワード線（例えば３５）に＋１２Ｖ
を与え、且つライトアンプ４０によって選択ビット線
（例えば３７）の電位を＋６Ｖにすることにより行われ
る。なお、このとき非選択ワード線３６に０Ｖを、非選
択ビット線３８に０Ｖを与えておけば、非選択のメモリ
セルトランジスタ３２〜３４に情報が書き込まれること
はない。
御回路６０によってソース線３９の電位をＶSS（０Ｖ）
にすると共に、選択ワード線（例えば３５）に＋１２Ｖ
を与え、且つライトアンプ４０によって選択ビット線
（例えば３７）の電位を＋６Ｖにすることにより行われ
る。なお、このとき非選択ワード線３６に０Ｖを、非選
択ビット線３８に０Ｖを与えておけば、非選択のメモリ
セルトランジスタ３２〜３４に情報が書き込まれること
はない。
【００２２】また、消去動作は、全てのメモリセルトラ
ンジスタ３１〜３４に対して同時であり、これは、全て
のワード線３５、３６に０Ｖを与えると共に、全てのビ
ット線３７、３８をオープンとし、且つソース線３９に
＋１２Ｖを与えることによって行われる。また、読み出
し動作は、ソース線３９に０Ｖを与えるとともに、選択
ワード線（例えば３５）に＋５Ｖを、非選択ワード線
（例えば３６）に０Ｖを与え、且つ選択ビット線（例え
ば３７）の電位を約＋１Ｖにして電流が流れるか否かを
センスアンプ５０で検出する。電流が流れれば、言い換
えれば選択ワード線３５と選択ビット線３７の交点に位
置するメモリセルトランジスタ３１が導通状態であれ
ば、情報「１」、流れなければ、情報「０」が読み出さ
れる。
ンジスタ３１〜３４に対して同時であり、これは、全て
のワード線３５、３６に０Ｖを与えると共に、全てのビ
ット線３７、３８をオープンとし、且つソース線３９に
＋１２Ｖを与えることによって行われる。また、読み出
し動作は、ソース線３９に０Ｖを与えるとともに、選択
ワード線（例えば３５）に＋５Ｖを、非選択ワード線
（例えば３６）に０Ｖを与え、且つ選択ビット線（例え
ば３７）の電位を約＋１Ｖにして電流が流れるか否かを
センスアンプ５０で検出する。電流が流れれば、言い換
えれば選択ワード線３５と選択ビット線３７の交点に位
置するメモリセルトランジスタ３１が導通状態であれ
ば、情報「１」、流れなければ、情報「０」が読み出さ
れる。
【００２３】したがって、このフラッシュメモリに上記
第１の実施例を適用した場合には、書き込み時における
ビット線３７又は３８）の電圧（＋６Ｖ）や、読み出し
時におけるワード線３５（又は３６）の電圧（＋５Ｖ）
等のように検出範囲Ｌに収まる各種の電圧をプローブ接
触法に依ることなく検出することができる。 第２の実施例 図５は本発明に係る半導体集積回路装置の第２の実施例
を示す図である。
第１の実施例を適用した場合には、書き込み時における
ビット線３７又は３８）の電圧（＋６Ｖ）や、読み出し
時におけるワード線３５（又は３６）の電圧（＋５Ｖ）
等のように検出範囲Ｌに収まる各種の電圧をプローブ接
触法に依ることなく検出することができる。 第２の実施例 図５は本発明に係る半導体集積回路装置の第２の実施例
を示す図である。
【００２４】図５において、１１０はＬＳＩチップであ
り、ＬＳＩチップ１１０の内部には、図示を略した半導
体集積回路（例として「フラッシュメモリ」）が形成さ
れているとともに、第１の電流部１１１及び第２の電流
部１１２が形成されている。第１の電流部１１１は、Ｌ
ＳＩチップ１１０の第１の外部電源端子１１３と低電位
電源ＶSSとの間にＰＭＯＳ１１４とＮＭＯＳ１１５を直
列に接続し、且つ、ＰＭＯＳ１１４のゲートをＬＳＩチ
ップ１１０の外部制御端子１１６に接続するとともに、
ＮＭＯＳ１１５のゲートを半導体集積回路の任意のノー
ド１１７に接続して構成している。
り、ＬＳＩチップ１１０の内部には、図示を略した半導
体集積回路（例として「フラッシュメモリ」）が形成さ
れているとともに、第１の電流部１１１及び第２の電流
部１１２が形成されている。第１の電流部１１１は、Ｌ
ＳＩチップ１１０の第１の外部電源端子１１３と低電位
電源ＶSSとの間にＰＭＯＳ１１４とＮＭＯＳ１１５を直
列に接続し、且つ、ＰＭＯＳ１１４のゲートをＬＳＩチ
ップ１１０の外部制御端子１１６に接続するとともに、
ＮＭＯＳ１１５のゲートを半導体集積回路の任意のノー
ド１１７に接続して構成している。
【００２５】また、第２の電流部１１２は、ＬＳＩチッ
プ１１０の第２の外部電源端子１１８と低電位電源ＶSS
との間にＰＭＯＳ１１９とＮＭＯＳ１２０を直列に接続
し、且つ、ＰＭＯＳ１１９のゲートをＬＳＩチップ１１
０の外部制御端子１１６に接続するとともに、ＮＭＯＳ
１２０のゲートをＬＳＩチップ１１０の外部入力端子１
２１に接続して構成している。
プ１１０の第２の外部電源端子１１８と低電位電源ＶSS
との間にＰＭＯＳ１１９とＮＭＯＳ１２０を直列に接続
し、且つ、ＰＭＯＳ１１９のゲートをＬＳＩチップ１１
０の外部制御端子１１６に接続するとともに、ＮＭＯＳ
１２０のゲートをＬＳＩチップ１１０の外部入力端子１
２１に接続して構成している。
【００２６】ここで、ＰＭＯＳ１１４、１１９及びＮＭ
ＯＳ１１５、１２０は、何れも、高いしきい値と高い耐
圧を有するエンハンスメント型のＭＯＳトランジスタを
使用している。例えば、ＮＭＯＳ１１５、１２０のしき
い値は約＋１．０Ｖ、耐圧は約＋１７Ｖである。このよ
うな構成において、第１の外部電源端子１１３と第２の
外部制御端子１１８に、同一の電位（例えば＋５Ｖ）を
有する個別の電源電圧（便宜的にＶCC1、ＶCC2 ）を印
加した状態で、外部制御端子１１６にＰＭＯＳ１１４、
１１９のしきい値以下の電位を有する制御電圧Ｖcontを
印加すると、ＰＭＯＳ１１４、１１９は共にオン状態と
なる。
ＯＳ１１５、１２０は、何れも、高いしきい値と高い耐
圧を有するエンハンスメント型のＭＯＳトランジスタを
使用している。例えば、ＮＭＯＳ１１５、１２０のしき
い値は約＋１．０Ｖ、耐圧は約＋１７Ｖである。このよ
うな構成において、第１の外部電源端子１１３と第２の
外部制御端子１１８に、同一の電位（例えば＋５Ｖ）を
有する個別の電源電圧（便宜的にＶCC1、ＶCC2 ）を印
加した状態で、外部制御端子１１６にＰＭＯＳ１１４、
１１９のしきい値以下の電位を有する制御電圧Ｖcontを
印加すると、ＰＭＯＳ１１４、１１９は共にオン状態と
なる。
【００２７】このとき、ノード１１７の電圧が、ＮＭＯ
Ｓ１１５のしきい値（約＋１．０Ｖ）から同ＮＭＯＳ１
１５の耐圧（約＋１７Ｖ）までの範囲（以下「検出範囲
Ｈ」と言う）に入っていれば、ＮＭＯＳ１１５はオン状
態にあり、そのオン抵抗はノード１１７の電圧に対応し
た値、具体的にはノード１１７の電圧が低い場合に高抵
抗、同電圧が高い場合に低抵抗となる。
Ｓ１１５のしきい値（約＋１．０Ｖ）から同ＮＭＯＳ１
１５の耐圧（約＋１７Ｖ）までの範囲（以下「検出範囲
Ｈ」と言う）に入っていれば、ＮＭＯＳ１１５はオン状
態にあり、そのオン抵抗はノード１１７の電圧に対応し
た値、具体的にはノード１１７の電圧が低い場合に高抵
抗、同電圧が高い場合に低抵抗となる。
【００２８】したがって、第１の電流部１１１を流れる
電流Ｉ111 は、ＮＭＯＳ１１５のオン抵抗に比例するか
ら、結局、電流Ｉ111 はノード１１７の電圧に対応した
大きさを示すことになる。一方、第２の電流部１１２を
流れる電流Ｉ112 は、第１の電流部１１１と同様に、Ｎ
ＭＯＳ１２０のオン抵抗に比例するが、このＮＭＯＳ１
２０のオン抵抗は、外部入力端子１１１に与えられる外
部入力電圧ＶｉH に応じて増減変化するようになってお
り、この外部入力電圧ＶｉH を調節することによって、
第２の電流部１１２の電流Ｉ112 を第１の電流部１１１
の電流Ｉ111 に一致させることができる。
電流Ｉ111 は、ＮＭＯＳ１１５のオン抵抗に比例するか
ら、結局、電流Ｉ111 はノード１１７の電圧に対応した
大きさを示すことになる。一方、第２の電流部１１２を
流れる電流Ｉ112 は、第１の電流部１１１と同様に、Ｎ
ＭＯＳ１２０のオン抵抗に比例するが、このＮＭＯＳ１
２０のオン抵抗は、外部入力端子１１１に与えられる外
部入力電圧ＶｉH に応じて増減変化するようになってお
り、この外部入力電圧ＶｉH を調節することによって、
第２の電流部１１２の電流Ｉ112 を第１の電流部１１１
の電流Ｉ111 に一致させることができる。
【００２９】したがって、２つの電流Ｉ111 、Ｉ112 が
同じ値であれば、ＮＭＯＳ１１５、１２０のゲート電
圧、すなわちノード１１７の電圧と外部入力電圧ＶｉH
も当然に等値であり、外部入力電圧ＶｉH をノード１１
７の電圧相当として検出することができる。ここで、本
第２の実施例の検出範囲Ｈは、ＮＭＯＳ１１５（又は１
２０）のしきい値から耐圧までの範囲（約＋１．０Ｖ〜
約＋１７Ｖ）であり、比較的に高いノード電圧の検出に
適用できるが、それ以下のノード電圧を検出する場合に
は前記第１の実施例を併用すればよい。
同じ値であれば、ＮＭＯＳ１１５、１２０のゲート電
圧、すなわちノード１１７の電圧と外部入力電圧ＶｉH
も当然に等値であり、外部入力電圧ＶｉH をノード１１
７の電圧相当として検出することができる。ここで、本
第２の実施例の検出範囲Ｈは、ＮＭＯＳ１１５（又は１
２０）のしきい値から耐圧までの範囲（約＋１．０Ｖ〜
約＋１７Ｖ）であり、比較的に高いノード電圧の検出に
適用できるが、それ以下のノード電圧を検出する場合に
は前記第１の実施例を併用すればよい。
【００３０】すなわち、前記第１の実施例の検出範囲Ｌ
は、ＮＭＯＳ１５（又は２０）のしきい値から耐圧まで
の範囲（約０．６Ｖ〜約＋８Ｖ）であるから、トータル
で約０．６Ｖから約＋１７Ｖまでの広い電圧範囲をカバ
ーすることができ、例えば、フラッシュメモリの書き込
み時におけるワード線３５（又は３６）の電圧（＋１２
Ｖ）や、消去時におけるソース線３９の電圧（＋１２
Ｖ）も検出できるようになる。
は、ＮＭＯＳ１５（又は２０）のしきい値から耐圧まで
の範囲（約０．６Ｖ〜約＋８Ｖ）であるから、トータル
で約０．６Ｖから約＋１７Ｖまでの広い電圧範囲をカバ
ーすることができ、例えば、フラッシュメモリの書き込
み時におけるワード線３５（又は３６）の電圧（＋１２
Ｖ）や、消去時におけるソース線３９の電圧（＋１２
Ｖ）も検出できるようになる。
【００３１】 第３実施例 図６は本発明に係る半導体集積回路装置の第３実施例を
示す図であり、一つの回路で広い電圧範囲をカバーでき
るようにした例である。図６において、２１０はＬＳＩ
チップであり、ＬＳＩチップ２１０の内部には、図示を
略した半導体集積回路（例として「フラッシュメモ
リ」）が形成されているとともに、第１の電流部２１１
及び第２の電流部２１２が形成されている。
示す図であり、一つの回路で広い電圧範囲をカバーでき
るようにした例である。図６において、２１０はＬＳＩ
チップであり、ＬＳＩチップ２１０の内部には、図示を
略した半導体集積回路（例として「フラッシュメモ
リ」）が形成されているとともに、第１の電流部２１１
及び第２の電流部２１２が形成されている。
【００３２】第１の電流部２１１は、ＬＳＩチップ２１
０の第１の外部電源端子２１３と低電位電源ＶSSとの間
にＰＭＯＳ２１４とＮＭＯＳ２１５を直列に接続し、且
つ、ＰＭＯＳ２１４のゲートをＬＳＩチップ２１０の外
部制御端子２１６に接続するとともに、ＮＭＯＳ２１５
のゲートを半導体集積回路の任意のノード２１７に接続
して構成している。
０の第１の外部電源端子２１３と低電位電源ＶSSとの間
にＰＭＯＳ２１４とＮＭＯＳ２１５を直列に接続し、且
つ、ＰＭＯＳ２１４のゲートをＬＳＩチップ２１０の外
部制御端子２１６に接続するとともに、ＮＭＯＳ２１５
のゲートを半導体集積回路の任意のノード２１７に接続
して構成している。
【００３３】また、第２の電流部２１２は、ＬＳＩチッ
プ２１０の第２の外部電源端子２１８と低電位電源ＶSS
との間にＰＭＯＳ２１９とＮＭＯＳ２２０を直列に接続
し、且つ、ＰＭＯＳ２１９のゲートをＬＳＩチップ２１
０の外部制御端子２１６に接続するとともに、ＮＭＯＳ
２２０のゲートをＬＳＩチップ２１０の外部入力端子２
２１に接続して構成している。
プ２１０の第２の外部電源端子２１８と低電位電源ＶSS
との間にＰＭＯＳ２１９とＮＭＯＳ２２０を直列に接続
し、且つ、ＰＭＯＳ２１９のゲートをＬＳＩチップ２１
０の外部制御端子２１６に接続するとともに、ＮＭＯＳ
２２０のゲートをＬＳＩチップ２１０の外部入力端子２
２１に接続して構成している。
【００３４】ここで、ＰＭＯＳ２１４、２１９は、前記
第２の実施例と同様に、高いしきい値と高い耐圧を有す
るエンハンスメント型を使用しているが、ＮＭＯＳ２１
５、２２０は、マイナスのしきい値と高い耐圧を有する
デプリーション型を使用している。なお、ＮＭＯＳ２１
５、２２０のしきい値は約−３．０Ｖ、耐圧は約＋１７
Ｖである。
第２の実施例と同様に、高いしきい値と高い耐圧を有す
るエンハンスメント型を使用しているが、ＮＭＯＳ２１
５、２２０は、マイナスのしきい値と高い耐圧を有する
デプリーション型を使用している。なお、ＮＭＯＳ２１
５、２２０のしきい値は約−３．０Ｖ、耐圧は約＋１７
Ｖである。
【００３５】このような構成において、第１の外部電源
端子２１３と第２の外部制御端子２１８に、同一の電位
（例えば＋５Ｖ）を有する個別の電源電圧（便宜的にＶ
CC1、ＶCC2 ）を印加した状態で、外部制御端子２１６
にＰＭＯＳ２１４、２１９のしきい値以下の電位を有す
る制御電圧Ｖcontを印加すると、ＰＭＯＳ２１４、２１
９は共にオン状態となる。
端子２１３と第２の外部制御端子２１８に、同一の電位
（例えば＋５Ｖ）を有する個別の電源電圧（便宜的にＶ
CC1、ＶCC2 ）を印加した状態で、外部制御端子２１６
にＰＭＯＳ２１４、２１９のしきい値以下の電位を有す
る制御電圧Ｖcontを印加すると、ＰＭＯＳ２１４、２１
９は共にオン状態となる。
【００３６】このとき、ノード２１７の電圧が、ＮＭＯ
Ｓ２１５のしきい値（約−３．０Ｖ）から同ＮＭＯＳ２
１５の耐圧（約＋１７Ｖ）までの範囲（以下「検出範囲
Ｌ／Ｈ」と言う）に入っていれば、ＮＭＯＳ２１５はオ
ン状態にあり、そのオン抵抗はノード２１７の電圧に対
応した値、具体的にはノード２１７の電圧が低い場合に
高抵抗、同電圧が高い場合に低抵抗となる。
Ｓ２１５のしきい値（約−３．０Ｖ）から同ＮＭＯＳ２
１５の耐圧（約＋１７Ｖ）までの範囲（以下「検出範囲
Ｌ／Ｈ」と言う）に入っていれば、ＮＭＯＳ２１５はオ
ン状態にあり、そのオン抵抗はノード２１７の電圧に対
応した値、具体的にはノード２１７の電圧が低い場合に
高抵抗、同電圧が高い場合に低抵抗となる。
【００３７】したがって、第１の電流部２１１を流れる
電流Ｉ211 は、ＮＭＯＳ２１５のオン抵抗に比例するか
ら、結局、電流Ｉ211 はノード２１７の電圧に対応した
大きさを示すことになる。一方、第２の電流部２１２を
流れる電流Ｉ212 は、第１の電流部２１１と同様に、Ｎ
ＭＯＳ２２０のオン抵抗に比例するが、このＮＭＯＳ２
２０のオン抵抗は、外部入力端子２２１に与えられる外
部入力電圧ＶｉL/H に応じて増減変化するようになって
おり、この外部入力電圧ＶｉL/H を調節することによっ
て、第２の電流部２１２の電流Ｉ212 を第１の電流部２
１１の電流Ｉ211 に一致させることができる。
電流Ｉ211 は、ＮＭＯＳ２１５のオン抵抗に比例するか
ら、結局、電流Ｉ211 はノード２１７の電圧に対応した
大きさを示すことになる。一方、第２の電流部２１２を
流れる電流Ｉ212 は、第１の電流部２１１と同様に、Ｎ
ＭＯＳ２２０のオン抵抗に比例するが、このＮＭＯＳ２
２０のオン抵抗は、外部入力端子２２１に与えられる外
部入力電圧ＶｉL/H に応じて増減変化するようになって
おり、この外部入力電圧ＶｉL/H を調節することによっ
て、第２の電流部２１２の電流Ｉ212 を第１の電流部２
１１の電流Ｉ211 に一致させることができる。
【００３８】したがって、２つの電流Ｉ211 、Ｉ212 が
同じ値であれば、ＮＭＯＳ２１５、２２０のゲート電
圧、すなわちノード２１７の電圧と外部入力電圧Ｖｉ
L/H も当然に等値であり、外部入力電圧ＶｉL/H をノー
ド２１７の電圧相当として検出することができる。ここ
で、本第３実施例の検出範囲Ｌ／Ｈは、ＮＭＯＳ２１５
（又は２２０）のしきい値から耐圧までの範囲であり、
具体的には約−３．０Ｖから約＋１７Ｖまでの広い範囲
である。
同じ値であれば、ＮＭＯＳ２１５、２２０のゲート電
圧、すなわちノード２１７の電圧と外部入力電圧Ｖｉ
L/H も当然に等値であり、外部入力電圧ＶｉL/H をノー
ド２１７の電圧相当として検出することができる。ここ
で、本第３実施例の検出範囲Ｌ／Ｈは、ＮＭＯＳ２１５
（又は２２０）のしきい値から耐圧までの範囲であり、
具体的には約−３．０Ｖから約＋１７Ｖまでの広い範囲
である。
【００３９】したがって、本第３実施例によれば、一つ
の回路で前記第１の実施例の検出範囲Ｌと第２の実施例
の検出範囲Ｈをカバーすることができるから、構成を簡
素化してコスト的に有利なものとすることができるとい
う特有の効果が得られる。また、本第３実施例では、ほ
ぼ０Ｖに近い電圧（例えばフラッシュメモリのソース電
圧）を測定できる点で前記第１実施例及び第２実施例よ
りも優れている。
の回路で前記第１の実施例の検出範囲Ｌと第２の実施例
の検出範囲Ｈをカバーすることができるから、構成を簡
素化してコスト的に有利なものとすることができるとい
う特有の効果が得られる。また、本第３実施例では、ほ
ぼ０Ｖに近い電圧（例えばフラッシュメモリのソース電
圧）を測定できる点で前記第１実施例及び第２実施例よ
りも優れている。
【００４０】すなわち、前記第１実施例は＋０．６Ｖ以
下の電圧を測定できず、また、前記第２実施例は＋１．
５Ｖ以下の電圧を測定できないから、例えばフラッシュ
メモリに適用した場合にソース電圧の検出ができないも
のであった。さらに、本第３実施例では、デプリーショ
ン型のトランジスタ（ＮＭＯＳ２１５、２２０）を用い
たので、電圧検出範囲を−３Ｖから＋１７Ｖ付近までに
拡大することができ、一つの回路で広範な電圧検出を行
うことができる。これに対して、前記第１実施例や第２
実施例にあっては、測定対象電圧の大きさを予測してど
ちらの実施例を使用すべきか判断する必要があり、設計
が面倒になる。例えば、フラッシュメモリに第１実施例
を組み込んだ場合には、読み出し時のワード線電圧の検
出はできるものの、書き込み時のワード線電圧を検出し
ようとすると、ＮＭＯＳ１５の耐圧不足によってＮＭＯ
Ｓ１５が破壊されてしまうから、書き込み時のワード線
電圧検出はできない。又は、誤って書き込み時のワード
線電圧を先に検出すると、この検出時点でＮＭＯＳ１５
が破壊されてしまい、以降、何も検出できなくなってし
まう。すなわち、前記第１実施例や第２実施例をフラッ
シュメモリに適用する場合、設計者は、測定電圧の大き
さを正しく予測する必要があるが、１００％完璧な予測
を期待できない以上、トランジスタの破壊といった危険
性を完全に排除できないものである。この点、本第３実
施例では、−３Ｖ〜＋１７Ｖといった広い範囲を一つの
回路で検出できるため、かかる危険性もなく、設計時の
負担を大幅に軽減できるという特有のメリットがある。
したがって、電圧の予測ミス（見積りミス）にともなう
トランジスタの破壊を完全に防止できるうえ、電圧レベ
ルが予想外に低い場合でもそれが−３Ｖ以上であれば支
障なく検出することができる。
下の電圧を測定できず、また、前記第２実施例は＋１．
５Ｖ以下の電圧を測定できないから、例えばフラッシュ
メモリに適用した場合にソース電圧の検出ができないも
のであった。さらに、本第３実施例では、デプリーショ
ン型のトランジスタ（ＮＭＯＳ２１５、２２０）を用い
たので、電圧検出範囲を−３Ｖから＋１７Ｖ付近までに
拡大することができ、一つの回路で広範な電圧検出を行
うことができる。これに対して、前記第１実施例や第２
実施例にあっては、測定対象電圧の大きさを予測してど
ちらの実施例を使用すべきか判断する必要があり、設計
が面倒になる。例えば、フラッシュメモリに第１実施例
を組み込んだ場合には、読み出し時のワード線電圧の検
出はできるものの、書き込み時のワード線電圧を検出し
ようとすると、ＮＭＯＳ１５の耐圧不足によってＮＭＯ
Ｓ１５が破壊されてしまうから、書き込み時のワード線
電圧検出はできない。又は、誤って書き込み時のワード
線電圧を先に検出すると、この検出時点でＮＭＯＳ１５
が破壊されてしまい、以降、何も検出できなくなってし
まう。すなわち、前記第１実施例や第２実施例をフラッ
シュメモリに適用する場合、設計者は、測定電圧の大き
さを正しく予測する必要があるが、１００％完璧な予測
を期待できない以上、トランジスタの破壊といった危険
性を完全に排除できないものである。この点、本第３実
施例では、−３Ｖ〜＋１７Ｖといった広い範囲を一つの
回路で検出できるため、かかる危険性もなく、設計時の
負担を大幅に軽減できるという特有のメリットがある。
したがって、電圧の予測ミス（見積りミス）にともなう
トランジスタの破壊を完全に防止できるうえ、電圧レベ
ルが予想外に低い場合でもそれが−３Ｖ以上であれば支
障なく検出することができる。
【００４１】なお、上記各実施例の第１の外部電源端子
１３（１１３又は２１３）、第２の外部電源端子１８
（１１８又は２１８）、外部制御端子１６（１１６又は
２１６）及び外部入力端子２１（１２１又は２１２）
は、専用の端子であっても構わないが、評価試験にしか
用いられないことを考慮すると、他の端子と兼用とする
のが望ましい。
１３（１１３又は２１３）、第２の外部電源端子１８
（１１８又は２１８）、外部制御端子１６（１１６又は
２１６）及び外部入力端子２１（１２１又は２１２）
は、専用の端子であっても構わないが、評価試験にしか
用いられないことを考慮すると、他の端子と兼用とする
のが望ましい。
【００４２】
【発明の効果】本発明によれば、第１及び第２の電流部
３、４を流れる２つの電流と第２の電流部４の入力電圧
をモニタするだけで、第１の電流部の入力につながる任
意ノードの電圧を間接的に検出することができる。した
がって、プローブ接触法を用いることなく装置内部の任
意ノードの電圧を検出でき、ダメージ防止や電圧検出の
信頼性向上に有効な技術を提供できる。
３、４を流れる２つの電流と第２の電流部４の入力電圧
をモニタするだけで、第１の電流部の入力につながる任
意ノードの電圧を間接的に検出することができる。した
がって、プローブ接触法を用いることなく装置内部の任
意ノードの電圧を検出でき、ダメージ防止や電圧検出の
信頼性向上に有効な技術を提供できる。
【図１】本発明の原理図である。
【図２】第１の実施例の構成図である。
【図３】本発明を適用して好ましいフラッシュメモリの
要部構成図である。
要部構成図である。
【図４】フラッシュメモリのメモリセルトランジスタの
構成図及び電気的等価回路図である。
構成図及び電気的等価回路図である。
【図５】第２の実施例の構成図である。
【図６】第３の実施例の構成図である。
１：半導体集積回路 ２：ノード ３：第１の電流部 ４：第２の電流部 １０：ＬＳＩチップ（半導体集積回路） １１：第１の電流部 １２：第２の電流部 １５、２０：ＮＭＯＳ １７：ノード １１０：ＬＳＩチップ（半導体集積回路） １１１：第１の電流部 １１２：第２の電流部 １１５、１２０：ＮＭＯＳ １１７：ノード ２１０：ＬＳＩチップ（半導体集積回路） ２１１：第１の電流部 ２１２：第２の電流部 ２１５、２２０：ＮＭＯＳ ２１７：ノード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (4)
- 【請求項１】半導体集積回路（１）の内部の任意ノード
（２）の電圧（Ｅａ）に応じた大きさの電流（Ｉａ）を
流す第１の電流部（３）と、 該第１の電流部（３）と同一の電圧／電流特性を有する
第２の電流部（４）とを備え、 前記第１の電流部（３）を流れる電流（Ｉａ）と同一の
電流（Ｉｂ）が前記第２の電流部（４）に流れたときの
該第２の電流部（４）の入力電圧（Ｅｂ）を前記任意ノ
ード（２）の電圧（Ｅａ）に相当するものとして検出す
ることを特徴とする半導体集積回路装置。 - 【請求項２】前記第１の電流部及び第２の電流部は、そ
れぞれエンハンスメント型のＮチャネルＭＯＳトランジ
スタ（１５、２０）を備え、各々のＮチャネルＭＯＳト
ランジスタのドレイン電流を前記電流（Ｉａ）、（Ｉ
ｂ）としたことを特徴とする請求項１記載の半導体集積
回路装置。 - 【請求項３】前記第１の電流部及び第２の電流部は、そ
れぞれ高いしきい値と高い耐圧を有するエンハンスメン
ト型のＮチャネルＭＯＳトランジスタ（１１５、１２
０）を備え、各々のＮチャネルＭＯＳトランジスタのド
レイン電流を前記電流（Ｉａ）、（Ｉｂ）としたことを
特徴とする請求項１記載の半導体集積回路装置。 - 【請求項４】前記第１の電流部及び第２の電流部は、そ
れぞれ負側のしきい値と高い耐圧を有するデプリーショ
ン型のＮチャネルＭＯＳトランジスタ（２１５、２２
０）を備え、各々のＮチャネルＭＯＳトランジスタのド
レイン電流を前記電流（Ｉａ）、（Ｉｂ）としたことを
特徴とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04811694A JP3534815B2 (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04811694A JP3534815B2 (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07263507A true JPH07263507A (ja) | 1995-10-13 |
| JP3534815B2 JP3534815B2 (ja) | 2004-06-07 |
Family
ID=12794354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04811694A Expired - Lifetime JP3534815B2 (ja) | 1994-03-18 | 1994-03-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3534815B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321694B1 (ko) * | 1998-12-30 | 2002-03-08 | 박종섭 | 반도체소자의캐패시터전극용백금막형성방법 |
-
1994
- 1994-03-18 JP JP04811694A patent/JP3534815B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321694B1 (ko) * | 1998-12-30 | 2002-03-08 | 박종섭 | 반도체소자의캐패시터전극용백금막형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3534815B2 (ja) | 2004-06-07 |
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