WO2006025085A1 - 露光システム、半導体装置及び半導体装置の製造方法 - Google Patents

露光システム、半導体装置及び半導体装置の製造方法 Download PDF

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    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Definitions

  • the present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a manufacturing technique of a nonvolatile semiconductor memory device in which the redundancy efficiency of an NOR flash memory is improved.
  • Flash memory which is a non-volatile semiconductor memory device, has features of RAM (Random Access Memory) that can rewrite data, and RM (Read Only Memory) that can retain data even after the power is turned off.
  • RAM Random Access Memory
  • RM Read Only Memory
  • This is a non-volatile semiconductor memory device that has the features described above.
  • the smallest unit of storage in a memory device is called a cell, and one cell stores one bit.
  • SRAM and DRAM a single cell is composed of multiple elements, whereas a single cell in flash memory is composed of only one transistor, which is the minimum number of elements.
  • a plurality of single cells of such a flash memory are doubled to form one sector (block), and a storage area is configured as a set of these sectors. Data erasure in this storage area is performed in units of sectors (or in one chip).
  • Flash memories are roughly classified into NAND type and N0R type.
  • NAND flash memory uses 8-bit or 16-bit memory cells connected in series to a single data line, and uses the Fowler-Nordheim tunnel phenomenon that uses the entire surface of the silicon substrate and floating gate for writing and erasing.
  • NOR-type flash memory has individual memory cells connected in parallel to a single data line, and uses hot electrons for writing and Fowler-Noredheim tunneling for erasing.
  • FIG. 1 is a schematic cross-sectional view for explaining a connection state between an NR flash memory cell and a bit line.
  • One NOR type flash memory cell 10 includes a semiconductor substrate 11, a floating gate 12 and a word line 13 formed in an insulating layer 17 provided thereon, and a contact portion 14 formed in the insulating layer 1 1. (Consisting of a contact hole and a conductive member therein) and a semiconductor substrate 11 (specifically, an impurity formed on the insulating layer 17 via the contact portion 14. A bit line 15 in contact with the diffusion layer.
  • Each cell 10 of the NOR type flash memory can identify the presence or absence of information by storing electrons injected by applying a voltage from the word line 13 in the floating gate 12.
  • the word line 13 and the contact portion 14 may be electrically short-circuited due to the presence of any defect 16 to cause malfunction.
  • the word line 13 still shorts the contact portion 14 connected to the redundant bit line 15. Therefore, a sufficient voltage cannot be supplied to the word line 13 at the time of data writing, reading, and erasing, and the malfunction is not solved.
  • FIG. 2 is a diagram for explaining a circuit configuration of the NOR type flash memory. As shown in this figure, one memory cell 10 is connected between the word line 13 and the bit line 15, and when any one of the memory cells 10 connected to the bit line becomes conductive, the bit line 15 The electric potential of will be the lower force S.
  • the threshold voltage of a cell that is only erased but not programmed gradually becomes a negative value, and a current flows even when the gate voltage is 0V.
  • N ⁇ R flash memory cell Is detected as the current flowing in the bit line, but the current in the cells connected to the non-redundant bit lines (15 _0, 15-2, 15-3) is the redundant word line 13— It is affected by the current of the cell connected to 1. For this reason, it is difficult to accurately read the current of the selected cell.
  • the malfunction caused by the electrical short circuit between the word line 13 and the contact portion 14 induced by the defect cannot be redundant and cannot be remedied.
  • the present invention has been made in view of a serious problem, and an object of the present invention is to eliminate a malfunction caused by a defect located between a word line and a contact hole only by bit line redundancy. It is an object of the present invention to provide a method for manufacturing a nonvolatile semiconductor memory device that can be remedied by the above-described method, and to contribute to an improvement in manufacturing yield.
  • the exposure system of the present invention includes an inspection device that detects a defect on the surface of a semiconductor substrate, and a control unit that stores physical coordinates of the defect on the semiconductor substrate. And an exposure apparatus in which exposure conditions are controlled by the control unit, and a region corresponding to the physical coordinates of the defect is dummy-exposed to form no contact hole in the region.
  • the dummy exposure is defocus condition exposure or color exposure.
  • the exposure apparatus is a scanner type electron beam exposure apparatus.
  • the present invention also includes a step of detecting defects on the surface of the semiconductor substrate prior to contact hole formation, and a step of storing physical coordinates of the defects detected in the first step on the semiconductor substrate. Then, exposure is performed to form a contact hole in a predetermined region on the surface of the semiconductor substrate, while a region corresponding to the physical coordinates stored in the storing step is dummy exposed to form a contact hole in the region. And a step of manufacturing a semiconductor device.
  • the dummy exposure in the exposing step is defocus condition exposure or color exposure.
  • the exposing step forms a contact hole according to the NOR type memory cell arrangement. Further, it is preferable that the method further includes a step of replacing a bit line including the region related to the defect with a redundant bit line.
  • the present invention provides a semiconductor substrate, an insulating layer formed on the semiconductor substrate, and the insulation A bit line formed on the layer; a contact portion formed in the insulating layer to form a contact between the bit line and the semiconductor substrate; a floating gate and a word line formed in the insulating layer; The contact portion is regularly arranged, and the semiconductor device includes a portion in which the contact is not formed in the regular arrangement. In this semiconductor device, the bit line including the region related to the defect is replaced with a redundant bit line.
  • a contact hole is not formed in a region where a defect exists, a word line (control gate) and a bit line are short-circuited through the contact hole, although it becomes a defective cell. There is nothing that can be done, but it is possible to relieve by simply applying the bit line redundancy used in the past.
  • FIG. 1 is a schematic cross-sectional view for explaining a state of connection between a NOR flash memory cell and a bit line.
  • FIG. 2 is a diagram for explaining a circuit configuration of a NOR type flash memory.
  • FIG. 3 is a block diagram for explaining a state of linking a defect inspection apparatus that performs defect inspection before forming a contact hole and a scanner type exposure apparatus that performs exposure for forming a contact hole. .
  • FIG. 4 is a flowchart for illustrating and explaining a part of a series of processes from a defect inspection process to an exposure process.
  • FIG. 5A is a first diagram for explaining the components of the transistor formed by the process of the flowchart shown in FIG. 4, and FIG. 5B is formed by the process of the flowchart shown in FIG.
  • FIG. 5C is a third diagram for explaining the state of the components of the transistor formed by the process of the flowchart shown in FIG.
  • FIG. 5D is a fourth diagram for explaining the state of the components of the transistor formed by the process of the flowchart shown in FIG.
  • FIG. 6A is a top plan view for explaining a conventional method for avoiding a short circuit between a word line and a contact hole by not forming a contact hole
  • FIG. 6B is a contact hole.
  • FIG. 6 is an upper plan view for explaining the method of the present invention for avoiding a short circuit between the word line and the contact hole by not forming the gate.
  • the root cause of the above-described malfunction is that defects (for example, particles adhering to the wafer (semiconductor substrate)) generated in the manufacturing process of the nonvolatile semiconductor memory device are normal in the subsequent processes. This is an obstacle to the formation of a proper contact hole. In addition, an electrical short circuit between the contact hole and the word line creates a situation in which redundancy is impossible. However, since such a defect can be detected by inspecting the defect prior to the contact hole formation process, if the contact hole is not formed at the location where the defect exists, it is possible to connect the word line via the contact hole. There is no short circuit of the bit line, and it can be remedied by simply applying the bit line redundancy used conventionally. In other words, by converting “defects such as particles” into the form of “defects that do not have contact holes”, it is possible to apply the conventional redundancy method and relieve malfunctions.
  • defects for example, particles adhering to the wafer (semiconductor substrate)
  • the defect inspection process before the contact hole formation and the exposure process for forming the contact hole are linked. Specifically, the position (physical coordinates) on the wafer of the defect detected in the defect detection process before forming the contact hole is stored, and exposure (dummy exposure) is performed under the condition that no contact hole is formed at the location. ).
  • dummy exposure refers to, for example, exposure under defocusing conditions so that contact holes are not formed, and “color exposure” (no exposure beam exposure) in which no exposure is performed at that location.
  • this dummy exposure will be described as exposure under a defocus condition, but the present invention is not limited to such a dummy exposure mode, and is detected in a defect detection process before contact hole formation. As described above, it is sufficient that the contact hole is not formed at the position (physical coordinate) of the defect on the wafer.
  • the position of such a defect is specified by pattern recognition that compares images of adjacent circuit patterns, and in that case, not only physical coordinates but also the spatial extent (size) of the defect can be measured. it can.
  • the exposure apparatus used in the present invention is of a “scanner type” (for example, EB exposure apparatus) that can set exposure conditions for each contact hole. If there is a defect in the contact hole formation region, dummy exposure is performed so that the exposure condition is consciously defocused and no actual exposure is performed.
  • FIG. 3 is a block diagram of an exposure system for explaining a state of linking a defect detection apparatus that performs defect inspection before contact hole formation and a scanner type exposure apparatus that performs exposure for contact hole formation.
  • 310 is a surface inspection device
  • 320 is a scanner type exposure device
  • both are provided with stages (311, 321) on which a wafer 301 is placed.
  • physical coordinate information of defects (for example, particles) 302 on the wafer 301 detected by the defect inspection before contact hole formation by the surface inspection device 310 is transmitted to the controller (for example, a personal 'computer) 330 and stored. .
  • the above-described surface inspection is performed by a general method.
  • laser light is obliquely incident on the surface of the wafer 301, and the scattered light is monitored by the detection unit 312. This is done by analyzing the turn.
  • the detection unit 312. This is done by analyzing the turn.
  • the wafer that has undergone such surface inspection is subjected to exposure for forming a contact hole.
  • a contact hole is formed at the coordinate position on the wafer 301 where the defect 302 exists. If this happens, it will not be possible to relieve defects only by bit line redundancy. Therefore, the controller 330 transmits a signal for defocusing the exposure condition to the exposure unit 322 when the exposure apparatus 320 performs exposure of the area on the wafer 302 corresponding to the defect 302.
  • a signal for not performing exposure on the area on wafer 302 corresponding to defect 302 is transmitted to exposure unit 322. Is done.
  • FIG. 4 is a flowchart for illustrating and explaining a part of a series of processes from the defect inspection step to the exposure step.
  • 5A to 5D are diagrams for explaining the state of the components of the transistor formed by the flow chart process shown in FIG.
  • step S201 After the second gate etching process (step S201) is completed, the presence or absence of defects on the wafer is confirmed by a defect inspection device (step S202). If a defect is detected here, Physical coordinate information corresponding to the position of each individual defect is transmitted to the controller and stored (step S203). Further, deposition for forming a sidewall is executed (step S204), and after this process, defect inspection is executed in the same manner as described above (step S205), and the result is stored in the controller (step S206).
  • the floating gate 12 and the control gate 13a are provided on the surface of the substrate 11 on which the source 11a and the drain l ib are formed, and side walls are provided on the side surfaces of these gates. Assume that 17 is formed. Originally, a contact hole is formed between the sidewalls 17 of the drain rib region. However, if there is a defect 16 in this area, it is necessary to avoid forming contact holes in this area. Therefore, the physical coordinate information of the defect 16 detected in step S205 is transmitted to and stored in the controller (step S206) and used as a position to be defocused in the force adjustment in the subsequent exposure process. . As already described, when “color exposure” is used instead of defocus exposure, information on the physical coordinates of the defect 16 is used as a position or position without performing exposure.
  • step S207 Following the mask process (step S207) for introducing impurities into the source 11a and the drain l ib and ion implantation (step S208), deposition for loading the gate is performed (step S209), A photoresist mask for forming a contact hole is formed on the buried layer (step S210).
  • FIG. 5B shows a state of the photoresist mask 18 exposed so that a contact hole is not formed at a location where the defect 16 exists.
  • the photoresist mask 18 is formed by exposing so that only the region corresponding to the contact hole forming position of the photoresist uniformly coated on the gate loading layer 19 is opened.
  • the region indicated by 18a in FIG. 5B originally corresponds to a region where an opening for forming a contact hole is to be provided, but a defect 16 exists at this position.
  • the controller transmits the physical coordinate information of the defect to the exposure apparatus so as not to form an opening at the position (step S211), and the exposure apparatus determines the exposure condition for the defect existing area based on this information. Dummy exposure is performed so that a contact hole is not formed as a focus.
  • FIGS. 6A and 6B are top plan views for explaining a situation where a short circuit between a word line and a contact hole is avoided by not forming a contact hole.
  • the contact portion 14 In the conventional method in which the contact portion 14 is formed regardless of the presence or absence of the defect 16 (FIG. 6A), the contact portion 14 formed in the region where the defect 16 is present short-circuits the word line 13 and the bit line 15. As a result, the defect cannot be remedied with only bit line redundancy.
  • the contact portion 14 (more specifically, a contact hole) is not formed in the region where the defect 16 exists.
  • this flash memory is formed on the semiconductor substrate 11, the insulating layer 17 formed on the semiconductor substrate 11, and the insulating layer 17 A bit line 15 formed in the insulating layer 17, a contact portion 14 forming a contact between the bit line 15 and the semiconductor substrate 11, and a floating gate 12 and a word line 13 formed in the insulating layer 17.
  • the contact portion 14 is regularly arranged, and includes a portion (a portion corresponding to reference numeral 16) in which the outside of the contour is not irregularly formed in the regular arrangement. Redundancy processing is applied to the bit line where the contact portion is not formed. According to the present invention, since it is possible to cope with only bit line redundancy, it is possible to provide a semiconductor device in which an operation failure is efficiently remedied.
  • defect inspection is performed twice after the second gate etching step and after the sidewall deposition step, but it is appropriate depending on the process design of the device to be manufactured. Needless to say, it is provided only once.

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Abstract

　コンタクトホール形成前の欠陥検査工程とコンタクトホール形成のための露光工程とをリンクさせるため、コンタクトホール形成前の欠陥検査工程で検知された欠陥のウェーハ上での位置（物理座標）を記憶しておき、当該箇所にはコンタクトホールが形成されない条件で露光（ダミー露光）を施す。この方法によれば、欠陥の存在する領域にはコンタクトホールが形成されることはないから、不良セルとはなるものの、コンタクトホールを介したワード線（制御ゲート）とビット線の短絡も生じることはなく、従来から用いられているビット線冗長を施すだけで救済することが可能となる。

Description

明 細 書
露光システム、半導体装置及び半導体装置の製造方法
技術分野
[0001] 本発明は、半導体装置及びその製造技術に関し、より詳細には、 N〇R型フラッシ ュメモリの冗長効率を改善した不揮発性半導体記憶装置の製造技術に関する。 背景技術
[0002] 不揮発性半導体記憶装置であるフラッシュメモリは、データの書き換えが可能な R AM (Random Access Memory)の特長と、電源を切った後もデータを保持可能な R〇 M (Read Only Memory)の特長をあわせもつ不揮発性の半導体記憶装置である。一 般に、メモリデバイスにおける記憶の最小単位はセルと呼ばれ、 1つのセルが 1ビット を記憶する。 SRAMや DRAMでは複数の素子で単一セルが構成されているのに対 して、フラッシュメモリの単一セルは最小素子数である 1トランジスタのみで構成される ため低コストィ匕が可能である。このようなフラッシュメモリの単一セルは複数個がダル ープ化されて 1つのセクタ（ブロック）を構成し、これらのセクタの集合として記憶領域 が構成される。そして、この記憶領域へのデータ消去はセクタ単位 (またはチップ一 括)で行われる。
[0003] フラッシュメモリは NAND型と N〇R型とに大別される。 NAND型フラッシュメモリは 、 1本のデータ線に 8ビットあるいは 16ビットのメモリセルが直列接続され、書込みお よび消去もシリコン基板と浮遊ゲートの全面を使用したファウラーノルドハイムトンネル 現象を利用している。一方、 NOR型フラッシュメモリは、 1本のデータ線に個々のメモ リセルが並列接続され、書込みにはホットエレクトロンを用レ、、消去にはファウラーノノレ ドハイムトンネル現象を利用している。
[0004] 図 1は、 N〇R型フラッシュメモリセルとビット線との接続の様子を説明するための断 面概略図である。 1つの NOR型フラッシュメモリセル 10は、半導体基板 11と、この上 に設けられた絶縁層 17内に形成された浮遊ゲート 12及びワード線 13と、絶縁層 1 Ί 内に形成されたコンタクト部 14 (コンタクトホールとこの中の導電部材とからなる）と、 絶縁層 17上に形成され、コンタクト部 14を介して半導体基板 11 (具体的には不純物 拡散層）にコンタクトするビット線 15とを有する。 NOR型フラッシュメモリの各セル 10 はワード線 13からの電圧印加によって注入された電子を浮遊ゲート 12に貯めること で情報の有無の識別を可能とする。
[0005] このような構造のセルの製造プロセスにおいて、ワード線 13とコンタクト部 14とが何 らかの欠陥 16の存在によって電気的に短絡して動作不良が生じ得る。しかし、このよ うな動作不良が生じた際にビット線冗長を施したとしても、ワード線 13は依然として、 冗長されたビット線 15に接続されたコンタクト部 14を短絡させている。このため、デー タの書込み、読出し、および消去の際にワード線 13に充分な電圧を供給することが できず動作不良が解消されることはない。
[0006] ここで仮にワード線冗長を実行したとしても、冗長されたワード線 13上にはあるが未 冗長のビット線 15と接続されているセルには、消去動作のみが行われ書込み動作は 実行されない。このため、当該セルの閾値電圧が負となって、同一のビット線 15に接 続されている他のセルの読み出しに影響を与えてしまう結果となる。
[0007] また、図 2は、 NOR型フラッシュメモリの回路構成を説明するための図である。この 図に示すように、ワード線 13とビット線 15との間には 1個のメモリセル 10が接続されて おり、ビット線に接続された何れかのメモリセル 10が導通すると、ビット線 15の電位が 下力 Sることとなる。
[0008] 図 2において、ワード線 13-1とビット線 15-1との交点に位置するセル 10-1が備え ているコンタクトホールとワード線 13— 1間に電気的短絡が生じた場合、これを救済す るためにワード線 13-1およびビット線 15—1の冗長を実行したと仮定する。 NOR型 フラッシュメモリの消去は、セクタ（メモリブロック）単位で実行されるため、セル 10—1 のみならず、冗長されたワード線 13—1およびビット線 15—1に接続されているセルに も同時に消去動作が実行される。一方、書込み動作はワード線およびビット線を選択 して行われるため、冗長されたワード線 13—1およびビット線 15—1に接続されている セルの選択が不可能となって書込み動作は行われなレ、。たとえ選択できたとしても、 ワード線に充分電圧が供給できないため、書込みは不可能である。
[0009] 消去のみがなされ書込みが行われないセルの閾値電圧は次第に負の値となり、ゲ ート電圧が 0Vの状態でも電流を流すようになる。 N〇R型フラッシュメモリでは、セル の電流をビット線に流れる電流として検出しているが、冗長されていないビット線（15 _0、 15-2, 15—3)に接続されているセルの電流は、冗長されたワード線 13—1に接 続されているセルの電流の影響を受けてしまう。このため、選択しているセルの電流 を正確に読み取ることは困難となる。
[0010] このように、欠陥によって誘起されるワード線 13とコンタクト部 14との電気的短絡に 起因する動作不良は冗長することができず救済は不可能であった。
発明の開示
[0011] 本発明は力かる問題に鑑みてなされたもので、その目的とするところは、ワード線と コンタクトホールとの間に位置する欠陥に起因して生じる動作不良を、ビット線冗長の みで救済することを可能とする不揮発性半導体記憶装置の製造方法を提供し、製造 歩留まりの改善に寄与することにある。
[0012] 本発明はかかる目的を達成するために、本発明の露光システムは、半導体基体表 面上の欠陥を検出する検査装置と、当該欠陥の半導体基体上での物理座標を記憶 する制御部と、当該制御部により露光条件が制御され前記欠陥の物理座標に対応 する領域をダミー露光して当該領域にコンタクトホールを形成しない露光装置と、を 備えている。前記ダミー露光は、デフォーカス条件露光またはカラ露光である。また、 前記露光装置は、スキャナ型の電子ビーム露光装置である。
[0013] 本発明はまた、コンタクトホール形成に先立って半導体基体表面上の欠陥を検出 するステップと、前記第 1のステップで検出された欠陥の前記半導体基体上での物理 座標を記憶するステップと、前記半導体基体表面上の所定領域にコンタクトホールを 形成するための露光を行う一方、前記記憶するステップで記憶した物理座標に対応 する領域をダミー露光して当該領域にコンタクトホールを形成しなレ、ステップ、とを備 えている半導体装置の製造方法である。前記露光するステップにおけるダミー露光 はデフォーカス条件露光またはカラ露光である。また、前記露光するステップは、 NO R型のメモリセル配置に従ってコンタクトホールを形成する。そして、更に、前記欠陥 に係る前記領域を含むビット線を冗長ビット線で置き換えるステップを有することが好 ましい。
[0014] 更に、本発明は、半導体基板と、該半導体基板上に形成された絶縁層と、該絶縁 層上に形成されたビット線と、前記絶縁層内に形成され前記ビット線と前記半導体基 板とのコンタクトを形成するコンタクト部と、前記絶縁層内に形成された浮遊ゲート及 びワード線とを有し、前記コンタクト部は規則的に配置され、この規則的配置の中に コンタクトが形成されていない部分を含む半導体装置を含む。この半導体装置にお いて、前記欠陥に係る前記領域を含むビット線は、冗長ビット線に置き換えられてい る。
[0015] 本発明により、欠陥の存在する領域にはコンタクトホールが形成されることはないか ら、不良セルとはなるものの、コンタクトホールを介したワード線（制御ゲート）とビット 線の短絡も生じることはなぐ従来から用いられているビット線冗長を施すだけで救済 すること力 S可肯 となる。
図面の簡単な説明
[0016] [図 1]図 1は、 NOR型フラッシュメモリセルとビット線との接続の様子を説明するための 断面概略図である。
[図 2]図 2は、 NOR型フラッシュメモリの回路構成を説明するための図である。
[図 3]図 3は、コンタクトホール形成前の欠陥検査を行う欠陥検査装置とコンタクトホー ル形成のための露光を行うスキャナ型露光装置とをリンクの様子を説明するためのブ ロック図である。
[図 4]図 4は、欠陥検查工程から露光工程に至る一連のプロセスの一部を例示して説 明するためのフローチャートである。
[図 5]図 5Aは、図 4に示したフローチャートのプロセスにより形成されるトランジスタの 構成要素の様子を説明するための第 1の図、図 5Bは、図 4に示したフローチャートの プロセスにより形成されるトランジスタの構成要素の様子を説明するための第 2の図、 図 5Cは、図 4に示したフローチャートのプロセスにより形成されるトランジスタの構成 要素の様子を説明するための第 3の図、図 5Dは、図 4に示したフローチャートのプロ セスにより形成されるトランジスタの構成要素の様子を説明するための第 4の図である
[図 6]図 6Aは、コンタクトホールを形成しないことでワード線とコンタクトホールとの間 の短絡を回避する従来方法を説明するための上平面図、図 6Bは、コンタクトホール を形成しないことでワード線とコンタクトホールとの間の短絡を回避する本発明の方法 を説明するための上平面図である。
発明を実施するための最良の形態
[0017] 上述した動作不良の根本原因は、不揮発性半導体記憶装置の製造工程において 発生した欠陥 (例えば、ゥヱ一八（半導体基体)上に付着したパーティクルなど）がそ の後のプロセスで正常なコンタクトホールの形成の障害となることにある。そして、コン タクトホールとワード線とが電気的に短絡することが冗長不能な状況を生み出してい る。しかし、このような欠陥はコンタクトホール形成プロセスに先立って欠陥検査するこ とで検出可能であるから、当該欠陥の存在場所にコンタクトホールを形成さえしなけ れば、コンタクトホールを介したワード線とビット線の短絡も生じることはなぐ従来から 用いられているビット線冗長を施すだけで救済することが可能となる。換言すれば、「 パーティクルなどの欠陥」を「コンタクトホールがないという欠陥」の形態に転換させる ことで、従来の冗長方法を適用可能として動作不良を救済することができる。
[0018] このために、本発明においては、コンタクトホール形成前の欠陥検査工程とコンタク トホール形成のための露光工程とをリンクさせることとしている。具体的には、コンタク トホール形成前の欠陥検查工程で検知された欠陥のゥエーハ上での位置 (物理座標 )を記憶しておき、当該箇所にはコンタクトホールが形成されない条件で露光（ダミー 露光）を施すこととしている。なお、ここでダミー露光とは、例えば、コンタクトホールが 形成されないようにデフォーカス条件下で露光を行うことのほか、当該箇所の露光を 全く行わない「カラ露光」（露光用ビームを照射しなレ、）のようなものであってもよい。 便宜上、以降の説明ではこのダミー露光をデフォーカス条件での露光として説明す るが、本発明はかかるダミー露光の態様に限定されるものではなぐコンタクトホール 形成前の欠陥検查工程において検知された欠陥のゥエーハ上での位置 (物理座標） にコンタクトホールを形成しない態様であればよいことは上述のとおりである。
[0019] このような欠陥の位置は、隣接する回路パターン同士の画像を比較するパターン認 識により特定され、その際には物理座標のみならず欠陥の空間的広がり（サイズ)も 計測することができる。また、本発明で用いる露光装置は、それぞれのコンタクトホー ル毎に露光条件を設定可能な「スキャナタイプ」（例えば、 EB露光装置）のもので、コ ンタクトホール形成領域に欠陥が存在する場合には当該領域への露光条件を意識 的にデフォーカスとして事実上の露光が行われないようにダミー露光を行う。
[0020] 以下に図面を参照して、本発明を実施するための最良の形態について説明する。
[0021] 図 3は、コンタクトホール形成前の欠陥検查を行う欠陥検查装置とコンタクトホール 形成のための露光を行うスキャナ型露光装置とをリンクの様子を説明するための露光 システムのブロック図である。この図において 310は表面検查装置、 320はスキャナ 型の露光装置であり、ともにゥヱーハ 301を載置するステージ（311、 321)を備えて いる。また、表面検查装置 310によるコンタクトホール形成前の欠陥検査で検出され たゥヱーハ 301上の欠陥（例えばパーティクル） 302の物理座標情報はコントローラ（ 例えばパーソナル 'コンピュータ） 330へと送信されて記憶される。なお、上記の表面 検查は一般的な手法により実行されるもので、例えば、ゥエーハ 301の表面にレーザ 光を斜め入射させその散乱光を検知部 312でモニタし、この信号に基づく画像のパ ターンを解析することなどにより行われる。また、その画像解析の際、散乱光強度を 解析することで欠陥のサイズを知ることもできる。
[0022] このような表面検査を終えたゥエーハにはコンタクトホール形成のための露光がなさ れることとなる力 上述したように、欠陥 302が存在するゥエーハ 301上の座標位置に コンタクトホールを形成してしまうとビット線冗長のみによる不良救済ができなくなって しまう。したがって、コントローラ 330は、露光装置 320により欠陥 302に対応するゥェ ーハ 302上の領域の露光を実行する際に当該露光条件をデフォーカスとするための 信号を露光部 322へと送信する。なお、既に説明したように、デフォーカス露光では なく「カラ露光」とする場合には、欠陥 302に対応するゥエーハ 302上の領域には露 光を行わないための信号が露光部 322へと送信される。
[0023] 図 4は、上記の欠陥検查工程から露光工程に至る一連のプロセスの一部を例示し て説明するためのフローチャートである。また、図 5Aから図 5Dは、図 4に示したフロ 一チャートのプロセスにより形成されるトランジスタの構成要素の様子を説明するため の図である。
[0024] 第 2ゲートエッチング工程 (ステップ S201)の終了後に欠陥検查装置によりゥヱー ハ上の欠陥の有無を確認する (ステップ S202)。ここで欠陥が検出された場合には、 個々の欠陥の存在位置に対応する物理座標情報がコントローラへと送信されて記憶 される（ステップ S203)。さらに、サイドウォール形成のためのデポジションが実行され (ステップ S204)、この工程後にも上記と同様に欠陥検査が実行されて (ステップ S2 05)、その結果をコントローラが記憶する（ステップ S206)。
[0025] 例えば、図 5Aに図示したように、ソース 11aおよびドレイン l ibが形成された基板 1 1表面に、浮遊ゲート 12と制御ゲート 13aとが設けられており、これらのゲート側面に サイドウォール 17が形成されているとする。本来であれば、ドレイン l ib領域のサイド ウォール 17間にはコンタクトホールが形成される。ところ力 当該領域に欠陥 16が存 在する場合には、この領域へのコンタクトホール形成を実行しないようにする必要が ある。したがって、ステップ S205で検知された欠陥 16の物理座標の情報はコント口 ーラへと送信されて記憶され (ステップ S206)、その後の露光工程におけるフォー力 ス調整でデフォーカスすべき位置として用いられる。なお、既に説明したように、デフ オーカス露光ではなく「カラ露光」とする場合には、欠陥 16の物理座標の情報は露光 を実行しなレ、位置として用いられることとなる。
[0026] ソース 11aおよびドレイン l ibに不純物を導入するためのマスク工程（ステップ S20 7)およびイオン注入（ステップ S208)に続いてゲートを坦め込むためのデポジション を実行し（ステップ S209)、この埋め込み層上に、コンタクトホールを形成するための フォトレジストのマスクを形成する（ステップ S 210)。
[0027] 図 5Bには、欠陥 16が存在する箇所にはコンタクトホールが形成されないように露 光されたフォトレジストマスク 18の様子が図示されている。このフォトレジストマスク 18 は、ゲートの坦め込み層 19上に均一に塗布されたフォトレジストの、コンタクトホール 形成位置に対応する領域のみが開口されるように露光されて形成される。図 5Bの 18 aで示した領域は本来はコンタクトホール形成のための開口部が設けられるべき領域 に対応するが、この位置には欠陥 16が存在している。このため、コントローラは当該 位置に開口部を形成させないために露光装置に欠陥の物理座標情報を送信し (ス テツプ S211)、露光装置はこの情報に基づいて上記欠陥存在領域への露光条件を デフォーカスとしてコンタクトホールが形成されないようにダミー露光を実行する。
[0028] このようなフォトレジストマスク 18を用いてコンタクトホール形成のためのエッチング が実行され (ステップ S212および図 5C)、この領域にコンタクトを形成してビット線 15 を形成する（ステップ S213および図 5D)。
[0029] 図 6A、 6Bは、コンタクトホールを形成しないことでワード線とコンタクトホールとの間 の短絡を回避する様子を説明するための上平面図である。欠陥 16の存在の有無に 関わらずコンタクト部 14を形成してしまう従来の方法（図 6A)では、欠陥 16の存在す る領域に形成されたコンタクト部 14がワード線 13とビット線 15を短絡させてしまうため にビット線冗長のみで不良を救済することはできなレ、。これに対して、本発明の方法（ 図 6B)によれば、欠陥 16の存在する領域にはコンタクト部 14 (より特定すれば、コン タクトホール）が形成されることはないから、不良セルとはなるものの、コンタクト部 14 を介したワード線（制御ゲート 13a)とビット線 15の短絡も生じることはなぐ従来から 用いられているビット線冗長を施すだけで救済することが可能となる。換言すれば、「 パーティクルなどの欠陥」を「コンタクトホールがないという欠陥」の形態に転換させる ことで、従来の冗長方法を適用可能として動作不良を救済することができる。
[0030] 図 6Bに示すフラッシュメモリの構成を図 1に示す構成とともに定義すると、このフラッ シュメモリは半導体基板 11と、半導体基板 11上に形成された絶縁層 17と、絶縁層 1 7上に形成されたビット線 15と、絶縁層 17内に形成されビット線 15と半導体基板 11 とのコンタクトを形成するコンタクト部 14と、絶縁層 17内に形成された浮遊ゲート 12 及びワード線 13とを有し、コンタクト部 14は規則的に配置され、この規則的配置の中 に不規則的にコンタ外が形成されていない部分 (参照番号 16に対応する部分)を含 む構成である。そして、コンタクト部が形成されないビット線に対しては冗長処理が施 されている。本発明によれば、ビット線冗長のみで対応できるので、動作不良を効率 的に救済した半導体装置を提供することができる。
[0031] なお、ここでは欠陥検查は、第 2ゲートエッチング工程後とサイドウォールデポジショ ン工程後の 2度実行されることとされているが、作製するデバイスのプロセス設計によ り適当な回数だけ設けられることは言うまでもない。
産業上の利用可能性
[0032] 本発明により、冗長効率を改善した不揮発性半導体記憶装置の製造方法、および これを可能とする露光システムを提供することが可能となる。

Claims

請求の範囲
[1] 半導体基体表面上の欠陥を検出する検査装置と、当該欠陥の半導体基体上での 物理座標を記憶する制御部と、当該制御部により露光条件が制御され前記欠陥の 物理座標に対応する領域にコンタクトホールを形成しないように前記半導体基体を 露光する露光装置とを備えてレ、る露光システム。
[2] 前記露光装置は、デフォーカス条件で前記領域を露光するか、又は前記領域に露 光用のビームを照射しない請求項 1記載の露光システム。
[3] 前記露光装置は、スキャナ型の電子ビーム露光装置である請求項 1又は 2に記載 の露光システム。
[4] コンタクトホール形成に先立って半導体基体表面上の欠陥を検出するステップと、 当該ステップで検出された欠陥の前記半導体基体上での物理座標を記憶するステ ップと、
前記半導体基体表面上の所定領域にコンタクトホールを形成するための露光を行 う一方、前記記憶するステップで記憶した物理座標に対応する領域にコンタクトホー ルを形成しないように前記半導体基体を露光するステップと、
を備えている半導体装置の製造方法。
[5] 前記露光するステップはデフォーカス条件で前記領域を露光するか、又は前記領 域に露光用のビームを照射しない請求項 4記載の半導体装置の製造方法。
[6] 前記露光するステップは、 NOR型のメモリセル配置に従ってコンタクトホールを形 成する請求項 4又は 5に記載の半導体装置の製造方法。
[7] 前記欠陥に係る前記領域を含むビット線を冗長ビット線で置き換えるステップを有 する請求項 4から 6のいずれかに記載の半導体装置の製造方法。
[8] 半導体基板と、該半導体基板上に形成された絶縁層と、該絶縁層上に形成された ビット線と、前記絶縁層内に形成され前記ビット線と前記半導体基板とのコンタクトを 形成するコンタクト部と、前記絶縁層内に形成された浮遊ゲート及びワード線とを有し 、前記コンタクト部は規則的に配置され、この規則的配置の中にコンタクトが形成され てレ、なレ、部分を含む半導体装置。
[9] 前記コンタクトが形成されてレ、なレ、部分に係る前記領域を含むビット線は、冗長ビッ ト線に置き換えられている請求項 8に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016181703A (ja) * 2016-04-21 2016-10-13 三菱電機株式会社 光電変換装置とその製造方法ならびに当該光電変換装置を用いた撮像装置の製造方法
WO2022180828A1 (ja) * 2021-02-26 2022-09-01 日本電信電話株式会社 光導波路デバイスの製造方法および製造システム

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120045774A (ko) * 2010-11-01 2012-05-09 삼성전자주식회사 웨이퍼 검사 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02178968A (ja) * 1988-12-29 1990-07-11 Sharp Corp アクティブマトリクス基板の製造方法
JPH0389511A (ja) * 1989-08-31 1991-04-15 Toppan Printing Co Ltd 露光装置
JPH11297595A (ja) * 1998-04-10 1999-10-29 Mitsubishi Electric Corp Ｘ線露光方法、ｘ線露光装置およびｘ線マスク
JP2000292810A (ja) * 1999-04-08 2000-10-20 Toshiba Corp マトリクスアレイ基板の製造方法
JP2002124447A (ja) * 2000-10-13 2002-04-26 Sony Corp リソグラフィー条件のマージン検出方法および半導体装置の製造方法
JP2002184669A (ja) * 2000-12-14 2002-06-28 Hitachi Ltd 半導体集積回路装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4920512A (en) * 1987-06-30 1990-04-24 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory capable of readily erasing data
US6317514B1 (en) * 1998-09-09 2001-11-13 Applied Materials, Inc. Method and apparatus for inspection of patterned semiconductor wafers
JP2000184669A (ja) 1998-12-15 2000-06-30 Japan Servo Co Ltd 小型電動機
JP3877952B2 (ja) * 1999-11-30 2007-02-07 ファブソリューション株式会社 デバイス検査装置および検査方法
JP2001304842A (ja) * 2000-04-25 2001-10-31 Hitachi Ltd パターン検査方法及びその装置並びに基板の処理方法
JP2001325794A (ja) * 2000-05-16 2001-11-22 Mitsubishi Electric Corp 半導体記憶装置
US6855568B2 (en) * 2001-06-29 2005-02-15 Kla-Tencor Corporation Apparatus and methods for monitoring self-aligned contact arrays using voltage contrast inspection
JP2006216177A (ja) * 2005-02-04 2006-08-17 Elpida Memory Inc 半導体記憶装置及びテスト方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02178968A (ja) * 1988-12-29 1990-07-11 Sharp Corp アクティブマトリクス基板の製造方法
JPH0389511A (ja) * 1989-08-31 1991-04-15 Toppan Printing Co Ltd 露光装置
JPH11297595A (ja) * 1998-04-10 1999-10-29 Mitsubishi Electric Corp Ｘ線露光方法、ｘ線露光装置およびｘ線マスク
JP2000292810A (ja) * 1999-04-08 2000-10-20 Toshiba Corp マトリクスアレイ基板の製造方法
JP2002124447A (ja) * 2000-10-13 2002-04-26 Sony Corp リソグラフィー条件のマージン検出方法および半導体装置の製造方法
JP2002184669A (ja) * 2000-12-14 2002-06-28 Hitachi Ltd 半導体集積回路装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016181703A (ja) * 2016-04-21 2016-10-13 三菱電機株式会社 光電変換装置とその製造方法ならびに当該光電変換装置を用いた撮像装置の製造方法
WO2022180828A1 (ja) * 2021-02-26 2022-09-01 日本電信電話株式会社 光導波路デバイスの製造方法および製造システム

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