JP5442932B2 - Norフラッシュメモリ及びその消去方法 - Google Patents
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Description
110 メモリセルアレイ
120 ワードライン消去電圧発生器
130 バルク消去電圧発生器
140 選択回路
Claims (17)
- バルク領域上に形成され、ビットラインに接続された複数のメインセルと、
前記複数のメインセルに接続される複数のメインワードラインと、
前記バルク領域上に形成され、前記ビットラインに接続されて、前記複数のメインセルの最も外側に位置する複数のダミーセルと、
前記複数のダミーセルに接続される複数のダミーワードラインとを含み、
前記複数のメインセルはパターン化配置され、前記メインワードラインは各々前記複数のメインセルの対応する一つに電気的に接続され、前記複数のダミーセルのうち第一のダミーセルはパターン化配置された前記複数のメインセルの最外郭に隣接配置され、前記複数のダミーワードラインは各々前記複数のダミーセルの対応する一つに電気的に接続され、前記複数のダミーワードラインの少なくともいくつかは第一消去電圧が供給される第一グループを構成し、前記複数のダミーワードラインの少なくとも他のいくつかは前記第一消去電圧より高い第二消去電圧が供給されるかあるいはフローティング状態となる第二グループを構成し、前記ダミーワードラインの前記第一グループは前記複数のメインセルの最外郭に隣接配置された前記第一のダミーセルに電気的に接続され、前記メインワードラインと前記ダミーワードラインの前記第一グループには共に前記第一消去電圧が供給され、前記バルク領域には、前記第二消去電圧が供給され、
最も外側に位置するダミーワードラインと前記バルク領域との間のショート現象を防止するように、前記ダミーワードラインのうち最も外側のダミーワードラインである前記第二グループは、前記第一グループと電気的に分離されて、前記第一のダミーセルの最外側に隣接配置された第二のダミーセルに接続されて前記第二消去電圧を供給するかあるいはフローティング状態とされる、
ことを特徴とするNORフラッシュメモリ。 - 前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインにはバルク領域に印加される消去電圧が提供される
ことを特徴とする請求項1に記載のNORフラッシュメモリ。 - 前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインは消去動作の時にフローティング状態である
ことを特徴とする請求項1に記載のNORフラッシュメモリ。 - バルク領域上に形成され、ビットラインに接続された複数のメインセルと、前記バルク領域上に形成され、前記ビットラインに接続されて前記複数のメインセルの最も外側に位置する複数のダミーセルを有するメモリセルアレイと、
前記複数のメインセルに接続される複数のメインワードラインと、
前記複数のダミーセルに接続される複数のダミーワードラインと、
前記複数のメインワードラインに第1消去電圧を提供する第1消去電圧発生器と、
前記メモリセルアレイの前記バルク領域に前記第1消去電圧より高い第2消去電圧を提供する第2消去電圧発生器とを含み、
前記複数のメインセルはパターン化配置され、前記メインワードラインは各々前記複数のメインセルの対応する一つに電気的に接続され、前記複数のダミーセルのうち第一のダミーセルはパターン化配置された前記複数のメインセルの最外郭に隣接配置され、前記複数のダミーワードラインは各々前記複数のダミーセルの対応する一つに電気的に接続され、前記複数のダミーワードラインの少なくともいくつかは前記第一消去電圧が供給される第一グループを構成し、前記複数のダミーワードラインの少なくとも他のいくつかは前記第一消去電圧より高い前記第二消去電圧が供給されるかあるいはフローティング状態となる第二グループを構成し、前記ダミーワードラインの前記第一グループは前記複数のメインセルの最外郭に隣接配置された前記第一のダミーセルに電気的に接続され、前記メインワードラインと前記ダミーワードラインの前記第一グループには共に前記第一消去電圧が供給され、前記バルク領域には、前記第二消去電圧が供給され、
最も外側に位置するダミーワードラインと前記バルク領域との間のショート現象を防止するように、前記ダミーワードラインのうち最も外側のダミーワードラインである前記第二グループは、前記第一グループと電気的に分離されて、前記第一のダミーセルの最外側に隣接配置された第二のダミーセルに接続されて前記第二消去電圧を供給するかあるいはフローティング状態とされる、
ことを特徴とするNORフラッシュメモリ。 - 前記第1消去電圧は負の電圧である
ことを特徴とする請求項4に記載のNORフラッシュメモリ。 - 前記第2消去電圧は正の電圧である
ことを特徴とする請求項5に記載のNORフラッシュメモリ。 - 前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインには前記第2消去電圧が提供される
ことを特徴とする請求項4に記載のNORフラッシュメモリ。 - 前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインは消去動作の時にフローティング状態である
ことを特徴とする請求項4に記載のNORフラッシュメモリ。 - 前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインと前記第2消去電圧発生器との間に接続され、前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインに選択的に前記第2消去電圧を伝達する選択回路をさらに含む
ことを特徴とする請求項4に記載のNORフラッシュメモリ。 - 前記選択回路は制御信号に応答して前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインをフローティング状態にする
ことを特徴とする請求項9に記載のNORフラッシュメモリ。 - 前記選択回路は、制御信号に応答してオンまたはオフされるMOSトランジスタを有し、前記MOSトランジスタがオンしたときに、前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインと前記第2消去電圧発生器との間に電流通路を形成する
ことを特徴とする請求項9に記載のNORフラッシュメモリ。 - NORフラッシュメモリの消去方法であって、
前記NORフラッシュメモリは、
バルク領域上に形成され、ビットラインに接続された複数のメインセルと、
前記複数のメインセルに接続される複数のメインワードラインと、
前記バルク領域上に形成され、前記ビットラインに接続されて、前記複数のメインセルの最も外側に位置する複数のダミーセルと、
前記複数のダミーセルに接続される複数のダミーワードラインとを含み、
前記NORフラッシュメモリの消去方法は、
前記複数のメインワードラインには同一である消去電圧を提供し、
前記複数のメインセルはパターン化配置され、前記メインワードラインは各々前記複数のメインセルの対応する一つに電気的に接続され、前記複数のダミーセルのうち第一のダミーセルはパターン化配置された前記複数のメインセルの最外郭に隣接配置され、前記複数のダミーワードラインは各々前記複数のダミーセルの対応する一つに電気的に接続され、前記複数のダミーワードラインの少なくともいくつかは第一消去電圧が供給される第一グループを構成し、前記複数のダミーワードラインの少なくとも他のいくつかは前記第一消去電圧より高い第二消去電圧が供給されるかあるいはフローティング状態となる第二グループを構成し、前記ダミーワードラインの前記第一グループは前記複数のメインセルの最外郭に隣接配置された前記第一のダミーセルに電気的に接続され、前記メインワードラインと前記ダミーワードラインの前記第一グループには共に前記第一消去電圧が供給され、前記バルク領域には、前記第二消去電圧が供給され、
最も外側に位置するダミーワードラインと前記バルク領域との間のショート現象を防止するように、前記ダミーワードラインのうち最も外側のダミーワードラインである前記第二グループは、前記第一グループと電気的に分離されて、前記第一のダミーセルの最外側に隣接配置された第二のダミーセルに接続されて前記第二消去電圧を供給するかあるいはフローティング状態とされる、
ことを特徴とする消去方法。 - 前記第1消去電圧は負の電圧である
ことを特徴とする請求項12に記載の消去方法。 - 前記第2消去電圧は正の電圧である
ことを特徴とする請求項13に記載の消去方法。 - 前記第2消去電圧は消去動作の時にメモリセルアレイのバルク領域に提供される電圧である
ことを特徴とする請求項14に記載の消去方法。 - 前記複数のメインワードラインには第1消去電圧を提供し、
前記複数のメインワードラインに隣接したダミーワードラインには前記第1消去電圧を提供し、
前記複数のダミーワードラインのうち最も外側に位置するダミーワードラインはフローティング状態にし、
メモリセルアレイのバルク領域には前記第1消去電圧より高い第2消去電圧を提供する
ことを特徴とする請求項12に記載の消去方法。 - 前記第1消去電圧は負の電圧であり、前記第2消去電圧は正の電圧である
ことを特徴とする請求項16に記載の消去方法。
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