KR20010059158A - 반도체소자의 테스트 패턴 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 테스트 패턴 형성방법에 관한 것으로, 패드 지역 아래에 접합 지역을 만들어 패드로 연결시킨 후 PN 접합 특성이 나오는지 확인 할 수 있는 구조를 갖는 반도체소자의 테스트 패턴 형성방법에 있어서, 소자분리막 형성공정시 패드로 예정된 영역 하부의 반도체기판에 접합영역을 정의하고 상기 접합영역에 엔형 또는 피형의 불순물을 임플란트하여 불순물 접합영역을 형성한 다음, 상기 반도체기판에 폴리1 과 폴리2 를 형성하고 상기 폴리2 에 콘택되는 금속배선을 형성하여 프로빙 여부를 확인하고자 하는 공정으로 반도체소자의 수율 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 테스트 패턴 형성방법{A method for forming a test pattern of a semiconductor device}

본 발명은 반도체소자의 테스트 패턴 형성방법에 관한 것으로, 특히 디램의 셀 동작과 관련된 항목을 테스트 패턴으로 만들어 확인할 때 프로브 ( probe ) 가 패드 ( pad ) 에 접촉이 안되어 측정 데이타가 나오지 않는 경우를 방지하기 위하여 패드 아래에 콘택이 제대로 되어 있는지를 확인할 수 있는 회로를 구성함으로써 접촉확인 테스트후 테스트 패턴을 측정하며 잘못된 데이타가 나오지 않게 하는 방법에 관한 것이다.

테스트 패턴은 메모리 디바이스의 셀 동작에 관계된 사항을 체크할 수 있는 유용한 도구이다. 따라서 모든 메모리 디바이스에서는 실제 동작하는 메인 칩과는 별도로 테스트 패턴이 들어갈 수 있는 면적을 웨이퍼 내에서 할당하고 있다.

테스트 패턴에서는 NMOS 또는 PMOS 등 각종 트랜지스터에 대한 문턱전압과 전류 등을 측정할 수 있으며 콘택 저항과 라인 저항등을 측정할 수 있다.

또한, 오버랩과 스페이스 등의 공정 마진을 체크할 수도 있다.

이러한 항목들이 실제 셀 동작을 대변해 주는 것이므로 테스트 패턴으로부터 정확한 값을 도출해 내는 것이 중요하다.

종래의 테스트 패턴 구현은 스크라이브 ( scribe lane ) 에 일정면적을 할당하여 구현한다.

그리고, 문턱전압과 포화전류 및 콘택저항 등을 테스트 하기 위해서 전류를 흘리고 또 받아내는 패드 ( pad ) 가 필요하게 된다.

한가지 예로서, 문턱전압 ( Vt ) 를 측정하기 위해서는 폴리 1 게이트에 연결되는 패드가 필요하고 드레인과 소오스에 연결되는 패드가 각각 필요하다. 또한 웰 바이어스를 가하기 위한 패드가 필요하게 된다.

또한, 콘택 저항을 알고 싶다면 포커싱 패드 ( forcing pad ) 와 접지 패드가 필요하게 되는 것이다.

따라서 종래의 기술은 측정에 필요한 패드를 만들고 그 패드와 패드 사이에 측정 항목에 대한 회로를 구현하게 된다.

도 1 는 종래기술에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 단면도로서, 폴리2 콘택의 폴리1 저항을 측정하기 위한 테스트 패턴이다.

먼저, 반도체기판(11) 상부에 활성영역을 정의하는 소자분리막(13)을 형성하고, 상기 반도체기판 상부에 폴리1 게이트(15)를 형성한다.

그리고, 상기 폴리1 게이트(15)에 접속되는 폴리2(17)를 콘택시켜 형성한다.

그리고, 상기 폴리2(17)에 접속되는 제1금속배선(19)을 형성하고 상기 제1금속배선(19)에 접속되는 제2금속배선(21)을 형성한다.

이때, 상기 제1,2금속배선(19,21)은 폴리2(17)콘택의 폴리1 저항을 측정하기 위한 첩촉 패드로 사용된 것이다. (도 1)

상기한 바와같이 종래기술에 따른 반도체소자의 테스트 패턴은, 배열된 폴리1 에 각각 콘택되는 배열된 폴리2 중에서 가장 끝부분에 위치한 폴리2 에 패드를 접속시켜 체인 형태의 폴리1 대 폴리2 의 콘택저항을 측정할 수 있도록 금속배선으로 패드를 형성하고 상기 패드와 패드 사이에 측정에 필요한 회로를 구현하지만, 공정을 완료하고 테스트 패턴을 측정할때 프로버 ( prober ) 장비와 웨이퍼의 접촉이 불량한 상태에서 테스트가 진행된다면 정확한 측정값이 나오지 못하는 경우가 발생되고 이는 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 테스트 패턴 측정장비의 브로버와 웰 사이에 피엔 접합 특성이 나오느지를 확인할 수 있는 회로를 구현하여 테스트 패턴의 신뢰성을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 테스트 패턴 형성방법을 제공하는데 그 목적이 있다.

도 1 은 종래기술에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 단면도.

도 2a 내지 도 2g 는 본 발명의 제1실시예에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 단면도.

도 3 은 본 발명의 제2실시예에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 단면도.

<도면의 주요부분에 대한 부호의 설명>

11,31,51 : 반도체기판 13,39,53 : 소자분리막

15,41,55 : 폴리1 17,45 : 폴리2

19,47,59 : 제1금속배선 21,49,61 : 제2금속배선

33 : 패드산화막 35,55 : 질화막

37 : 감광막패턴 43 : 절연막 스페이서

57 : 폴리4 100 : 엔형 불순물 접합영역

200 : 피형 불순물 접합영역

이상이 목적을 달성하기 위해 본 발명에 따른 반도체소자의 테스트 패턴 형성방법은,

패드 지역 아래에 접합 지역을 만들어 패드로 연결시킨 후 PN 접합 특성이 나오는지 확인 할 수 있는 구조를 갖는 반도체소자의 테스트 패턴 형성방법에 있어서,

소자분리막 형성공정시 패드로 예정된 영역 하부의 반도체기판에 접합영역을 정의하는 공정과,

상기 접합영역에 엔형 또는 피형의 불순물을 임플란트하여 불순물 접합영역을 형성하는 공정과,

상기 반도체기판에 폴리1 과 폴리2 를 형성하고 상기 폴리2 에 콘택되는 금속배선을 형성하여 프로빙 여부를 확인하는 공정을 포함하는 것을 제1특징으로한다.

또한, 이상이 목적을 달성하기 위해 본 발명에 따른 반도체소자의 테스트 패턴 형성방법은,

테스트 패턴 측정시 프로빙여부를 확인할 수 있는 회로를 구현하는 반도체소자의 테스트 패턴 형성방법에 있어서,

패드로 예정된 영역 하부에 폴리1 을 형성하고 인접한 패드의 예정된 영역에도 폴리1 을 연결하여 형성시킴으로써 연속성을 확인하는 구조를 형성하는 공정과,

상기 폴리1 에 접속되는 패드를 금속배선을 형성하는 공정을 포함하는 것을 제2특징으로한다.

한편, 이상의 목적을 달성하기 위한 본 발명의 원리는 다음과 같다.

테스트 패턴의 패드 하부에 접합지역을 생성시켜 테스트 패턴 측정장비의 프로버와 웰 사이에 피엔 ( pn ) 접합 특성이 나오는지를 확인할 수 있게 회로를 구현하는 것이다.

보다 상세하게는, 엔웰 ( n-well ) 안에 형성된 고농도의 피형 불순물 ( p+ ) 접합지역에 순방향의 전압을 가하거나 피웰 ( p-well ) 안에 형성된 고농도의 엔형 불순물 ( n+ ) 접합지역에 역방향의 전압을 가하게 되면 0.6 ∼ 0.7 V 에서 턴온 ( turn on ) 되게 된다. 이러한 접합 특성을 이용하여 패드 하부에 접합지역을 만들고 상기 패드로부터 웰까지 이러한 특성이 나오는지를 체크하는 것이 본 발명의 기술적 원리이다.

즉 테스트 패턴 측정시 가장 먼저 테스트 프로버의 연속성 ( continuity ) 특성을 보고 나서 문제가 없으면 본격적인 테스트를 실시한다는 것이다.

상기 프로브 핀의 연속성은 전압을 인가하여 전류가 일정하게 나오는지를 체크하거나, 일정전류를 흘려 양단의 전위차를 측정하는 방법으로 정상여부를 가늠할 수 있다.

따라서 본 발명을 구현하기 위해서 새로이 패드를 하나 추가를 할 수 있거나 지존에 다른 용도로 사용되고 있는, 예를 들어 메탈 바 저항을 측정하는 패드 등의 아래에 접합지역을 만들어 사용할 수 있다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

먼저, 도 2a 내지 도 2g 는 본 발명의 제1실시예에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 단면도이다.

먼저, 반도체기판(31) 상부에 패드산화막(33)과 질화막(35)을 형성하고, 상기 반도체기판(31)의 활성영역을 정의하는 소자분리마스크를 이용하여 감광막패턴(37)을 형성하되, 상기 후속공정으로 형성될 패드의 하부에도 활성영역이 형성되도록 정의한다. (도 2a)

그 다음, 상기 감광막패턴(37)을 마스크로하여 상기 패드산화막(33)과 질화막(35)을 식각한다.

그리고, 상기 노출된 반도체기판(31)을 필드산화시켜 필드산화막 즉 소자분리막(39)을 형성한다.

그리고, 상기 패드산화막(33)과 질화막(35)을 제거한다. (도 2b)

그리고, 상기 폴리1(41)을 형성하고 절연막 스페이서(43)을 형성한다.

그 다음, 상기 반도체기판(31)에 고농도의 엔형 또는 피형 불순물을 임플란트하여 고농도의 엔형 또는 피형 불순물 접합영역(100,200)을 형성한다. (도 2c)

그리고, 상기 폴리1(41) 상부에 제1층간절연막(도시안됨)을 형성하고 이를 통하여 상기 폴리1 (41)에 콘택되는 폴리2(47)를 형성한다. (도 2d)

그 다음, 상기 폴리2(47)의 양끝단에 콘택되는 제1금속배선(47)과 제2금속배선(47)으로 패드를 형성한다. (도 2e, 도 2f)

도 3 은 본 발명의 제2실시예에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 단면도로서, 상기 제1 실시예에서와 같이 패드 하부에 위치하는 접합영역을 형성하는 대신에 인접한 패드에 폴리실리콘 라인을 형성하여 연속성을 확인할 수 있는 구조로 형성한 것이다.

먼저, 반도체기판(51) 상부에 활성영역을 정의하는 소자분리막(53)을 형성하고 그 상부에 폴리1(55)을 형성한다.

그 다음, 그 상부에 폴리2, 폴리3 또는 폴리4 (57) 등과 같은 도전체를 형성한다. 여기서, 각각의 폴리 사이에는 층간절연막(도시안됨)을 형성한다.

그 다음, 상기 폴리4 (57)에 콘택되는 제1금속배선(59)과 제2금속배선(61)을 형성한다. (도 3)

본 발명의 다른 실시예는 본 발명의 제1,2실시예에서와 같이 폴리1 이나 폴리4 를 사용하는 대신에 제2실시예와 같이 폴리2 나 폴리3 를 이용하여 실시하는 것이다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 테스트 패턴 형성방법은, 기존의 테스트 패턴을 그대로 이용하므로 면적이 추가로 필요하지 않으며, 테스트 패턴의 측정을 위한 테스트 프로버의 접촉 불량의 사전에 방지하여 잘못된 데이터가 발생되는 것을 방지할 수 있는 효과가 있다.

Claims (4)

1. 패드 지역 아래에 접합 지역을 만들어 패드로 연결시킨 후 PN 접합 특성이 나오는지 확인 할 수 있는 구조를 갖는 반도체소자의 테스트 패턴 형성방법에 있어서,

   소자분리막 형성공정시 패드로 예정된 영역 하부의 반도체기판에 접합영역을 정의하는 공정과,

   상기 접합영역에 엔형 또는 피형의 불순물을 임플란트하여 불순물 접합영역을 형성하는 공정과,

   상기 반도체기판에 폴리1 과 폴리2 를 형성하고 상기 폴리2 에 콘택되는 금속배선을 형성하여 프로빙 여부를 확인하는 공정을 포함하는 반도체소자의 테스트 패턴 형성방법.
2. 제 1 항에 있어서

   상기 패드로 예정된 하부에 형성된 접합영역은, 주변에 엔웰이 형성되어 있으면 P+ 임플란트를 실시하고 주변에 피웰이 형성되어 있으면 N+ 임플란트를 실시하는 것을 특징으로 하는 반도체소자의 테스트 패턴 형성방법.
3. 테스트 패턴 측정시 프로빙여부를 확인할 수 있는 회로를 구현하는 반도체소자의 테스트 패턴 형성방법에 있어서,

   패드로 예정된 영역 하부에 폴리1 을 형성하고 인접한 패드의 예정된 영역에도 폴리1 을 연결하여 형성시킴으로써 연속성을 확인하는 구조를 형성하는 공정과,

   상기 폴리1 에 접속되는 패드를 금속배선을 형성하는 공정을 포함하는 반도체소자의 테스트 패턴 형성방법.
4. 제 3 항에 있어서

   상기 폴리1 대신에 플러그 폴리, 폴리 2 또는 폴리 4를 이용하여 실시하는 것을 특징으로하는 반도체소자의 테스트 패턴 형성방법.