CN113410155A - 电性测试结构 - Google Patents
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Abstract
本发明提供的电性测试结构中，第二离子掺杂区位于阵列分布的多个第一离子掺杂区的外围，第一和第二离子掺杂区之间形成PN结，多个第一接触孔分别设置于各个第一离子掺杂区，多个第二接触孔设置于第二离子掺杂区，多条第一导电线分别与对应的一列第一接触孔电性连接，第二导电线与各条第一导电线的一端连接，使得多个第一接触孔之间并联，第三导电线与多个第二接触孔电性连接，其中，通过在第二导电线和第三导电线之间施加针对PN结的反向电压并获得电流测试结果以判断第一接触孔和第二接触孔的可靠性。所述电性测试结构的电流测试结果可以反应接触孔的漏电状况，利用所述电性测试结构可以方便、有效地监控多个接触孔的漏电状况。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种电性测试结构。
背景技术
目前，CMOS图像传感器（CMOS image sensor）的像素一般包括光电二极管、迁移晶体管以及复位晶体管。图1为一种CMOS图像传感器的结构示意图。如图1所示，该图像传感器中，多个像素单元101（pixel）呈阵列排布。对于同一列上相邻的两个像素单元101，各设置有一个迁移晶体管且共用一复位晶体管，这两个迁移晶体管和被共用的复位晶体管集中设置，在这两个迁移晶体管的栅极结构102与被共用的复位晶体管的栅极结构103围成的区域，设置两个迁移晶体管的漏极区，同时还作为被共用的复位晶体管的源极区。这两个迁移晶体管的漏极区和被共用的复位晶体管的源极区的电性由在该区域形成的接触孔104引出。可见，该接触孔104的可靠性将直接影响相应的两个像素单元101的性能，但是，设置接触孔104的区域由于被三个栅极结构包围，空间小，制作难度高，容易出现漏电等可靠性问题。
CMOS图像传感器的工作模式是将接收到的光信号转化为电信号，而接触孔（尤其是如图1所示的在共用区域上形成的接触孔104）的漏电问题将极大地影响电信号的传输及反馈结果。因此，在CMOS图像传感器的生产过程中需要对接触孔的漏电状况进行监控。
发明内容
本发明提供一种电性能测试结构，可以监控接触孔的漏电状况。
为了实现上述目的，本发明提供的电性测试结构包括：
半导体基底，包括阵列分布的多个第一离子掺杂区以及位于所述多个第一离子掺杂区外围的第二离子掺杂区，所述第一离子掺杂区和所述第二离子掺杂区的离子掺杂类型相反并形成PN结；
多个第一接触孔和多个第二接触孔，所述多个第一接触孔分别设置于各个所述第一离子掺杂区从而形成为多列，所述多个第二接触孔设置于所述第二离子掺杂区；
多条第一导电线以及第二导电线，所述多条第一导电线一一对应地设置于各列所述第一接触孔上，每条所述第一导电线与对应的一列所述第一接触孔电性连接，所述第二导电线与各条所述第一导电线的一端连接，使得所述多个第一接触孔之间并联；以及
第三导电线，设置于所述多个第二接触孔上方，并与所述多个第二接触孔电性连接；
其中，通过在所述第二导电线和所述第三导电线之间施加针对所述PN结的反向电压并获得电流测试结果，根据电流测试结果判断所述第一接触孔和所述第二接触孔的可靠性。
可选的，根据电流测试结果判断所述第一接触孔和所述第二接触孔的可靠性时，当测量的电流小于一电流阈值时，判断所述多个第一接触孔和所述多个第二接触孔未发生漏电，当测量的电流大于等于所述电流阈值时，判断至少一个所述第一接触孔或至少一个所述第二接触孔存在漏电。
可选的，所述半导体基底上还形成有CMOS图像传感器的像素区，所述电性测试结构包括阵列分布的多个虚拟像素单元，同一列上相邻的两个所述虚拟像素单元各设置有一个迁移晶体管并且共用一复位晶体管，并且，两个所述迁移晶体管和被共用的所述复位晶体管具有共用的源漏区，所述共用的源漏区作为所述第一离子掺杂区。
可选的，所述半导体基底上还形成有CMOS图像传感器的像素区，所述电性测试结构包括阵列分布的多个虚拟像素单元，同一列上相邻的两个所述虚拟像素单元各设置有一个迁移晶体管并且共用一复位晶体管，并且，两个所述迁移晶体管和被共用的所述复位晶体管具有共用的源漏区，所述共用的源漏区作为所述第一离子掺杂区。
可选的，所述第二离子掺杂区为环状且包围所述多个第一离子掺杂区。
可选的，多个所述第二接触孔在所述第二离子掺杂区上均匀设置。
可选的，所述第二导电线连接至一第一接触垫，所述第三导电线连接至一第二接触垫，所述第一接触垫和所述第二接触垫用于施加针对所述PN结的反向电压。
可选的，所述第三导电线的数量为多条，每条所述第三导电线设置于部分第二接触孔上方，并与所述部分第二接触孔电连接，每条所述第三导电线的一端均连接至所述第二接触垫。
可选的，所述第一离子掺杂区为N型，所述第二离子掺杂区为P型，在进行测试时，所述第二导电线的电位高于所述第三导电线的电位。
可选的，在进行测试时，在所述第二导电线上施加正电压，所述第三导电线接地。
可选的，所述第一离子掺杂区为P型，所述第二离子掺杂区为N型，在进行测试时，所述第二导电线的电位低于所述第三导电线的电位。
本发明的电性测试结构中，由于多个第一接触孔之间和多个第二接触孔之间均为并联状态，在所述第二导电线和所述第三导电线之间施加针对第一离子掺杂区和第二离子掺杂区之间形成的PN结的反向电压时，若任意一个所述第一接触孔和/或任意一个所述第二接触孔出现漏电的情况，则所述电性测试结构的电流测试结果将出现异常，也即所述电性测试结构的电流测试结果可以反映第一接触孔和第二接触孔的漏电状况，因此，利用所述电性测试结构可以方便、有效地监控多个第一接触孔和多个第二接触孔的漏电状况，在发现接触孔（第一接触孔和第二接触孔的统称）存在漏电问题时，可以通过热点失效分析可以方便地找出失效点，进而可以通过失效分析找出接触孔漏电的原因，有助于提高生产良率。
附图说明
图1为一种CMOS图像传感器的结构示意图。
图2为本发明一实施例的电性测试结构的平面示意图。
图3为图2的电性测试结构中虚线框部分的放大示意图。
附图标记说明：
（图1）101-像素单元，102-迁移晶体管的栅极结构，103-复位晶体管的栅极结构，104-接触孔；
（图2和图3）21-第一区域，211-第一离子掺杂区，212-第一接触孔，213-第一导电线，214-第二导电线，215-虚拟像素单元，216-迁移晶体管的栅极结构，217-复位晶体管的栅极结构，218-第三接触孔，22-第二区域，221-第二离子掺杂区，222-第二接触孔，223-第三导电线。
具体实施方式
以下结合附图和具体实施例对本发明提出的电性测试结构作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
随着集成度的提高，半导体器件中接触孔的形成空间受到挤压。如图1所示的图像传感器中，同一列相邻的两个像素单元101的迁移晶体管的漏极区共用，且迁移晶体管的漏极区还作为复位晶体管的源极区，接触孔104形成在两个迁移晶体管的栅极结构102和复位晶体管的栅极结构103之间。可见，接触孔104的形成空间受到挤压，接触孔104的工艺窗口很窄，导致接触孔104容易出现漏电等质量问题，也即在共用区域形成的接触孔是集成电路中的弱项（weak point），在半导体器件的生产过程中，需要监控接触孔的漏电状况，以提高半导体器件的质量。
为了监控半导体器件中接触孔的漏电状况，本实施例提供一种电性测试结构。所述电性测试结构包括半导体基底、多个第一接触孔、多个第二接触孔、多条第一导电线、第二导电线和第三导电线。所述半导体基底包括阵列分布的多个第一离子掺杂区以及位于所述多个第一离子掺杂区外围的第二离子掺杂区，所述第一离子掺杂区和所述第二离子掺杂区的离子掺杂类型相反并形成PN结。所述多个第一接触孔分别设置于各个所述第一离子掺杂区从而形成为多列，所述多个第二接触孔设置于所述第二离子掺杂区。所述多条第一导电线一一对应地设置于各列所述第一接触孔上，每条所述第一导电线与对应的一列所述第一接触孔电性连接，所述第二导电线与各条所述第一导电线的一端连接，使得所述多个第一接触孔之间并联。所述第三导电线设置于所述多个第二接触孔上方，并与所述多个第二接触孔电性连接。其中，通过在所述第二导电线和所述第三导电线之间施加针对所述PN结的反向电压并获得电流测试结果，根据电流测试结果判断所述第一接触孔和所述第二接触孔的可靠性。
具体的，根据电流测试结果判断所述第一接触孔和所述第二接触孔的可靠性时，当测量的电流小于一电流阈值时，判断所述多个第一接触孔和所述多个第二接触孔未发生漏电，当测量的电流大于等于所述电流阈值时，判断至少一个所述第一接触孔或至少一个所述第二接触孔存在漏电。
图2为本发明一实施例的电性测试结构的平面示意图。图3为图2的电性测试结构中虚线框部分的放大示意图。如图2和图3所示，所述电性测试结构中，所述多个第一离子掺杂区211可以阵列分布在半导体基底的第一区域21内，所述第二离子掺杂区221可以设置在半导体基底的第二区域22内。
本实施例中，所述第二区域22可以包围所述第一区域21，所述第二离子掺杂区221可以为环状且包围所述多个第一离子掺杂区211。所述第一离子掺杂区211和所述第二离子掺杂区221的离子掺杂类型相反并形成PN结。
另一实施例中，所述第二区域22内可以设置有多个第二离子掺杂区221，多个第二离子掺杂区221可以围绕所述多个第一离子掺杂区211设置。也就是说，围绕所述多个第一离子掺杂区211的第二离子掺杂区221间可以存在缺口。
本实施例中，所述第一区域21上的多个第一离子掺杂区211之间可以设置有隔离结构。所述第一区域21和所述第二区域22之间也可以设置有隔离结构（如设置在图2中的第一区域21和第二区域22之间的空白区域）。所述隔离结构可以为浅沟槽隔离（ShallowTrench Isolation，STI）。
如图3所示，所述多个第一接触孔212分别设置于各个所述第一离子掺杂区211从而形成为多列，所述多个第二接触孔222设置于所述第二离子掺杂区221。本实施例中，所述多个第二接触孔222可以均匀设置在所述第二离子掺杂区221上，以在向所述电性测试结构施加电压时，所述第二离子掺杂区221的各个区域的电压相同，有助于提高接触孔漏电测试的精度。
所述电性测试结构中，多条第一导电线213一一对应地设置于各列所述第一接触孔212上，每条所述第一导电线213与对应的一列所述第一接触孔212电性连接。所述第二导电线214与各条所述第一导电线213的一端连接，使得所述多个第一接触孔212之间并联。所述第三导电线223设置于所述多个第二接触孔222上方，并与所述多个第二接触孔222电性连接。
本实施例中，所述第一离子掺杂区211可以为N型，所述第二离子掺杂区221可以为P型，在进行测试时，所述第二导电线214的电位可以高于所述第三导电线223的电位，以使所述第一离子掺杂区211和所述第二离子掺杂区221之间的PN结为反向漏电的情况。具体的，在测试时，可以在所述第二导电线214上施加正电压，所述第三导电线223接地。
所述N型离子掺杂区的掺杂元素可以为磷（P），所述P型离子掺杂区的掺杂元素可以为硼（B）。但不限于此，可以根据需要选择掺杂的元素。所述第一离子掺杂区211和所述第二离子掺杂区221均可以为重掺杂区。
另一实施例中，所述第一离子掺杂区211可以为P型，所述第二离子掺杂221区可以为N型，在进行测试时，所述第二导电线214的电位可以低于所述第三导电线223的电位，以使所述第一离子掺杂区211和所述第二离子掺杂区221之间的PN结为反向漏电的情况。
所述电性测试结构还可以包括多个半导体结构（例如为栅极结构），且设定数量的所述半导体结构围绕一个所述第一接触孔212设置。也就是说，本实施例中，所述第一接触孔212可以设置在形成有多个半导体结构的密集区中。如此，所述电性测试结构可以监控设置在密集区中的接触孔的漏电状况，使得所述电性测试结构中的第一接触孔212更接近半导体器件中接触孔的实际情况，提高电性测试结构监控的准确度。由于第一接触孔212设置在密集区域，所述第二接触孔222设置在非密集区域，从而所述第一接触孔212出现漏电的概率比所述第二接触孔222出现漏电的概率大，因此，可以认为所述电性测试结构用于监控第一接触孔212的可靠性（例如漏电情况），当电性测试结构测量的电流大于等于所述电流阈值时，默认第二接触孔222没有漏电的情况，而判断至少一个第一接触孔212存在漏电，以重点对第一接触孔212进行失效分析，以提高失效分析的效率。
另一实施例中，所述电性测试结构可以用于监控第一接触孔212和第二接触孔222的漏电情况，此时不默认第二接触孔222没有漏电的情况，所述第二接触孔222可以监控非密集区的接触孔的漏电状况。
本实施例的电性测试结构可以用于监控图像传感器（例如图1所示的图像传感器）中接触孔的漏电状况。
具体的，所述半导体基底上还可以形成有CMOS图像传感器的像素区（图中未示出），如图3所示，所述电性测试结构包括阵列分布的多个虚拟像素单元215，同一列上相邻的两个所述虚拟像素单元215各设置有一个迁移晶体管并且共用一复位晶体管，并且，两个所述迁移晶体管和被共用的所述复位晶体管具有共用的源漏区，所述共用的源漏区作为所述第一离子掺杂区211，所述第一接触孔212位于两个所述迁移晶体管的栅极结构216和被共用的所述复位晶体管的栅极结构217之间。
需要说明的是，本实施例中，所述电性测试结构中的虚拟像素单元215、迁移晶体管、复位晶体管和第一接触孔212与半导体基底上CMOS图像传感器像素区中的像素单元、迁移晶体管、复位晶体管和接触孔可以在相应的工序中同时制作且尺寸相同，以使所述电性测试结构可以准确的监控CMOS图像传感器中接触孔的漏电情况。
本实施例的电性测试结构中，复位晶体管的漏极区上还可以是设置有第三接触孔218，所述第三接触孔218可以用于连接所述复位晶体管的漏极区。如图3所示，两个所述迁移晶体管的栅极结构216和被共用的所述复位晶体管的栅极结构217组成一个密集区，所述第三接触孔218设置在栅极结构的密集区外且位于行方向上的两个密集区之间，所述第三接触孔218距所述两个密集区中一个较近而距另一个较远。所述第三接触孔218与距离较远的密集区中的第一接触孔212通过第一离子掺杂区211电连接，或者说，所述第三接触孔218与距离较远的密集区中的第一接触孔212设置在同一个第一离子掺杂区211上。
需要说明的是，本实施例中，第一离子掺杂区211是在所述半导体结构形成之后（即迁移晶体管和复位晶体管的栅极结构形成之后）通过离子注入工艺形成的，所述栅极结构具有一定的高度（厚度），且通常所述栅极结构的侧面会形成有保护侧墙，如图3所示，虽然复位晶体管的栅极结构217的上表面会被注入一些掺杂离子，但是复位晶体管的栅极结构217两侧的第一离子掺杂区211并不导通。
继续参考图3，本实施例中，所述多条第一导电线213一一对应地设置于各列所述第一接触孔212上，每条所述第一导电线213与对应的一列所述第一接触孔212电性连接。具体的，所述第一导电线213可以沿列方向伸长，一条所述第一导电线213连接同一列的所述第一接触孔212，所述第二导电线214沿行方向设置且连接各条所述第一导电线213的一端，使得所述多个第一接触孔212之间并联。
另一实施例中，所述第一导电线213可以沿行方向伸长，一条所述第一导电线213可以连接同一行的所述第一接触孔212，所述第二导电线214可以沿列方向设置且连接各条所述第一导电线213的一端。也就是说，对于行列排布的所述多个第一接触孔212，行方向和列方向是相对而言的，行方向和列方向可以进行相对调换。
本实施例中，所述第三导电线223设置于所述多个第二接触孔222上方，并与所述多个第二接触孔222电性连接。所述第二导电线214可以连接至一第一接触垫（图中未示出），所述第三导电线223可以连接至一第二接触垫（图中未示出），所述第一接触垫和所述第二接触垫可以用于施加针对所述PN结的反向电压。
所述第三导电线223的数量可以为多条，每条所述第三导电线223可以设置于部分第二接触孔222上方，并与所述部分第二接触孔222电连接，每条所述第三导电线223的一端均可以连接至所述第二接触垫，便于向每条所述第三导电线223施加电压。而且，设置多条第三导电线223，各个第三导电线223之间可以具有间隙，从而可以便于第二导电线214引出并连接到第一接触垫上。作为示例，当所述第二离子掺杂区221为矩形时，可以在所述第二离子掺杂区221的每一条边上设置一条第三导电线223，每一条所述第三导电线223连接第二离子掺杂区221一条边上的所有第二接触孔222。
本实施例中，所述第一导电线213、所述第二导电线214和所述第三导电线223的材料可以为本领域常用的金属（例如铝、银、铜、或者铝铜合金等）。
本实施例的电性测试结构中，由于多个第一接触孔212之间和多个第二接触孔222之间均为并联状态，在所述第二导电线214和所述第三导电线223之间施加针对第一离子掺杂区211和第二离子掺杂区221之间形成的PN结的反向电压时，若任意一个所述第一接触孔212和/或任意一个所述第二接触孔222出现漏电的情况，则所述电性测试结构的电流测试结果将出现异常，也即所述电性测试结构的电流测试结果可以反映接触孔的漏电状况，因此，利用所述电性测试结构可以方便、有效地监控多个第一接触孔和多个第二接触孔的漏电状况，在发现接触孔存在漏电问题时，可以通过热点失效分析可以方便地找出失效点，进而可以通过失效分析找出接触孔漏电的原因，有助于提高生产良率。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种电性测试结构，其特征在于，包括：
半导体基底，包括阵列分布的多个第一离子掺杂区以及位于所述多个第一离子掺杂区外围的第二离子掺杂区，所述第一离子掺杂区和所述第二离子掺杂区的离子掺杂类型相反并形成PN结；
多个第一接触孔和多个第二接触孔，所述多个第一接触孔分别设置于各个所述第一离子掺杂区从而形成为多列，所述多个第二接触孔设置于所述第二离子掺杂区；
多条第一导电线以及第二导电线，所述多条第一导电线一一对应地设置于各列所述第一接触孔上，每条所述第一导电线与对应的一列所述第一接触孔电性连接，所述第二导电线与各条所述第一导电线的一端连接，使得所述多个第一接触孔之间并联；以及
第三导电线，设置于所述多个第二接触孔上方，并与所述多个第二接触孔电性连接；
其中，通过在所述第二导电线和所述第三导电线之间施加针对所述PN结的反向电压并获得电流测试结果，根据电流测试结果判断所述第一接触孔和所述第二接触孔的可靠性。
2.如权利要求1所述的电性测试结构，其特征在于，根据电流测试结果判断所述第一接触孔和所述第二接触孔的可靠性时，当测量的电流小于一电流阈值时，判断所述多个第一接触孔和所述多个第二接触孔未发生漏电，当测量的电流大于等于所述电流阈值时，判断至少一个所述第一接触孔或至少一个所述第二接触孔存在漏电。
3.如权利要求1所述的电性测试结构，其特征在于，所述半导体基底上还形成有CMOS图像传感器的像素区，所述电性测试结构包括阵列分布的多个虚拟像素单元，同一列上相邻的两个所述虚拟像素单元各设置有一个迁移晶体管并且共用一复位晶体管，并且，两个所述迁移晶体管和被共用的所述复位晶体管具有共用的源漏区，所述共用的源漏区作为所述第一离子掺杂区。
4.如权利要求1所述的电性测试结构，其特征在于，所述第二离子掺杂区为环状且包围所述多个第一离子掺杂区。
5.如权利要求1所述的电性测试结构，其特征在于，多个所述第二接触孔在所述第二离子掺杂区上均匀设置。
6.如权利要求1所述的电性测试结构，其特征在于，所述第二导电线连接至一第一接触垫，所述第三导电线连接至一第二接触垫，所述第一接触垫和所述第二接触垫用于施加针对所述PN结的反向电压。
7.如权利要求6所述的电性测试结构，其特征在于，所述第三导电线的数量为多条，每条所述第三导电线设置于部分第二接触孔上方，并与所述部分第二接触孔电连接，每条所述第三导电线的一端均连接至所述第二接触垫。
8.如权利要求1所述的电性测试结构，其特征在于，所述第一离子掺杂区为N型，所述第二离子掺杂区为P型，在进行测试时，所述第二导电线的电位高于所述第三导电线的电位。
9.如权利要求8所述的电性测试结构，其特征在于，在进行测试时，在所述第二导电线上施加正电压，所述第三导电线接地。
10.如权利要求1所述的电性测试结构，其特征在于，所述第一离子掺杂区为P型，所述第二离子掺杂区为N型，在进行测试时，所述第二导电线的电位低于所述第三导电线的电位。
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