DE10154649A1 - Halbleiterspeicherbauelement mit redundanten Zellen und Verfahren zur Durchführung eines Voralterungstests - Google Patents

Abstract

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit mehreren Hauptzellen und mehreren redundanten Zellen sowie auf ein Verfahren zur Durchführung eines zugehörigen Voralterungs-Tests. DOLLAR A Erfindungsgemäß ist ein Speicher- und Dekodierschaltkreis zur Speicherung von Adressinformation zwecks Zuweisung einer defekten Hauptzelle und zur Erzeugung eines Redundanzmerksignals vorgesehen, wenn die der gespeicherten Adressinformation entsprechende defekte Hauptzelle durch eine momentane Adressisnformation zugewiesen wird. Ein Master-Schmelzsicherungsschaltkreis (100) erzeugt Schaltsteuersignale (SCTN1, SCTN2) gemäß einem verbundenen Zustand einer Master-Schmelzsicherung (MF) und in Reaktion auf ein spezifisches Testsignal (PBINB), wobei die Schaltsteuersignale die Adressinformation unabhängig vom verbundenen Zustand der Master-Schmelzsicherung wegschalten, so dass sie nicht zum Speicher- und Dekodierschaltkreis für Adressen gelangt. DOLLAR A Verwendung in der Halbleiterspeichertechnologie.

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement nach dem Oberbegriff des Anspruchs 1 und auf ein zugehöriges Verfahren zur Durchführung eines Burn-in-Tests, d. h. eines Voralterungstests.

Nach Herstellung von Halbleiterspeicherbauelementen wird üblicherwei­ se ein Auslesevorgang durchgeführt, um defekte Bauelemente zu detek­ tieren und zu entfernen und damit die Gesamtqualität der Bauelemente sicherzustellen. In einem bestimmten derartigen Auslesevorgang wird ein sogenannter Burn-in-Test oder Voralterungstest ausgeführt, der so­ wohl eine beschleunigte Feldstärke- als auch Temperaturbelastung beinhalten kann. In einem Voralterungstest, üblicherweise auch Belas­ tungstest genannt, wird das Bauelement in einem Zustand betrieben, bei dem die Spannung und die Temperatur auf Werte deutlich höher als die normale Betriebsspannung und -temperatur des Bauelements gesetzt werden. Außerdem wird über eine kurze Zeitspanne hinweg eine Belas­ tungsspannung höher als diejenige an das Bauelement angelegt, die oftmals einen anfänglichen Ausfall während des normalen Betriebs ver­ ursacht. Dadurch wird ein Bauelement, in welchem ein Defekt ansonsten nicht vor dem beginnenden Betrieb des Bauelements existiert, im vor­ hinein erkannt und aus der Produktion herausgenommen. Zwecks Ver­ besserung der Produktionsausbeute bei gleichzeitig erhöhter Kapazität und höherem Integrationsgrad des Bauelements wird ein Redundanz­ schema benutzt, bei dem eine redundante Speicherzelle als Ersatz für eine defekte Zelle dient. Im Redundanzschema ist es wichtig, die Re­ dundanzflexibilität zu maximieren, um die Reparatureffizienz zu erhöhen und dadurch die Vergrößerung der Chipabmessung zu minimieren.

Um die Zeitdauer zur Durchführung des Voralterungs-Testvorgangs zu verkürzen, ist es bevorzugt, die Zeitdauer zu erhöhen, während der eine hohe oder niedrige Spannung an alle Zellen über einen Bitleitungs-Ab­ tastverstärker angelegt wird, wie dem Fachmann allgemein bekannt. Üb­ licherweise wird der Voralterungs-Testvorgang durch Auswählen einer Anzahl von Zellenfeldblöcken größer als die im Normalbetrieb gewählte Anzahl an Zellenfeldblöcken, Aktivieren von Wortleitungen der ausge­ wählten Zellenfeldblöcke und Anlegen einer Speisespannung VCC oder Massespannung OV an mit den aktivierten Wortleitungen verbundene Zellen durchgeführt.

Fig. 1 zeigt ein Beispiel von herkömmlich im Voralterungs-Testvorgang ausgewählten Zellenfeldblöcken, wobei die Anzahl an Zellenfeldblöcken bei diesem Testvorgang viermal so groß ist wie die Anzahl an im Normalbetrieb aktivierten Zellenfeldblöcken.

Fig. 2 zeigt ein weiteres herkömmliches Beispiel, bei dem die Anzahl an im Voralterungs-Testvorgang ausgewählten Zellenfeldblöcken achtmal so groß ist wie die Anzahl an aktivierten Zellenfeldblöcken im Normalbe­ trieb.

Wenn die Anzahl der Wortleitungen, die aktiviert werden, erhöht wird, um die Zeitdauer für den Voralterungs-Testvorgang zu verkürzen, wird die Größe des Zellenfeldblocks, für den die Wortleitungen synchron akti­ viert werden können, entsprechend verringert. Dadurch wird die Zeilen­ redundanzflexibilität herabgesetzt. Bei Vergleich der Zellenfeldblöcke von Fig. 2 mit jenen von Fig. 1 ist ersichtlich, dass die Anzahl der Wort­ leitungen, die synchron aktiviert werden können, um das Doppelte er­ höht ist, wobei die Größe der Zellenfeldblöcke um die Hälfte verringert ist. Gleichzeitig wird die Zeilenredundanzflexibilität um die Hälfte redu­ ziert, die innerhalb der Größe der verringerten Blöcke definiert ist.

Dementsprechend kann die Voralterungs-Testdauer gemäß dem vorste­ henden Testschema reduziert werden. Es reduziert jedoch auch die Re­ dundanzflexibilität, was in einer Herabsetzung der Produktionsausbeute resultiert. Um eine Verbesserung bezüglich dieser Schwierigkeiten zu erzielen, ist es wünschenswert, die Anzahl an Zeilenredundanzen zu steigern, die Chipabmessung erhöht sich aber dadurch.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementes der eingangs genannten Art und eines zugehörigen Verfahrens zur Durchführung eines Voralterungstests zu­ grunde, mit denen sich die Voralterungs-Testdauer ohne Reduzierung der Zeilenredundanzflexibilität verringern lässt.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halblei­ terspeicherbauelementes mit den Merkmalen des Anspruchs 1 sowie eines Voralterungs-Testverfahrens mit den Merkmalen des Anspruchs 4.

Beim erfindungsgemäßen Halbleiterspeicherbauelement ist keine redun­ dante Wortleitung zugewiesen, wenn ein spezifischer Testvorgang, wie ein Voralterungs-Testvorgang, ausgeführt wird. Die Zeitdauer für einen Voralterungs-Testvorgang kann dadurch verringert werden, dass viele Wortleitungen synchron aktiviert werden, um viele Zellen während des Voralterungs-Testvorgangs zu belasten. Außerdem kann die Produkti­ onsausbeute durch Maximieren der Zeilenredundanzflexibilität zwecks Minimierung einer Vergrößerung der Chipabmessung während des Normalbetriebs verbessert werden. Dadurch ist es möglich, die Voralte­ rungs-Testdauer durch Maximieren der Effizienz der Zeilenredundanz zu reduzieren, wobei die Anzahl an synchron aktivierten Leitungen während des Voralterungs-Testvorgangs maximiert wird.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend näher beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten herkömmlichen Ausführungsbeispiele sind in den Zeichnungen darge­ stellt, in denen zeigen:

Fig. 1 und 2 schematische Darstellungen von während eines Voralte­ rungs-Testvorgangs ausgewählten Speicherblöcken ge­ mäß dem Stand der Technik,

Fig. 3 ein Schaltbild eines übergeordneten Schmelzsicherungs­ schaltkreises gemäß der Erfindung und

Fig. 4 ein Schaltbild eines Speicher- und Dekodierschaltkreises für redundante Adressen gemäß der Erfindung.

Zunächst sei angemerkt, dass ein erfindungsgemäßer übergeordneter Schmelzsicherungsschaltkreis, auch Haupt- oder Master-Schmelzsiche­ rungsschaltkreis bezeichnet, eine übergeordnete Schmelzsicherung, auch Haupt- oder Master-Schmelzsicherung bezeichnet, umfasst, um anzuzeigen, ob ein Reparaturvorgang durchgeführt wird oder nicht. Ein Speicher- und Dekodierschaltkreis für Adressen speichert Adressenin­ formationen, die zu einer defekten Zelle gehören. Der Speicher- und Dekodierschaltkreis für Adressen stellt fest, ob die gespeicherten Ad­ resseninformationen identisch mit momentanen Adresseninformationen sind, und erzeugt ein Redundanzmerkersignal in Abhängigkeit vom festgestellten Resultat. Wenn das Redundanzmerkersignal aktiviert wird, wird eine redundante anstelle einer defekten Speicherzelle ausgewählt.

Fig. 3 zeigt einen erfindungsgemäßen übergeordneten Schmelzsiche­ rungsschaltkreis 100, der aus zwei p-Kanal Metall-Oxid-Halbleiter (PMOS)-Transistoren 102, 106, zwei n-Kanal MOS-Transistoren 104, 110, einer übergeordneten Schmelzsicherung MF und zwei Invertern 108, 112 aufgebaut ist. Der PMOS-Transistor 102 weist einen Strompfad auf, der zwischen einer Versorgungsspannung und einem Anschluss der Hauptschmelzsicherung MF gebildet ist, und an eine Gate-Elektrode desselben wird ein Einschaltsignal PSET angelegt. Der NMOS-Transis­ tor 104 weist einen Strompfad auf, der zwischen dem anderen An­ schluss der Hauptschmelzsicherung MF und einer Massespannung ge­ bildet ist, während an eine Gate-Elektrode desselben das Einschaltsig­ nal PSET angelegt wird. Der PMOS-Transistor 106 weist einen Strom­ pfad auf, der zwischen der Versorgungsspannung und einem Knoten ND1 gebildet ist, während eine Gate-Elektrode dieses Transistors 106 an ein Voralterungstest-Merkersignal PBINB angekoppelt ist.

Das Einschaltsignal PSET behält einen niedrigen Pegel bei, solange die Versorgungsspannung nicht auf einen vorgegebenen Pegel gelangt, während es auf hohen Pegel geht, wenn die Versorgungsspannung auf den vorgegebenen Pegel geht oder diesen übersteigt. Das Voralterungs­ test-Merkersignal PBINB wird von einem herkömmlichen, nicht gezeig­ ten Modusregistersatz (MRS) bereitgestellt. Es ist so programmiert, dass es für einen Voralterungs-Testmodus einen niedrigen Pegel und für ei­ nen Normalbetriebsmodus einen hohen Pegel aufweist, und zwar ge­ mäß einer Kombination von Adressensignal und externem Signal zur Festlegung eines spezifischen Testmodus. Ein Beispiel, welches den MRS zeigt, ist in der Patentschrift US 5.973.988 offenbart, deren Inhalt hierin durch Verweis aufgenommen wird.

Wie aus Fig. 3 weiter ersichtlich, ist der Inverter 108 mit einem Ein­ gangsanschluss an den Knoten ND1 angeschlossen, und der Inverter 112 ist mit einem Eingangsanschluss an einen Ausgangsanschluss des Inverters 108 angeschlossen. Der Inverter 108 liefert ein erstes Schalt­ steuersignal SCTN1, und der Inverter 112 liefert ein zweites Schaltsteu­ ersignal SCTN2. Die beiden Schaltsteuersignale SCTN1 und SCTN2 werden an einen Speicher- und Dekodierschaltkreis 200 für Adressen angelegt, der unten in Verbindung mit Fig. 4 erläutert wird. Der NMOS- Transistor 110 weist einen Strompfad auf, der zwischen dem Knoten ND1 und der Massespannung gebildet ist, während eine Gate-Elektrode dieses Transistors 110 an den Ausgangsanschluss des Inverters 108 gekoppelt ist. Der Inverter 108 und der NMOS-Transistor 110 bilden ei­ nen Zwischenspeicherschaltkreis.

Fig. 4 zeigt den Speicher- und Dekodierschaltkreis 200 für Adressen, der mehrere Schmelzsicherungen F1, F2, F3, F4 und mehrere NMOS- Transistoren 202, 204, 206, 208 aufweist, von denen je einer mit einer der Schmelzsicherungen F1, F2, F3, F4 in Reihe geschaltet ist. Die Schmelzsicherungen F1, F2, F3, F4 speichern Blockauswahlsignale DRABLK zur Zuweisung eines jeweiligen Speicherblocks, der eine de­ fekte Speicherzelle besitzt, und Wortleitungsauswahlsignale DRAWL zur Zuweisung der defekten Speicherzelle. Die NMOS-Transistoren 202, 204, 206, 208 werden synchron in Abhängigkeit vom ersten Schaltsteu­ ersignal SCTN1, dass vom Hauptschmelzsicherungsschaltkreis 100 der Fig. 3 bereitgestellt wird, leitend bzw. sperrend geschaltet. Der Speicher- und Dekodierschaltkreis 200 für Adressen umfasst PMOS-Transistoren 210 und 212, NMOS-Transistoren 214, 216, 218 und 220, NAND-Gatter 222 und 226 sowie einen Inverter 224.

Der NMOS-Transistor 202 und die Schmelzsicherung F1 sind seriell zwischen das Wortleitungsauswahlsignal DRAWL und einen Knoten ND2 eingeschleift, und in gleicher Weise sind zwischen das Signal DRAWL und den Knoten ND2 der NMOS-Transistor 204 und die Schmelzsicherung F2 seriell eingeschleift. Der NMOS-Transistor 206 und die Schmelzsicherung F3 sind seriell zwischen das Blockauswahl­ signal DRABLK und den Knoten ND2 eingeschleift, und in gleicher Wei­ se sind der NMOS-Transistor 208 und die Schmelzsicherung F4 seriell zwischen dieses Signal DRABLK und den Knoten ND2 eingeschleift. Gate-Elektroden der NMOS-Transistoren 202, 204, 206, 208 sind an das erste Schaltsteuersignal SCTN1 angekoppelt. Der PMOS-Transistor 210 ist zwischen den Knoten ND2 und die Versorgungsspannung einge­ schleift, und der PMOS-Transistor 212 ist zwischen einen Knoten ND3 und die Versorgungsspannung eingeschleift. Gate-Elektroden der PMOS-Transistoren 210 und 212 sind an einen Ausgang des NAND- Gatters 226 angekoppelt. Die NMOS-Transistoren 214 und 218 sind se­ riell zwischen den Knoten ND2 und die Massespannung eingeschleift, und die NMOS-Transistoren 216 und 220 sind seriell zwischen den Knoten ND3 und die Massespannung eingeschleift. Gate-Elektroden der NMOS-Transistoren 214 und 216 sind an das zweite Schaltsteuer­ signal SCTN2 angekoppelt. Gate-Elektroden der NMOS-Transistoren 218 und 220 sind an einen Ausgang des NAND-Gatters 226 gekoppelt. Die Knoten ND2 und ND3 sind mit je einem Eingang des NAND-Gatters 222 verbunden, und der Inverter 224 liefert ein Redundanzmerkersignal PRENi in Abhängigkeit von einem Ausgangssignal des NAND-Gatters 222.

Die Hauptschmelzsicherung MF von Fig. 3 behält einen verbundenen Zustand, solange eine Hauptspeicherzelle des zugehörigen Speicher­ blocks nicht repariert wird, und sie wird durchtrennt, wenn die Haupt­ speicherzelle repariert wird. Ein Signal PRTR ist im MRS so program­ miert, dass es anzeigt, welche Wortleitung der normalen und redundan­ ten Wortleitungen ausgewählt ist. Speziell ist das Signal PRTR so pro­ grammiert, dass es einen niedrigen Pegel einnimmt, wenn die normale Wortleitung ausgewählt ist, während es einen hohen Pegel einnimmt, wenn die redundante Wortleitung ausgewählt ist.

Für den Fall, dass die Hauptschmelzsicherung MF durchtrennt ist, geht das erste Schaltsteuersignal SCTN1, wenn der Normalbetrieb nach dem Einschalten, d. h. nachdem das Signal PBINB einen hohen Pegel beibe­ halten hat, auf niedrigen Pegel, während das zweite Schaltsteuersignal SCTN2 auf hohen Pegel gelangt. Wenn das Steuersignal PRTR auf ho­ hen Pegel geht, erzeugt der Speicher- und Dekodierschaltkreis 200 für Adressen ein Redundanzmerkersignal PRENi auf hohem Pegel für die redundante Wortleitung, die zu der zu aktivierenden externen Zeilen­ blockadresse gehört. Die normale Wortleitung wird dann deaktiviert, wie dem Fachmann allgemein bekannt.

Beispiele für den vorstehenden Betrieb sind in der Patentschrift US 5.327.380, in der Patentschrift US 5.355.339, in der Patentschrift US 6.067.268 und in der Patentschrift US 6.094.382 offenbart, deren Inhalt hierin durch Verweis aufgenommen wird.

Wenn der Voralterungs-Testvorgang durchgeführt wird oder das Signal PBINB auf niedrigen Pegel gelangt, geht das erste Schaltsteuersignal SCTN1 auf hohen Pegel, während das zweite Schaltsteuersignal SCTN2 auf niedrigen Pegel geht. Die NMOS-Transistoren 202, 204, 206, 208 werden sperrend geschaltet, während die NMOS-Transistoren 214 und 216 leitend geschaltet werden. Dadurch werden die Signale DRAWL und DRABLK nicht zum Speicher- und Dekodierschaltkreis 200 für Adressen geliefert. Da das Steuersignal PRTR auf niedrigem Pegel gehalten wird, empfängt das NAND-Gatter 222 einen niedrigen Pegel von den Knoten ND1 und ND2. Daher ist das Redundanzmerkersignal PRENi entsprechend der zu aktivierenden externen Adresse für die nor­ male Wortleitung deaktiviert.

Beim erfindungsgemäßen Halbleiterspeicherbauelement kann somit die für den Voralterungs-Testvorgang benötigte Zeitdauer dadurch verkürzt werden, dass viele Wortleitungen synchron aktiviert werden, um wäh­ rend des Voralterungs-Testvorgangs vielen Zellen eine Belastung auf­ zuerlegen. Außerdem kann die Produktionsausbeute verbessert werden, indem die Zeilenredundanzflexibilität zwecks Minimierung einer Erhö­ hung der Chipabmessung während des Normalbetriebs maximiert wird.

Claims (7)

1. Halbleiterspeicherbauelement mit
einer Mehrzahl von Hauptzellen und einer Mehrzahl von redundan­ ten Zellen,
gekennzeichnet durch
einen Speicher- und Dekodierschaltkreis (200) zur Speicherung von Adressinformation zwecks Zuweisung einer defekten Hauptzelle und zur Erzeugung eines Redundanzmerkersignals, wenn die zur gespeicherten Adressinformation gehörige defekte Hauptzelle durch eine momentane Adressinformation zugewiesen wird, und
einen Haupt-Schmelzsicherungsschaltkreis (100) zur Erzeugung von Schaltsteuersignalen gemäß einem verbundenen Zustand einer Haupt-Schmelzsicherung mit Speicherung, ob die defekte Hauptzelle durch die redundante Zelle ersetzt wird, wobei der Haupt-Schmelz­ sicherungsschaltkreis die Schaltsteuersignale in Abhängigkeit von einem spezifischen Testsignal erzeugt, das einen spezifischen Testmodus an­ zeigt, wobei die Schaltsteuersignale die Adressinformation unabhängig vom verbundenen Zustand der Haupt-Schmelzsicherung wegschaltet, so dass sie nicht dem Speicher- und Dekodierschaltkreis für Adressen zugeführt wird.

2. Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch ge­ kennzeichnet, dass das spezifische Testsignal in einem Modusregister­ satz so programmiert ist, dass es während eines Voralterungs-Testvor­ gangs auf niedrigem Pegel aktiviert und während eines Normalbetriebs auf hohem Pegel deaktiviert ist.

3. Halbleiterspeicherbauelement nach Anspruch 1 oder 2, weiter da­ durch gekennzeichnet, dass der Haupt-Schmelzsicherungsschaltkreis folgende Elemente enthält:
einen ersten PMOS-Transistor (102), der zwischen eine Versor­ gungsspannung und einen ersten Anschluss der Haupt-Schmelz­ sicherung (MF) eingeschleift ist und durch ein Einschaltsignal (PSET) gesteuert wird,
einen zweiten PMOS-Transistor (106), der zwischen die Versor­ gungsspannung und einen zweiten Anschluss der Haupt- Schmelzsicherung eingeschleift ist und durch ein Voralterungs- Testsignal (PBINB) gesteuert wird,
einen ersten NMOS-Transistor (104), der zwischen den zweiten An­ schluss der Haupt-Schmelzsicherung und eine Massespannung einge­ schleift ist und durch das Einschaltsignal gesteuert wird,
einen ersten Inverter (108), der eingangsseitig an den zweiten An­ schluss der Haupt-Schmelzsicherung angeschlossen ist und ausgangs­ seitig ein erstes (SCTN1) der Schaltsteuersignale abgibt,
einen zweiten NMOS-Transistor (110), der zwischen den zweiten Anschluss der Haupt-Schmelzsicherung und die Massespannung einge­ schleift ist und durch das erste Schaltsteuersignal gesteuert wird, und
einen zweiten Inverter (112), der ein zweites (SCTN2) der Schalt­ steuersignale, das komplementär zum ersten Schaltsteuersignal ist, in Abhängigkeit vom Ausgangssignal des ersten Inverters abgibt.

4. Verfahren zur Durchführung eines Voralterungs-Tests bei einem Halbleiterspeicherbauelement, gekennzeichnet durch folgende Schritte:

• - Bereitstellen eines Voralterungs-Testsignals (PBINB),
• - Erzeugen von Schaltsteuersignalen (SCTN1, SCTN2) in Abhängig­ keit vom Voralterungs-Testsignal und
• - Anlegen der Schaltsteuersignale an einen Speicher- und Dekodier­ schaltkreis (200) für Adressen, so dass dieser in Abhängigkeit von den Schaltsteuersignalen deaktiviert wird.

5. Verfahren nach Anspruch 4, weiter dadurch gekennzeichnet, dass die Schaltsteuersignale ein erstes und ein zweites Schaltsteuersignal beinhalten.

6. Verfahren nach Anspruch 4 oder 5, weiter dadurch gekennzeichnet, dass ein Zeigersignal (PRTR) bereitgestellt und zusammen mit den Schaltsteuersignalen angelegt wird, um den Speicher- und Dekodier­ schaltkreis für Adressen zu deaktivieren.

7. Verfahren nach Anspruch 6, weiter dadurch gekennzeichnet, dass das Zeigersignal (PRTR) in einem Modusregistersatz bereitgestellt wird.