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HINTERGRUND DER ERFINDUNG
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Gebiet der Erfindung
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Die Erfindung betrifft einen Flashspeicher sowie ein Löschverfahren für einen solchen, und spezieller betrifft sie einen Zeilendecodierer in einem Flashspeicher und ein Löschverfahren für eine Flashspeicherzelle in einem solchen.
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Hintergrund gemäß der einschlägigen Technik
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Einhergehend mit der Erhöhung des Integrationsgrads von Flashspeichern ist es erforderlich, dass die Dicke eines Isolierfilms verringert wird, der über eine Struktur verfügt, bei der ein ONO-Isolierfilm, bei dem es sich um einen dielektrischen Film handelt, zwischen einem potenzialfreien oder Floatgate und einem Steuergate vorhanden ist, bei dem ein Oxidfilm, ein Siliciumnitridfilm und ein Oxidfilm sequenziell aufeinander gestapelt sind. Indessen ist es, da eine höhere Löschgeschwindigkeit erforderlich ist, auch erforderlich, dass eine während eines Löschvorgangs angelegte Spannung höher ist.
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Die 1 veranschaulicht die Struktur einer Flashspeicherzelle.
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Gemäß der 1 verfügt eine Flashspeicherzelle über einen in einem Halbleitersubstrat 100 ausgebildeten Sourcebereich 104 sowie einen Drainbereich 102 sowie einen Kanalbereich (nicht dargestellt) zwischen dem Sourcebereich 104 und dem Drainbereich 102. Über dem Kanalbereich ist ein Floatgate 108 mit einem dazwischen liegenden Tunneloxidfilm 106 ausgebildet. Ferner ist über dem Floatgate 108 ein Steuergate 112 mit einem dazwischen liegenden dielektrischen Film 110 ausgebildet. Ein Löschvorgang für die Flashspeicherzelle erfolgt durch Entladen von Ladungen (Elektronen) vom Floatgate 108 zum Halbleitersubstrat 100 mittels FN(Fowler-Nordheim)-Tunneln. Zu einem üblichen Löschverfahren gehört es, eine negative hohe Spannung (z. B. –8 V) an das Steuergate 112 anzulegen und eine angemessene Spannung (z. B. +8 V) an das Halbleitersubstrat 100 anzulegen. Dabei wird der Drainbereich 102 auf hoher Impedanz oder potenzialfrei gehalten, um den Löscheffekt zu maximieren. Zwischen dem Steuergate 112 und dem Halbleitersubstrat 100 wird durch das obige Verfahren ein starkes elektrisches Feld aufgebaut. Daher wird FN-Tunneln erzeugt, so dass die Ladungen (Elektronen) innerhalb des Floatgates 108 zum Halbleitersubstrat 100 hin entladen werden.
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Wie oben beschrieben, wird herkömmlicherweise während des Löschvorgangs die Potenzialdifferenz zwischen dem Steuergate 112 und dem Halbleitersubstrat 100 oder zwischen Source und Drain 104 und 102 ungefähr 16 V, da –8 V an das Steuergate 112 und +8 V an das Halbleitersubstrat 100 angelegt werden. Diese Potenzialdifferenz wird durch das Floatgate 108 verteilt, so dass die zwischen das Steuergate 112 und das Floatgate 108 angelegte Spannung, die proportional zum Kapazitätsverhältnis des Bauteils ist, ungefähr 8 V beträgt. Da die Durchbruchsspannung des dielektrischen Films 110 zwischen den zwei Gates 112 und 108 14 V beträgt, kann die Isolierfestigkeit des ONO-Isolierfilms 110 die beim Löschen aufgebaute Potenzialdifferenz ausreichend meistern.
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Wie es in der 2 dargestellt ist, zeigt das Floatgate 108, wenn es mit einem Kontakt 114 verbunden ist (siehe 'A' in der 2), die Charakteristik einer Transkonduktanzzelle (Zelle mit niedrigem Gm-Wert), bei der der Strom sehr niedrig wird, wie er fließt, wenn ein Äquipotenzialzustand für die Spannung am Floatgate 108 und die an den Drain 102 angelegte Spannung besteht. Ausbeuteverluste dieser Zelle werden durch eine Spalte verbessert, die vorab beim Design bereitgestellt wird, d. h. ein Reparaturschema (siehe die 3) mit Ersatz durch eine Redundanzzelle. Wenn jedoch die beim Löschen angelegte Spannung gleichzeitig an eine ausgefallene Zelle und eine reparierte Zelle angelegt wird, wird die zwischen das Steuergate 112 und das Floatgate 108 angelegte Spannung ungefähr 15,5 V, wie es in der 2 dargestellt ist. Dies ist mehr als es der Isolierfestigkeit des ONO-Isolierfilms entspricht, und so wird während dieses Zyklus ein Fehler verursacht. Anders gesagt, werden beim Laschen die Source 104 und der Drain 102 potenzialfrei gemacht, –8 V werden an das Steuergate 112 angelegt, und +8 V werden an das Halbleitersubstrat 100 angelegt. Dabei wird, da das Halbleitersubstrat 100 vom p-Typ ist und der Drain 102 vom n-Typ ist, zwischen das Halbleitersubstrat 100 und den Drain 102, die als pn-Diode dienen, eine Durchlassspannung angelegt. Demgemäß besteht das Ergebnis darin, dass unter Berücksichtigung des Spannungsabfalls der pn-Diode eine Spannung von ungefähr 7,5 V an den Drain 102 angelegt wird. Daher verfügt, wenn das Floatgate 108 mit dem Kontakt 114 verbunden ist, dasselbe über eine Spannung von 7,5 V, da seine Spannung und die am Drain 102 liegende Spannung gleich sind. Auch ist das Ergebnis dasjenige, dass eine Spannung von ungefähr 15,5 V an den dielektrischen Film 110 zwischen dem Floatgate 108 und dem Steuergate 112 angelegt ist. Daher kann ein Durchbruchseffekt der Isolierung auftreten.
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Die
US 5,875,129 A beschreibt einen Zeilendecodierer in einem Flash-Speicher, der einen CMOS-Inverter aufweist, an dessen Eingang ein erstes Eingangssignal angelegt wird, und dessen Ausgang mit einer Wortleitung verbunden ist, und der zwischen einen ersten Schalter-Kreis zum Auswählen einer ersten oder einer zweiten Versorgungsspannung und einen zweiten Schalter-Kreis zum Auswählen einer Massespannung oder einer negativen Spannung geschaltet ist. Der zweite Schalter-Kreis dient dazu, zum Löschen eine negative Löschspannung an die Wortleitung anzulegen.
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Aus der
US 6,418,051 B2 ist ein nicht-flüchtiger Speicher bekannt, der zumindest eine Matrix aus Speicherzellen und zumindest eine Matrix aus redundanten Speicherzellen, die jeweils in Zeilen und Spalten organisiert sind, sowie eine Zeilen- und Spaltendecodierschaltung aufweist. zum Lesen und Modifizieren von Daten, die in den Speicherzellen gespeichert sind, ist eine Lese- und Modifizierungsschaltung vorgesehen. Wird bei dem Speichern eine fehlerhafte Zeile erkannt, so kann diese durch eine entsprechende redundante Zellenzeile ersetzt werden.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Demgemäß wurde die Erfindung dazu erdacht, eines oder mehrere Probleme aufgrund von Einschränkungen und Nachteilen in der einschlägigen Technik im Wesentlichen zu vermeiden, und es ist eine Aufgabe der Erfindung, einen Zeilendecodierer in einem Flashspeicher zu schaffen, bei dem die Massespannung an eine Wortleitung angelegt wird, die mit einer Zelle verbunden ist, in der ein Ausfallsbit auftrat, und die Löschspannung an eine Wortleitung angelegt wird, die mit einer Zelle verbunden ist, in der kein Ausfallsbit auftrat, um einen Durchbruchseffekt der Isolierung in Form eines dielektrischen Films zwischen einem Floatgate und einem Steuergate in einem Löschmodus zu verhindern.
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Es ist eine andere Aufgabe der Erfindung, ein Löschverfahren für eine Flashspeicherzelle zu schaffen, das einen Durchbruchseffekt der Isolierung in Form des dielektrischen Films zwischen einem Floatgate und einem Steuergate in einem Löschmodus verhindern kann.
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Bei einer bevorzugten Ausführungsform ist der erfindungsgemäße Zeilendecodierer in einem Flashspeicher dadurch gekennzeichnet, dass er mit Folgendem versehen ist: einem PMOS-Transistor mit einer Gateelektrode zum Empfangen eines ersten Eingangssignals als Eingangssignal, der zwischen einen ersten Versorgungsspannungsanschluss und einen ersten Knoten geschaltet ist; einem ersten NMOS-Transistor mit einer Gateelektrode zum Empfangen des ersten Eingangssignals als Eingangssignal, der zwischen den ersten Knoten und einen zweiten Knoten geschaltet ist; einem zweiten NMOS-Transistor mit einer Gateelektrode zum Empfangen des zweiten Eingangssignals als Eingangssignal, der zwischen den zweiten Knoten und einen Masseanschluss geschaltet ist; und einer Schalteinrichtung mit einer Gateelektrode zum Empfangen des dritten Eingangssignals als Eingangssignal, der zwischen den zweiten Knoten und einen zweiten Versorgungsspannungsanschluss geschaltet ist; wobei der erste Knoten mit Wortleitungen verbunden ist.
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Eine vom ersten Versorgungsspannungsanschluss ausgegebene Spannung ist eine positive Spannung.
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Eine vom zweiten Versorgungsspannungsanschluss ausgegebene Spannung ist eine negative Spannung.
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Die Schalteinrichtung kann aus einem NMOS-Transistor bestehen.
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Bei einer anderen bevorzugten Ausführungsform ist das Löschverfahren für eine Flashspeicherzelle unter Verwendung eines Zeilendecodierers gemäß der Erfindung dadurch gekennzeichnet, dass eine Wortleitung, an die eine Zelle mit einem Ausfallsbit angeschlossen ist, und eine Wortleitung, an die eine Zelle ohne Ausfallsbit angeschlossen ist, unterschieden werden; und in einem Löschmodus, um einen Isolierungsdurchbruch eines dielektrischen Films zwischen einem Floatgate und einem Steuergate in der Zelle, in der ein Ausfallsbit aufgetreten ist, zu verhindern, an die Wortleitung, mit der die Zelle mit aufgetretenem Ausfallsbit verbunden ist, eine Massespannung angelegt wird, und an die Wortleitung, mit der die Zelle ohne Ausfallsbit verbunden ist, eine negative Spannung, die eine Löschspannung ist, angelegt wird.
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Im Löschmodus wird der Zeilendecodierer dazu verwendet, die Löschspannung an die Wortleitung anzulegen. Dabei verfügt der Zeilendecodierer über einen PMOS-Transistor mit einer Gateelektrode zum Erhalten eines ersten Eingangssignals als Eingangssignal, der zwischen einen ersten Versorgungsspannungsanschluss und einen ersten Knoten geschaltet ist, einen ersten NMOS-Transistor mit einer Gateelektrode zum Empfangen des ersten Eingangssignals als Eingangssignal, der zwischen den ersten Knoten und einen zweiten Knoten geschaltet ist, und einen zweiten NMOS-Transistor mit einer Gateelektrode zum Empfangen eines zweiten Eingangssignals als Eingangssignal, der zwischen den zweiten Knoten und einen Masseanschluss geschaltet ist, und einen Schalttransistor mit einer Gateelektrode zum Empfangen eines dritten Eingangssignals als Eingangssignal, der zwischen den zweiten Knoten und einen zweiten Versorgungsspannungsanschluss geschaltet ist, wobei der erste Knoten mit Wortleitungen verbunden ist. Ferner wird, um die Massespannung an die Wortleitung zu legen, die mit der Zelle verbunden ist, in der ein Ausfallsbit aufgetreten ist, eine Versorgungsspannung als erstes Eingangssignal und zweites Eingangssignal angelegt, während eine negative Spannung als drittes Eingangssignal angelegt wird. Um die negative Spannung, die eine Löschspannung ist, an die Wortleitung anzulegen, die mit der Zelle verbunden ist, in der kein Ausfallsbit auftrat, wird die Versorgungsspannung als erstes und drittes Eingangssignal angelegt, während eine negative Spannung als zweites Eingangssignal angelegt wird. Auch gibt der zweite Versorgungsspannungsanschluss die Löschspannung aus.
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Die Zelle, in der das Ausfallsbit auftrat, ist eine solche, in der das Floatgate und die Source/Drain-Kontakte elektrisch verbunden sind, so dass sich eine Charakteristik mit niedriger Steilheit zeigt.
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Zusätzliche Vorteile, Aufgaben und Merkmale der Erfindung werden teilweise in der folgenden Beschreibung dargelegt, und sie werden dem Fachmann teilweise beim Studieren des Folgenden erkennbar, oder sie ergeben sich beim Ausüben der Erfindung. Die Ziele und andere Aufgaben der Erfindung können durch die in der schriftlichen Beschreibung und den beigefügten Ansprüchen und auch den beigefügten Zeichnungen speziell dargelegte Struktur realisiert und erreicht werden.
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In anderer Hinsicht betreffend die Erfindung ist zu beachten, dass sowohl die vorstehende allgemeine Beschreibung als auch die folgende detaillierte Beschreibung der Erfindung beispielhaft und erläuternd sind und sie für eine weitere Erläuterung der beanspruchten Erfindung sorgen sollen.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die obigen und andere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung bevorzugter Ausführungsformen der Erfindung in Verbindung mit den beigefügten Zeichnungen ersichtlich.
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1 veranschaulicht eine Struktur einer Flashspeicherzelle;
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2 veranschaulicht eine Struktur einer Flashspeicherzelle, in der ein Ausfallsbit aufgetreten ist
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3 veranschaulicht eine herkömmliche Flashspeicherzelle, für die eine Spaltenredundanzreparatur ausgeführt wird;
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4 ist ein Schaltbild eines Flashspeichers, für den eine Zeilenredundanzreparatur ausgeführt wird;
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5 ist ein Schaltbild eines Zeilendecodierers gemäß einer bevorzugten Ausführungsform der Erfindung; und
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6 veranschaulicht eine Flashspeicherzelle, in der ein Ausfallsbit aufgetreten ist, wobei an das Gate derselben unter Verwendung eines erfindungsgemäßen Löschverfahrens die Massespannung angelegt wird.
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DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
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Nun wird detailliert auf die bevorzugten Ausführungsformen der Erfindung Bezug genommen, zu denen Beispiele in den beigefügten Zeichnungen dargestellt sind, in denen gleiche Bezugszahlen dazu verwendet sind, dieselben oder ähnliche Teile zu kennzeichnen.
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Bei der Erfindung ist die Potenzialdifferenz, die zu einer Belastung des ONO-Isolierfilms führt, diejenige zwischen dem Steuergate und dem Floatgate, wenn die Flashspeicherzelle gelöscht wird. Demgemäß wird ein Verfahren genutzt, bei dem die Spannung des Steuergates des Ausfallsbits, die zu einem Durchbrechen des ONO-Isolierfilms führen kann, bei einem Löschvorgang auf 0 V gehalten wird.
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Die 4 ist ein Schaltbild eines Flashspeichers, für den eine Zeilenredundanzreparatur ausgeführt wird.
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Es wird nun auf die 4 Bezug genommen, gemäß der die Erfindung Zeilenredundanz ohne vorhandene Spaltenredundanz verwendet, um ein Ausfallsbit niedriger Transkonduktanz zu reparieren.
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Wenn eine Zelle mit niedrigem Gm-Wert (Steilheit) wie in der 4 vorliegt, wird eine Zeilenreparatur ohne Ausführung einer Spaltenreparatur ausgeführt. Danach wird, wenn ein Löschvorgang wie ein zyklischer Vorgang usw. auszuführen ist, die zwischen das Floatgate und das Steuergate in der Zelle, in der das Ausfallsbit auftrat, gelegte Potenzialdifferenz zu ungefähr 7,5 V gemacht, wobei es sich um eine Spannung handelt, die bei weitem nicht die Isolierdurchbruchsspannung des ONO-Isolierfilms erreicht, und wobei –8 V an eine Wortleitung angelegt werden, in der kein Ausfallsbit auftrat, und 0 V an eine Wortleitung angelegt werden, in der ein Ausfallsbit auftrat, wozu der Zeilendecodierer gemäß einer bevorzugten Ausführungsform der Erfindung verwendet wird. Daher ist es möglich, einen Isolierungs-Durchbruchseffekt des ONO-Isolierfilms zu verhindern, wie er beim Löschen, wie einem zyklischen Vorgang usw., auftreten könnte.
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Nachfolgend wird der Betrieb des Zeilendecodierers zum Anlegen von –8 V an eine Wortleitung ohne jegliches Ausfallsbit und von 0 V an eine Wortleitung, die mit einem Ausfallsbit verbunden ist, beschrieben.
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Die 5 ist ein Schaltbild eines Zeilendecodierers gemäß einer bevorzugten Ausführungsform der Erfindung.
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Gemäß der 5 verfügt der Zeilendecodierer RD über drei Transistoren, nämlich einen PMOS-Transistor PT1, einen ersten NMOS-Transistor NT1 und einen zweiten NMOS-Transistor NT2, sowie eine Schalteinrichtung NT3 zum Steuern einer negativen Spannung, wie sie während des Löschvorgangs an eine Wortleitung WL angelegt wird. Der Ausgangsanschluss des Zeilendecodierers RD ist zur Wortleitung WL geführt. Der PMOS-Transistor PT1 und der erste NMOS-Transistor NT1 sind in Reihe zwischen einen ersten Versorgungsspannungsanschluss (Vpp) und einen zweiten Knoten N2 geschaltet. Auch werden der PMOS-Transistor PT1 und der erste NMOS-Transistor NT1 durch ein erstes Eingangssignal (Vinput) gesteuert. Anders gesagt, ist der PMOS-Transistor PT1 zwischen den ersten Versorgungsspannungsanschluss (Vpp) und den ersten Knoten N1 geschaltet. Der erste NMOS-Transistor NT1 ist zwischen den ersten Knoten N1 und den zweiten Knoten N2 geschaltet. Der PMOS-Transistor PT1 und der erste NMOS-Transistor NP1 werden gemeinsam durch das erste Eingangssignal (Vinput) gesteuert. Ferner ist der zweite NMOS-Transistor NT2 zwischen den zweiten Knoten N2 und den Masseanschluss Vss geschaltet. Der zweite NMOS-Transistor NT2 wird durch das zweite Eingangssignal (Vdcharge) gesteuert. Eine Schalteinrichtung NT3 ist zwischen den zweiten Knoten N2 und einen zweiten Versorgungsspannungsanschluss Veei geschaltet. Die Schalteinrichtung NT3 wird durch ein drittes Eingangssignal (Vsw) gesteuert. Die Schalteinrichtung NT3 kann ein NMOS-Transistor sein.
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Nachfolgend wird der Betrieb des Zeilendecodierers RD gemäß einer bevorzugten Ausführungsform der Erfindung beschrieben.
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Wenn das erste Eingangssignal (Vinput) ein hohes Signal ist, wird der PMOS-Transistor PT1 ausgeschaltet und der erste NMOS-Transistor NT1 eingeschaltet. Dabei wird, wenn das zweite Eingangssignal (Vdcharge) ein hohes Signal ist, der zweite NMOS-Transistor NT2 eingeschaltet. Daher wird das Potenzial am zweiten Knoten N2 der Massespannungspegel, so dass 0 V, wobei es sich um die Spannung des Masseanschlusses Vss handelt, an die Wortleitung WL ausgegeben wird.
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Ferner wird, wenn das erste Eingangssignal (Vinput) ein hohes Signal, das zweite Eingangssignal (Vdcharge) ein niedriges Signal ist und so der zweite NMOS-Transistor NT2 ausgeschaltet wird und die Schalteinrichtung NT3 eingeschaltet wird, das Potenzial am zweiten Knoten N2 ein solches mit dem Pegel des zweiten Versorgungsspannungsanschlusses Veei. So wird vom zweiten Versorgungsspannungsanschluss Veei eine negative Spannung an die Wortleitung ausgegeben. Wenn das dritte Eingangssignal ein hohes Signal ist, wenn die Schalteinrichtung NT3 ein NMOS-Transistor ist, wird diese Schalteinrichtung NT3 eingeschaltet.
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Indessen wird in einem Programmier- und Lesemodus ein niedriges Signal als erstes Eingangssignal (Vinput) angelegt, um den PMOS-Transistor PT1 einzuschalten und den ersten NMOS-Transistor NT1 auszuschalten. So wird eine positive Spannung vom ersten Versorgungsspannungsanschluss Vpp an die Wortleitung Wl ausgegeben.
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Nachfolgend wird ein Löschvorgang unter Verwendung des Zeilendecodierers gemäß einer bevorzugten Ausführungsform der Erfindung detailliert beschrieben.
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Für einen Löschvorgang, wie einen zyklischen Vorgang usw., wird unter Verwendung des Zeilendecodierers gemäß einer bevorzugten Ausführungsform der Erfindung jeweils eine Spannung an jeweilige Anschlüsse angelegt. (Tabelle 1)
| | Wortleitung, die mit einem Ausfallsbit verbunden ist | Wortleitung ohne Ausfallsbit |
| Vinput | Vcc | Vcc |
| Veei | –8 V | –8 V |
| Vsw | –8 V | Vcc |
| Vdcharge | Vcc | –8 V |
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Im Löschmodus werden 0 V, wobei es sich um die Massespannung handelt, an die Wortleitung WL angelegt, mit der ein Ausfallsbit verbunden ist. Dazu wird die Versorgungsspannung (Vcc) als erstes Eingangssignal (Vinput) und zweites Eingangssignal (Vdcharge) angelegt, und es werden auch –8 V als drittes Eingangssignal (Vsw) angelegt. Dabei wird, wenn der PMOS-Transistor PT1 ausgeschaltet wird, der erste NMOS-Transistor NT1 eingeschaltet, der zweite NMOS-Transistor NT2 wird eingeschaltet, und die Schalteinrichtung NT3 wird ausgeschaltet, und das Potenzial am zweiten Knoten N2 wird der Massespannungspegel. So werden 0 V, wobei es sich um die Massespannung handelt, an die Wortleitung WL ausgegeben. Indessen wird eine Spannung von –8 V an den zweiten Versorgungsspannungsanschluss Veei angelegt.
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An die Wortleitung WL, an der kein Ausfallsbit vorhanden ist, wird eine Spannung von –8 V angelegt, wobei es sich um die Spannung am zweiten Versorgungsspannungsanschluss Veei handelt. Dazu wird die Versorgungsspannung (Vcc) als erstes Eingangssignal (Vinput) und drittes Eingangssignal (Vsw) angelegt, und –8 V werden als zweites Eingangssignal (Vdcharge) angelegt. Dabei wird der PMOS-Transistor PT1 ausgeschaltet, der erste NMOS-Transistor NT1 wird eingeschaltet, der zweite NMOS-Transistor NT2 ausgeschaltet, und die Schalteinrichtung NT3 wird eingeschaltet. Demgemäß werden, da das Potenzial des zweiten Knotens N2 den Spannungspegel des zweiten Versorgungsspannungsanschlusses Veei erhält, –8 V, wobei es sich um die Spannung des zweiten Versorgungsspannungsanschlusses Veei handelt, an die Wortleitung WL ausgegeben.
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Infolgedessen, da nämlich verschiedene Spannungen –8 V und 0 V an eine Wortleitung ohne Ausfallsbit bzw. eine solche mit angeschlossenem Ausfallsbit. unter Verwendung des erfindungsgemäßen Zeilendecodierers ausgegeben werden, wird die zwischen das Floatgate und das Steuergate gelegte Potenzialdifferenz für sowohl eine Zelle, in der ein Ausfallsbit aufgetreten ist als auch eine normale Zelle ungefähr 7,5 V. Daher ist es möglich, einen Isolierungs-Durchbrucheffekt des ONO-Isolierfilms zu verhindern, wie er aufgrund eines Löschvorgangs, wie eines zyklischen Vorgangs usw., auftreten könnte. Anders gesagt, ist davon auszugeben, dass beim Stand der Technik –8 V an alle Wortleitungen, einschließlich des Gates, mit dem die Ausfallsbits verbunden sind, angelegt werden. Bei der Erfindung werden jedoch –8 V an alle Wortleitungen ohne Ausfallsbits angelegt, jedoch 0 V an die Wortleitungen, mit denen Ausfallsbits verbunden sind.
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Daher wird, wie es in der 6 dargestellt ist, obwohl ein Floatgate 208 mit einem Kontakt 214 (siehe 'A' in der 6) verbunden ist, die zwischen einem Floatgate 208 und einem Steuergate 212 angelegte Potenzialdifferenz ungefähr 7,5 V, was weit weniger zur Isolierungs-Durchbruchsspannung des ONO-Isolierfilms 210 beiträgt. Demgemäß ist es möglich, den Isolierungs-Durchbruchseffekt des ONO-Isolierfilms 210 zu verhindern, wie er während des Löschvorgangs, wie eines zyklischen Vorgangs usw. auftreten kann, und die Zuverlässigkeit des Flashspeichers zu gewährleisten.
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Wie oben beschrieben, werden gemäß der Erfindung jeweils verschiedene Spannungen (–8 V und 0 V) an eine Wortleitung ohne Ausfallsbit bzw. eine Wortleitung, mit der ein Ausfallsbit verbunden ist, unter Verwendung des erfindungsgemäßen Zeilendecodierers angelegt. Daher wird die zwischen das Floatgate und das Steuergate gelegte Potenzialdifferenz eine Spannung, die weit weniger zu einer Isolierungs-Durchbruchsspannung eines ONO-Isolierfilms für eine Zelle, in der ein Ausfallsbit aufgetreten ist, und eine normale Zelle beiträgt. Daher zeigt die Erfindung den vorteilhaften Effekt, dass sie einen Isolierungs-Durchbruchseffekt des ONO-Isolierfilms verhindern kann, wie er während eines Löschvorgangs, wie eines zyklischen Vorgangs usw., auftreten kann.
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Die vorstehenden Ausführungsformen sind lediglich beispielhaft, und sie sind nicht als die Erfindung beschränkend auszulegen. Die vorliegenden Lehren können leicht bei anderen Bauteiletypen angewandt werden. Die Beschreibung der Erfindung soll veranschaulichend sein und den Schutzumfang der Ansprüche nicht beschränken. Der Fachmann erkennt viele Alternativen, Modifizierungen und Variationen.
