DE4105104C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung und ein Verfahren zur Fehlerkorrektur. Die Erfindung ist insbesondere anwendbar auf dynamische Halbleiterspeicher mit wahlfreiem Zugriff.

Wenn eine Halbleiterspeichereinrichtung hoch integriert ist, erhöht sich die Wahrscheinlichkeit eines Defekts einer Speicherzelle. Als Ursache eines Defekts sind hauptsächlich schlechte Bedingungen während des Herstellungsprozesses hervorzuheben. Es wird beispielsweise angenommen, daß ein Defekt nur in einer Speicherzelle einer Halbleiterspeichereinrichtung mit einer Speicherkapazität von 1 Megabit vorkommt. Wenn dagegen keine Maßnahmen ergriffen werden, ist dieser Halbleiterspeicher als minderwertiges Produkt anzusehen, sogar dann, wenn es in den verbleibenden Speicherzellen keinerlei Defekte gibt. Das bedeutet, daß die Effizienz der Herstellung oder die Ausbeute abfällt.

Es ist eine Methode zum Vorsehen einer Redundanzschaltung in einer Speichereinrichtung zur Verbesserung der gesunkenen Ausbeute bekannt. Wenn eine Speichereinrichtung mit einer Redundanzschaltung ausgestattet ist, wird beispielsweise eine defekte Speicherzellenspalte, die eine defekte Speicherzelle enthält, elektrisch durch eine andere Reservespeicherzellenspalte ersetzt. Für das elektrische Ersetzen werden in der Speichereinrichtung vorher eine Reservespeicherzellenspalte, eine Reservewortleitung, ein Reservedecoder oder ähnliches vorbereitet.

Vor der Auslieferung werden an einer Halbleiterspeichereinrichtung einige Prüfungen durchgeführt, um die Existenz einer defekten Speicherzelle zu ermitteln. Wird durch die Prüfung eine defekte Speicherzelle ermittelt, wird - wie etwa in K. Fujishima et al.: "A 256 K Dynamic RAM with Page-Nibble Mode", IEEE J. Soc. State Cirduits, Bd. SC-18, Nr. 5, Oktober 1983, S. 470-477, beschrieben- die defekte Speicherzellenspalte, die die defekte Speicherzelle enthält, elektrisch durch eine Reservespeicherzellenspalte ersetzt. Um dieses Ersetzen auszuführen, wird eine bestimmte zugeordnete Sicherung unter Sicherungen, die in der Halbleiterspeichereinrichtung vorher vorbereitet worden waren, durchgetrennt. Unter den bekannten Verfahren zum Durchtrennen einer Sicherung sind ein Verfahren, das das Durchtrennen unter Nutzung eines Laserstrahls mittels einer Lasertrimmeinrichtung bewirkt und in der genannten Druckschrift erläutert wird, und ein Verfahren zum Durchschmelzen der Sicherung durch Anlegen einer hohen Stromstärke an die Sicherung üblich.

Fig. 3 ist ein Blockdiagramm eines herkömmlichen dynamischen Speichers mit wahlfreiem Zugriff (im folgenden als "DRAM" bezeichnet). Unter Bezugnahme auf Fig. 3 enthält der DRAM eine Speicherzellenanordnung 4, bei der Speicherzellen in Reihen und Spalten angeordnet sind, einen Reihendecoder 3 zur Aktivierung der Wortleitungen zur Auswahl von Speicherzellenreihen und einen Spaltendecoder und einen Leseverstärker 5 zur Auswahl von Speicherzellenspalten und zum Verstärken des ausgelesenen Datensignals. Es ist hervorzuheben, daß dieser DRAM in einem Kantenbereich der Speicherzellenanordnung 4 Reservespeicherzellenspalten enthält.

Fig. 4A ist ein Schaltbild einer Speicherzellenanordnung 4, wie sie in Fig. 3 gezeigt ist. Unter Bezugnahme auf Fig. 4A sind Speicherzellen MC mit entsprechenden Bitleitungen BL und verbunden. Zwischen den Bitleitungen BL und ist ein Leseverstärker 50 angeschlossen. Der Leseverstärker 50 wird aktiviert durch Einschalten eines NMOS-Transistors 11 und eines PMOS-Transistors 12. NMOS-Transistoren 15 und 16 sind zwischen den Bitleitungspaaren BL, und dem EIN/AUS- Leitungspaar 23 angeschlossen. Die Transistoren 15 und 16 arbeiten im Ansprechen auf ein Ausgangssignal eines Spaltendecoders 40. Die in den entsprechenden Speicherzellen MC vorgesehenen Schalttransistoren arbeiten im Ansprechen auf die Ausgangssignale eines Reihendecoders 3.

Der Spaltendecoder 40 arbeitet im Ansprechen auf Spaltenadreßsignale CAi, , , , und . Wenn ein vorgegebenes Spaltenadreßsignal angelegt wird, schalten alle Transistoren 46 aus, und alle Transistoren 45 schalten ein. Dementsprechend wird der Knotenpunkt 43 durch eine Sicherung 44 auf Massenpotential gebracht. Im Ergebnis dessen generieren die NOR-Gatter 41 oder 42 Signale Y1 und Y2 auf hohem Niveau zur Auswahl einer Speicherzellenspalte. Die Sicherung 44 zur Sperrrung des Spaltendecoders 40 ist im Spaltendecoder 40 vorgesehen. Wenn andererseits das oben angeführte vorgegebene Spaltenadreßsignal nicht geliefert wird oder wenn die Sicherung 44 getrennt ist, nimmt der Knotenpunkt 43 hohes Niveau an. Entsprechend generieren die NOR-Gatter 41 und 42 Signale Y1 und Y2 auf niedrigem Niveau.

Eine Vorladespannungs-Erzeugungsschaltung 6 ist zum Vorladen der Bitleitungen vorgesehen. Die Vorladespannung V_BL wird auf die Bitleitungspaare durch die MOS-Transistoren 13 und 14, die mit den Bitleitungen BL und verbunden sind, geliefert. Die Transistoren 13 und 14 arbeiten im Ansprechen auf ein Ausgleichssignal EQ, das vom Signalgenerator 70 erzeugt wird.

Fig. 4B ist ein Schaltbild einer Reservespeicherzellenspalte 4s, wie in Fig. 3 gezeigt. Unter Bezugnahme auf Fig. 4B hat die Reservespeicherzellenspalte 4s die gleiche Schaltungskonfiguration wie eine gewöhnliche Speicherzellenspalte nach Fig. 4A. Der Reservespaltendecoder 40s hat ebenfalls nahezu die gleiche Schaltungskonfiguration wie der gewöhnliche Spaltendecoder 40 nach Fig. 4A. Der Reservespaltendecoder 40s empfängt jedoch Reservespaltensignale , , und , die von der Programmschaltung 8 nach Fig. 4C erzeugt werden.

Entsprechend Fig. 4C enthält die Programmschaltung 8 Sicherungen F1 bis F8 zum Programmieren einer Auswahl von Reservespeicherzellenspalten. Jede der Sicherungen F1 bis F8 ist so angeschlossen, daß sie Spaltenadreßsignale CAj, bis CAn und durch den jeweils zugeordneten Inverter erhält. Die Spaltenadreßsignale CAj und bis CAn und haben in einem Stand-by-Zustand ein Potential auf niedrigem Niveau. Beispielsweise sind, wenn eine defekte Speicherzelle oder defekte Speicherzellen in der durch das Spaltenadreßsignal (CAj, CAk, CAm, CAn)=(1, 0, 0, 0) spezifizierten Spalte existieren, die Sicherungen F2, F3, F5 und F7 durchgebrannt. Dementsprechend werden, wenn ein Spaltenadreßsignal zur Auswahl einer defekten Speicherzellenspalte angelegt wird, als Ausgangssignale Signale , , und auf hohem Niveau geliefert. Im Ergebnis dessen nimmt in dem in Fig. 4B gezeigten Reservespaltendecoder 40s ein Reservespaltenfreigabesignal niedriges Niveau an, so daß im Ansprechen auf die Spaltenadreßsignale CAi und die Reservespeicherzellenspalte 4s ausgewählt wird. Mit anderen Worten, wenn eine programmierte defekte Speicherzellenspalte adressiert wird, wird statt dessen auf die Reservespeicherzellenspalte 4s zugegriffen.

Fig. 4D ist ein Schaltbild einer V_BL-Erzeugungsschaltung 6, wie sie in Fig. 4A gezeigt ist. Entsprechend Fig. 4D enthält die V_BL-Erzeugungsschaltung 6 Widerstände R1 und R2, die zwischen der Spannungsquelle Vcc und Masse in Reihe geschaltet sind. Durch Spannungsteilung der Widerstände R1 und R2 wird eine Vorladespannung V_BL mit einem Wert von Vcc/2 erzeugt.

Fig. 4E ist ein Schaltbild eines Reihendecoders 3 und des Signalgenerators 70 - wie in Fig. 4A gezeigt - und des Adreßpuffers 9. Wie in Fig. 4E gezeigt, erzeugt der Signalgenerator 70 ein Ausgleichssignal EQ und Leseverstärkeraktivierungssignale Sn und im Ansprechen auf ein externes -Signal. Zusätzlich erzeugt der Signalgenerator 70 ein Reihenadreßpufferfreigabesignal RABE und ein Wortleitungsansteuersignal ϕx durch Verzögerung eines externen RAS-Signals. Der Adreßpuffer 9 empfängt externe Adreßsginale ext.Add. Der Adreßpuffer 9 erzeugt interne Adreßsignale int.Add. und int. im Ansprechen auf ein Signal RABE, das vom Signalgenerator 70 erzeugt wird. Der Reihendecoder 3 empfängt ein Wortleitungsansteuersignal ϕx auf hohem Niveau und aktiviert die spezifizierte Wortleitung WL im Ansprechen auf das interne Adreßsignal int. und int.Add.

Fig. 5 ist ein Timingdiagramm zum Verdeutlichen der Arbeitsweise des in Fig. 4A gezeigten DRAM. Unter Bezugnahme auf die Fig. 4A und 5 wird im folgenden die Arbeitsweise des DRAM beschrieben. Da zuerst ein Ausgleichssignal EQ auf hohem Niveau angelegt wird, sind die Transistoren 13 und 14 ein. Daher wird das Bitleitungspaar BL und auf die Vorladespannung V_BL gebracht. Dann, nachdem das Reihenadreßauswahlsignal RAS abfällt, fällt auch das Signal EQ ab. Da im Ansprechen auf das Signal EQ die Transistoren 13 und 14 ausschalten, wird das Bitleitungspaar BL und auf schwimmenden Zustand gebracht. Nahezu gleichzeitig mit dem Abfall des Signals EQ wird durch den Reihendecoder 3 die Spannung der Wortleitung WL angehoben. Damit wird zwischen den Bitleitungen BL und eine kleine Potentialdifferenz erzeugt. Sowie der Signalgenerator 70 das Leseverstärkeraktivierungssignal Sn anhebt und das Abfallen des Signals Sp bewirkt, wird der Leseverstärker 50 aktiviert. Die in dem Bitleitungspaar erzeugte kleine Potentialdifferenz wird durch den Leseverstärker 50 verstärkt. Danach wird vom Spaltendecoder 40 ein Signal Y1 auf hohem Niveau geliefert, und die vom Leseverstärker 50 verstärkte Spannung wird an das EIN/AUS-Leitungspaar 23 gelegt. Die an dieses EIN/AUS-Leitungspaar 23 angelegte Spannung wird als von der Speicherzelle ausgelesenes Datensignal nach außen geliefert.

Unter Rückbezug auf Fig. 4A ist festzustellen, daß der Spaltendecoder 40 im Ansprechen auf das Spaltenadreßsignal zwei Bitleitungspaare auswählt. Das heißt, wenn das NOR-Gatter 41 ein Signal Y1 auf hohem Niveau liefert, werden die oberen beiden Bitleitungspaare ausgewählt. Wenn das NOR-Gatter 42 ein Signal Y2 auf hohem Niveau liefert, werden die unteren beiden Bitleitungspaare ausgewählt. Wenn jedoch in einer mit einem dieser Bitleitungspaare verbundenen Speicherzelle MC ein Defekt vorkommt, wird durch den Spaltendecoder keines der vier Bitleitungspaare ausgewählt. Das heißt, wenn die im Spaltendecoder 40 vorgesehene Sicherung 44 unterbrochen wird, wird der Knotenpunkt 43 auf hohes Niveau gebracht. Dementsprechend liefern die entsprechenden NOR-Gatter 41 und 42 Signale Y1 bzw. Y2 auf niedrigem Niveau. Im Ergebnis dessen schalten die Transistoren 15 bis 22 aus, und die verstärkte Spannung der Bitleitungspaare wird nicht auf die EIN/AUS-Leitungspaare 23 und 24 angelegt. Infolgedessen kann auf die, eine defekte Speicherzelle enthaltende Speicherzellenspalte nicht zugegriffen werden. Anstelle des Zugriffs auf diese vier Bitleitungspaare wird auf vier gesondert vorbereitete Reservebitleitungspaare zugegriffen.

Fig. 6 ist ein Schaltbild zur Verdeutlichung des Vorkommens eines Defekts in einer Speicherzelle MC1. Als Beispiel eines Defekts wird der Fall erklärt, daß die Wortleitung WL1 und eine Bitleitung BL durch ein Fremdmaterial elektrisch miteinander verbunden sind. Das Fremdmaterial kann Staub in der Herstellungsumgebung der Halbleiterspeichereinrichtung oder ein Rückstand des Ätzprozesses sein. Infolgedessen sind die Wortleitung WL1 und die Bitleitung BL durch eine Widerstandskomponente 29 miteinander verbunden.

Wenn die Speicherzelle MC1 nicht ausgewählt wird, liefert der Reihendecoder 3 auf die Wortleitung WL1 ein Signal auf niedrigem Niveau. Das heißt, im Ansprechen auf das Signal S1 schaltet ein Transistor 32 zum Ansteuern der Wortleitung WL1 ein, und die Wortleitung WL1 wird auf niedriges Niveau gebracht. Die Widerstandskomponente 29 ist zwischen die Wortleitung WL1 und die Bitleitung BL geschaltet, so daß das Potential der Bitleitung BL nach und nach abfällt. Mit anderen Worten, das Potential der Bitleitung BL ist über die Wortleitung WL1 und den Transistor 32 mit Masse verbunden. Das führt zu den im folgenden beschriebenen Problemen.

Fig. 7 ist ein Trimingdiagramm zur Illustration der anormalen Ausleseoperation, die durch eine defekte Speicherzelle verursacht wird. Wenn in einer Speicherzelle ein Defekt der in Fig. 6 gezeigten Art existiert, geschieht der im folgenden beschriebene Auslesefehler. Die Bitleitung BL ist über die Widerstandskomponente 29, die Wortleitung WL1 und den Transistor 32 - wie in Fig. 6 gezeigt - mit Masse verbunden, so daß - wie durch den Pfeil P in Fig. 7 gezeigt - die Vorladespannung V_BL für die Bitleitungen nach und nach abfällt. Insbesondere bei einer langen Stand-by-Periode ist dieser Abfall beträchtlich. Mit dem Abfall der Vorladespannung V_BL fällt auch das Potential des ausgeglichenen Bitleitungspaares BL und ab. Im Ergebnis dessen, wenn eine im Bitleitungspaar BL und erzeugte kleine Spannungsdifferenz durch den Leseverstärker verstärkt wird, dauert es länger, bis das Potential der Bitleitung ansteigt. Das bedeutet, daß der Leseverstärker längere Zeit benötigt, um die Daten auszulesen. Das kommt daher, daß, wie in Fig. 7 gezeigt, nachdem der Leseverstärker durch die Signale Sn und (zur Zeit t0) aktiviert ist, es eine lange Zeit T dauert, bis die Spannungsdifferenz des Bitleitungspaares BL und ein vorgegebenes Niveau erreicht (Zeit t2). Daher, wenn der Spaltendecoder 40 nach Fig. 4 ein Signal auf hohem Niveau liefert (Zeit t1), wird keine genügende Spannungsdifferenz (ΔV im Bild) zwischen den Bitleitungen BL und erhalten. Damit wird in einer herkömmlichen Halbleiterspeichereinrichtung ein durch die Existenz einer defekten Speicherzelle verursachter Auslesefehler erzeugt.

Wenn die Wortleitung WL1 und die Bitleitung nach Fig. 6 kurzgeschlossen werden, ändert sich V_BL entsprechend der gestrichelten Linie in Fig. 7. Damit braucht besonders in diesem Fall nach Aktivierung des Leseverstärkers die Bitleitung eine längere Zeit, um anzusteigen. Dadurch werden Auslesefehler verursacht. Es sei darauf hingewiesen, daß ein dem Kurzschluß äquivalenter Zustand auch dann erzeugt wird, wenn der oben beschriebene Kurzschluß nicht besteht, wenn die Stand-by-Periode des DRAM lang ist.

Unter Bezugnahme auf Fig. 8 enthält eine Speicherzelle MC einen NMOS-Schalttransistor Qs und einen Speicherkondensator Cs. An eine Elektrode des Kondensators Cs wird eine Zellplattenspannung Vcp angelegt. Das gespeicherte Datensignal wird auf die andere Elektrode des Kondensators Cs angelegt, und an die andere Elektrode wird eine Spannung Vce angelegt. Wenn der gespeicherte Wert "1" ist, ist Vce=Vcc, und andererseits, wenn der gespeicherte Wert "0" ist, ist Vce=0.

Mit einer Lastkapazität der Bitleitung BL von CB, einer Kapazität des Speicherkondensators von CS und einer Spannung der Bitleitung BL nach Aktivierung der Wortleitung WL von Vaft gilt folgende Gleichung:

C_B · V_BL+Cs(Vce-Vcp)=C_B · Vaft+Cs(Vaft-Vcp) (1)

entsprechent ist

Vaft={1/(C_B+Cs)} · (C_B · C_BL+Cs · Vce) (2)

Wenn in der Speicherzelle MC der Wert "1" gespeichert ist, wird die Spannungsdifferenz ΔV_H, die nach Einschalten des Transistors Qs auf der Bitleitung BL erzeugt wird, durch die Gleichung ausgedrückt:

ΔV_H=Vaft-V_BL={1/(1+C_B/Cs)} · (Vce-V_BL) (3)

Da der Wert "1" gespeichert ist, ist Vce=Vcc. Dementsprechend wird, wenn V_BL infolge einiger Schwierigkeiten auf höherem Niveau ist, kein genügendes ΔV_H erhalten. Damit ergeben sich Auslesefehler.

Auf der anderen Seite, wenn der Wert "0" in der Speicherzelle MC gespeichert ist, drückt sich die Spannungsdifferenz ΔV_L, die nach Anschalten des Transistors Qs auf der Bitleitung BL erzeugt wird, nach folgender Gleichung aus:

ΔV_L=V_BL-Vaft={1/(1+C_B/Cs)} · (V_BL-Vce) (4)

Da der Wert "0" gespeichert ist, ist Vce=0. Dementsprechend wird, wenn V_BL infolge einiger Schwierigkeiten, wie in Fig. 6 gezeigt, auf niedrigem Niveau ist, kein genügendes ΔV_L erhalten. Damit entstehen Auslesefehler.

Unter Bezugnahme auf Fig. 10 wird die Zeitdauer t_RP der AUS- Periode oder Stand-by-Periode des DRAM durch die Anstiegs- und Abfallzeiten des Signals bestimmt. Es sei darauf hingewiesen, daß, wenn die Zeit t_RP oder die Stand-by-Periode des DRAM länger wird, die Spannung V_BL der Bitleitung BL infolge von Schwierigkeiten, wie in Fig. 6 gezeigt, verringert wird. Dementsprechend nehmen, wie in Fig. 9 gezeigt, als Funktion der Zeit t_RP Auslesefehler zu.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichereinrichtung, bei der Auslesefehler infolge defekter Speicherzellen verhindert werden, die zum Auslesen benötigte Zeit verringert ist und Einflüsse defekter Speicherzellen auf die Vorladespannung ausgeschlossen sind sowie ein Verfahren zur Fehlerkorrektur bereitzustellen. Die erfindungsgemäße Halbleiterspeichereinrichtung weist die Merkmale gemäß Patentanspruch 1 auf.

Zweckmäßige Ausgestaltungen sind den Unteransprüchen zu entnehmen.

Das erfindungsgemäße Verfahren zur Fehlerkorrekturweist die Merkmale gemäß Patentanspruch 11 auf.

Es folgt die Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Schaltbild eines DRAM nach einer Ausführungsform der Halbleiterspeichereinrichtung,

Fig. 2 ein Flußdiagramm des Verfahrens des Ersetzens einer defekten Speicherzellenspalte durch eine Reservespeicherzellenspalte in dem in Fig. 9 gezeigten DRAM,

Fig. 3 ein Blockschaltbild eines herkömmlichen DRAM;

Fig. 4A ein Schaltbild der Speicherzellenanordnung nach Fig. 1;

Fig. 4B ein Schaltbild der Reservespeicherzellenspalte nach Fig. 1;

Fig. 4C ein Schaltbild einer Programmschaltung zur Auswahl einer Reservespeicherzellenspalte;

Fig. 4D ein Schaltbild einer Vorladespannungs(V_BL)- Erzeugungsschaltung nach Fig. 2A;

Fig. 4E ein Schaltbild eines Reihendecoders und des Signalgenerators nach Fig. 2A und eines Adreßpuffers;

Fig. 5 ein Timingdiagramm zur Verdeutlichung der Arbeitsweise des DRAM nach Fig. 2;

Fig. 6 ein Schaltbild, das das Vorkommen eines Defekts in einer Speicherzelle zeigt;

Fig. 7 ein Timingdiagramm, das die anormale Ausleseoperation zeigt, die durch einen Defekt in einer Speicherzelle verursacht wird;

Fig. 8 ein Schaltbild einer Speicherzelle eines DRAM;

Fig. 10 ein Timingdiagramm, das die Beziehung zwischen der Länge der AUS-Periode und dem Abfall der Vorladespannung zeigt;

Fig. 9 eine graphische Darstellung, die die Beziehung zwischen der Länge der AUS-Periode und Auslesefehlern zeigt;

Wie in Fig. 1 gezeigt, sind im Vergleich mit einem herkömmlichen DRAM nach Fig. 4A mit jeder der vier Bitleitungen verbundene elektrische Sicherungen 25 und 26 zusätzlich vorgesehen. Die von der Vorladespannungs-Erzeugungsschaltung 6 erzeugte Vorladespannung V_BL wird über die entsprechenden Sicherungen 25 und 26 auf die entsprechenden vier Bitleitungspaare geliefert.

Wenn wenigstens eine der mit den vier Bitleitungspaaren verbundenen Speicherzellen, die vom Spaltendecoder 40 ausgewählt wurden, einen Defekt hat, wird die Sicherung 44 im Spaltendecoder 40 durchgetrennt. Entsprechend schalten, wenn der Spaltendecoder 40 Signale Y1 und Y2 auf hohem Niveau liefert, die Transistoren 15 bis 22 ab. Zusätzlich wird auch die Sicherung 25 durchgetrennt. Im Ergebnis wird die Verbindung zwischen der Bitleitung, mit der eine defekte Speicherzelle verbunden ist, und der Vorladespannungs-Erzeugungsschaltung 6 physisch unterbrochen. Damit ergibt sich, auch wenn ein Defekt der in Fig. 6 gezeigten Art vorkommt, oder wenn eine Wortleitung und eine Bitleitung durch ein Fremdmaterial elektrisch miteinander verbunden sind, kein Abfall der Vorladespannung V_BL. Damit wird der durch den Pfeil P in Fig. 7 gezeigte Abfall der Vorladespannung V_BL vermieden, eine normale Ausleseoperation gemäß Fig. 5 ausgeführt. Es ist zudem festzustellen, daß die Daten in kürzerer Zeit als im in Fig. 7 gezeigten Fall ausgelesen werden.

Wie in der Ausführungsform nach Fig. 1 gezeigt, wird die auf der Seite der Vorladespannungs-Erzeugungsschaltung 6 vorgesehene Sicherung 25 vorzugsweise entsprechend der Anzahl der Bitleitungspaare vorgesehen, zu denen durch die Sicherung 44 der Zugriff gesperrt wird. Dies ergibt sich daraus, daß es zur Vermeidung von Auslesefehlern ausreichend ist, die von der Vorladespannungs-Erzeugungsschaltung 6 nicht zugegriffenen Bitleitungspaare physisch auszusondern. Zusätzlich sind die entsprechenden Sicherungen 25 bis 44 in gleichen Intervallen oder in Intervallen, die vier Bitleitungspaaren entsprechen, angeordnet, so daß eine durch Hinzufügen der Sicherung 25 übermäßige Anhäufung von Sicherungen zum Teil vermieden wird.

Unter Bezugnahme auf Fig. 2 wird im folgenden das Verfahren des elektrischen Ersetzens einer defekten Speicherzellenspalte durch eine Reservespeicherzellenspalte in dem in Fig. 1 gezeigten DRAM beschrieben. Zuerst wird im Schritt 91 zur Überprüfung der Funktionen des DRAM ein Funktionstest ausgeführt. Nach dem Einschreiben vorgegebener Testdaten in den DRAM werden die gespeicherten Daten ausgelesen. Durch Vergleich der eingeschriebenen Testdaten und der ausgelesenen Daten werden Existenz und Lokalisierung einer defekten Speicherzelle nachgewiesen. Im besonderen wird eine Spalte, in der eine defekte Speicherzelle existiert, nachgewiesen (Schritt 92). Im Schritt 93 wird eine Sicherung 44 im Spaltendecoder der defekten Spalte oder dem Spaltendecoder 40 nach Fig. 1 durchgebrannt (durchgetrennt). Danach wird die defekte Speicherzellenspalte durch den Spaltendecoder 40 nicht ausgewählt. Im Schritt 94 wird die mit der defekten Spalte verbundene Sicherung 25 durchgebrannt. Damit ist die V_BL-Erzeugungsschaltung 6 elektrisch von der defekten Speicherzellenspalte isoliert. Schließlich werden im Schritt 95 Sicherungen F1 bis F8 in der in Fig. 4C gezeigten Programmschaltung 8 selektiv durchgebrannt, so daß eine in Fig. 2B gezeigte Reservespeicherzellenspalte ausgewählt wird. Damit wird, wenn ein Spaltenadreßsignal, daß eine defekte Speicherzellenspalte spezifiziert, geliefert wird, eine Reservespeicherzellenspalte ausgewählt. Unter den in Fig. 2 gezeigten Schritten ist die Reihenfolge der Schritte 93, 94 und 95 des Durchbrennens der Sicherungen wahlfrei.

In der obigen Beschreibung wurde ein Fall beschrieben, bei dem eine Wortleitung und eine Bitleitung miteinander durch einen Fremdkörper elektrisch verbunden sind. Darüber hinaus kann die Erfindung auf den Fall angewandt werden, daß durch einen Fremdkörper eine Bitleitung mit Masse oder eine Bitleitung mit der Spannungsquelle (Vcc) verbunden ist. Das heißt, das Vorsehen von Sicherungen 25 und 26, wie in Fig. 1 gezeigt, kann auch in diesen Fällen das Vorkommen eines Auslesefehlers verhindern.

Darüber hinaus wird die Vorladespannung V_BL am Abfallen gehindert, so daß die Spannungsdifferenz im Bitleitungspaar BL und durch den in Fig. 1 gezeigten Leseverstärker 50 in kurzer Zeit verstärkt werden kann. Das heißt, die Bitleitung steigt in kurzer Zeit an, so daß die Spannung zwischen den Bitleitungen BL und , die vom Leseverstärker 50 verstärkt wird, mit Sicherheit auf einem gegebenen Niveau ist, wenn der Spaltendecoder 50 ein Signal Y1 auf hohem Niveau erzeugt. Im Ergebnis dessen wird ein in der Speicherzelle gespeichertes Datensignal korrekt ausgelesen.

Claims (11)

1. Halbleiterspeichereinrichtung mit in Reihen- und Spaltenrichtung angeordneten Speicherzellen (MC) und einer Reservespeicherzellenspalte mit einer Redundanzschaltungsfunktion zum elektrischen Ersetzen einer defekten Speicherzellenspalte, die eine defekte Speicherzelle enthält, in der Speicherzellenanordnung durch die Reservespeicherzellenspalte, enthaltend:eine Mehrzahl von Bitleitungen (BL, ), die mit den Speicherzellen verbunden sind,
eine Einrichtung (6) zum Erzeugen einer Vorladespannung zum Vorladen der Mehrzahl von Bitleitungen und
eine mit der Vorladespannungs-Erzeugungseinrichtung (6) und der Mehrzahl der Bitleitungen verbundene Trenneinrichtung (25) zum selektiven Trennen einer Verbindung zwischen der Vorladespannungs-Erzeugungseinrichtung und einer mit einer defekten Speicherzelle verbundenen Bitleitung im Falle des Defekts einer Speicherzelle.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Trenneinrichtung zwischen die Vorladespannungs- Erzeugungseinrichtung und die Mehrzahl von Bitleitungen geschaltete Sicherungseinrichtungen enthält und die Sicherungseinrichtungen im Ansprechen auf das Vorhandensein einer defekten Speicherzelle selektiv dazu veranlaßt werden, die Verbindung zwischen der Vorladespannungs-Erzeugungseinrichtung und der mit der defekten Speicherzelle verbundenen Bitleitung bzw. Gruppe von Bitleitungen zu trennen.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, gekennzeichnet durch eine Einrichtung (70) zum Erzeugen eines Ausgleichssignals zum Spannungsausgleich der Mehrzahl von Bitleitungen und eine Ausgleichseinrichtung (13, 14), die zwischen die Sicherungseinrichtungen und die Mehrzahl von Bitleitungen zum Spannungsausgleich der Mehrzahl der Bitleitungen im Ansprechen auf das Ausgleichssignal geschaltet ist.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Mehrzahl von Bitleitungen eine Mehrzahl von Bitleitungspaaren (BL, ) enthält.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die defekte Speicherzelle tendenziell die von der Vorladespannungs-Erzeugungseinrichtung erzeugte Spannung verändert, wenn die Verbindung zwischen der Vorladespannungs-Erzeugungseinrichtung und der Mehrzahl von Bitleitungen nicht durch die Trenneinrichtung selektiv getrennt ist.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Speichereinrichtung einen dynamischen Speicher mit wahlfreiem Zugriff enthält.

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-6, gekennzeichnet durch
eine Zugriffseinrichtung (15-22, 40) zum Zugreifen auf die Speicherzellen über jede Bitleitung im Ansprechen auf ein Adreßsignal und
eine Sperreinrichtung (44) zum Sperren der Zugriffseinrichtung, wenn wenigstens eine der Speicherzellen, die mit der Mehrzahl von Bitleitungen verbunden sind, einen Defekt hat.

8. Halbleiterspeichereinrichtung nach Anspruch 7, gekennzeichnet durch eine EIN/AUS-Leitung (23, 24) zum Übertragen der in den Speicherzellen gespeicherten Datensignale und eine Schalteinrichtung (15-22), die zwischen die Mehrzahl von Bitleitungen und die EIN/AUS-Leitung geschaltet ist, wobei das Adreßsignal ein Spaltenadreßsignal enthält, die Zugriffseinrichtung eine Bitleitungsauswahleinrichtung (41, 42, 45) zur Auswahl der Mehrzahl von Bitleitungen im Ansprechen auf das Spaltenadreßsignal enthält, die Schaltungseinrichtung im Ansprechen auf das Bitleitungsauswahlsignal arbeitet, und die Sperreinrichtung eine Potentialhalteeinrichtung (44, 46) zum Halten des Ausgangs der Bitleitungsauswahleinrichtung auf einem vorgegebenen Potential, wenn mindestens eine der mit der Mehrzahl von Bitleitungen verbundenen Speicherzellen einen Defekt hat.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-8, dadurch gekennzeichnet, daß die Einrichtung zum Erzeugen einer Verladespannung Teil einer Spannungserzeugungseinrichtung (6) auf dem Substrat zum Erzeugen einer internen Betriebsspannung zum Betrieb der Funktionen der Speichereinrichtung ist, wobei die Ausgangsspannung der Spannungserzeugungseinrichtung dazu neigt, sich infolge einer defekten Speicherzelle in der Anordnung zu verändern.

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 1-9, dadurch gekennzeichnet, daß die Trenneinrichtung eine elektrische Isolationseinrichtung (25), die zwischen die Vorladespannungs-Erzeugungseinrichtung und die Mehrzahl von Bitleitungen geschaltet ist, zum selektiven Isolieren der Vorladespannungs-Erzeugungseinrichtung von einer mit einer defekten Speicherzelle verbundenen Bitleitung aufweist.

11. Verfahren zur Fehlerkorrektur in einer Halbleiterspeichereinrichtung nach einem der Ansprüche 1-10 mit den Schritten:
Funktionsüberprüfung der Halbleiterspeichereinrichtung zur Lokalisierung eines Speicherzellendefektes darin;
Bestimmung des Abschnitts der Einrichtung, der eine defekte Speicherzelle enthält, und Identifizierung der damit verbundenen Bitleitung bzw. Gruppe von Bitleitungen;
Inbetriebnahme der Redundanzschaltungseinrichtung zur Ersetzung einer defekten Zellenspalte im Abschnitt der Anordnung, der die defekte Speicherzelle enthält, durch die Reservespeicherzellenspalte; und
elektrische Trennung bzw. Isolation der Vorladespannung-Erzeugungseinrichtung von der mit dem die defekte Speicherzelle aufweisenden Abschnitt verbundenen Bitleitung bzw. Gruppe von Bitleitungen.