KR0135161B1 - 셀프 테스트 기능을 갖는 반도체 기억장치 - Google Patents

셀프 테스트 기능을 갖는 반도체 기억장치

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KR0135161B1 KR1019940000365A KR19940000365A KR0135161B1 KR 0135161 B1 KR0135161 B1 KR 0135161B1 KR 1019940000365 A KR1019940000365 A KR 1019940000365A KR 19940000365 A KR19940000365 A KR 19940000365A KR 0135161 B1 KR0135161 B1 KR 0135161B1
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Abstract

본 발명은 칩 자체에 테스트 기능을 갖도록 한 셀프 테스트 기능을 갖는 반도체 기억장치에 관한 것이다.
종래에는 양산 과정에서의 양품 및 불량판정시 메모리 테스터 장치에 버퍼 메모리를 구성하여 메모리 소자의 코딩내용을 버퍼 메모리에 저장하여 실제 테스트하고자 하는 메모리 소자의 코딩내용과 비교함으로써 실제 테스트하고 하는 칩의 용량보다 버퍼 메모리의 용량이 작을 경우는 테스트가 곤란하였던점을 감안하여 칩 설계시 칩 자체에 셀프 테스트 기능을 갖도록 구성함으로써 칩 자체가 테스트할 수 있도록 함으로써 종래 버퍼 메모리를 구성하여야 하는 비경제적인 면을 해소하며, 종래의 로우 그레이드(Low Grade) 장비로도 양산 테스트가 가능하도록 한 것이다.

Description

셀프 테스트 기능을 갖는 반도체 기억장치
제1도는 본 발명의 블럭도,
제2도는 (가)-(다)는 제1도의 각부의 상세도,
제3도는 제1도의 각신호의 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명*
10:클럭발생부20:바이너리 카운터
30:테스트 모드 감지부40:외부 어드레스 차단부
50:딜레이부60:어드레스 디코더
70:셀 어레이80:센스 앰프부
80a,80b:제1, 제2스위칭부90:래치
100:바이너리 가산기I1-I12:인버터
NAND1:낸드 게이트NOR1:노아 게이트
N1-N3:NMOS트랜지스터P1-P3:PMOS 트랜지스터
T1,T2:스위치
본 발명은 셀프 테스트 기능을 갖는 반도체 기억장치에 관한 것으로서, 더욱 상세하게는 칩 설계시 셀프 테스트 기능을 갖도록 설계함으로써 반도체 기억장치 자체에 테스트 기능을 갖추도록 한 셀프 테스트 기능을 갖는 반도체 기억장치에 관한 것이다.
일반적으로 반도체 기억장치중의 하나인 마스크 롬의 테스트 장치는 메모리 테스터(Memory Tester)에 마스크 롬의 코딩내용을 저장할 수 있도록 버퍼 메모리를 내장하고 있다. 그리고 이 버퍼 메모리의 최대 용량은 테스터 메이커에 따라 메모리 테스터 제작시 결정되며, 이 버퍼 메모리의 최대 용량은 고정적이다.
그리고 메모리의 테스트 순서는 맨 먼저 코딩 마스크 제작시에 코딩 내용을 메모리 테스터에서 사용할 수 있도록 1과 0을 이용하여 화일을 구성하거나 EPROM에 코딩내용을 전사하여 테스트 담당자에게 보내오게 된다.
그러면 테스트 담당자는 코딩내용을 메모리 테스터의 버퍼 메모리에 저장시킨 후, 실제 칩이 웨이퍼 제조공정을 거쳐 나오게 되면 칩에 신호를 인가하여 코딩내용을 처음 번지부터 마지막 번지까지 순차적으로 읽어 내어 메모리 테스터의 버퍼 메모리에 저장된 내용과 비교하여 동일하면 양품, 틀리면 불량으로 판정하여 테스트를 하게 된다.
그러나 상기와 같은 종래의 기술에서는 메모리 테스터의 버퍼 메모리 용량이 실제 테스트하고자 하는 칩의 용량보다 작을 경우 테스트가 불가능하게 된다.
또한, 버퍼 메모리 용량에 맞도록 나누어 테스트할 경우는 버퍼 메모리에 저장된 내용을 지우고 나머지 부분을 서로 저장시킨 후 동일 칩을 테스트 해야 하므로 버퍼 메모리에 저장된 내용을 지우고 새로 저장하는데 많은 시간이 걸리며, 나누어진 각 블럭에 대한 양품, 불량 여부를 저장해 두었다가 나누어진 전 블럭이 모두 양품일 때 최종적으로 양품판정을 하게 됨으로써 실제 양산 테스트에서는 코스트 측면에서 볼때 거의 불가능한 것이다.
본 발명은 이러한 점을 해결하기 위한 것으로, 본 발명의 목적은 메모리 소자 자체에 메모리 테스트 기능을 갖도록 함으로써 양산 과정에서의 대용량의 메모리 소자 테스트시 메모리 테스터의 버퍼 메모리 용량에 관계없이 로우 그레이드(Low Grade) 장비로도 양산 테스트가 가능토록 한 셀프 테스트 기능을 갖는 반도체 기억장치를 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명의 특징은 테스트 모드시는 전 어드레스에 해당되는 셀의 코딩내용을 모두 바이너리 덧셈을 하여 이 값을 메모리 테스터의 측정장치를 이용하여 읽어내어 예상값과 비교하여 양품 및 불량을 판단할 수 있도록 하며, 정상모드시에는 셀프 테스트 모드 관련 회로가 동작하지 않도록 하여 종래의 제품과 동일하게 사용할 수 있도록 함으로써 양산과정에서 대용량의 버퍼 메모리를 구성시키지 않고도 대용량의 메모리 소자를 테스트할 수 있도록 된 것이다.
이하, 본발명의 일실시예를 첨부도면을 참조로 하여 상세히 설명한다.
제1도는 본 발명의 구성 블럭도로써, 시스템의 마스터 클럭(CLK)을 발생하는 클럭발생부(10)에는 이 클럭발생부(10)로 부터 만들어진 마스터 클럭에 따라 내부(Internal) 어드레스를 발생하는 바이너리 카운터(20)가 접속된다.
그리고 셀프 테스트 모드를 감지하여 셀프 테스트 모드시에는 항상 로우상태를 유지하는 테스트 모드 시작제어신호(TMODE*:여기서, *는 로우 액티브를 의미한다. 즉, TMODE바를 의미한다)를 출력하는 테스트 모드 감지부(30) 및 테스트 모드시 외부(External) 어드레스를 차단하는 외부 어드레스 차단부(40)가 상기 바이너리 카운터(20)에 접속된다.
또한, 상기 바이너리 카운터(20)에는 이 바이너리 카운터(20)가 제품 사양에 나와 있는 최소 싸이클 타임(Min Cycle Time:TRC)의 마지막 어드레스를 발생시키고 난뒤 칩의 코딩내용을 읽어서 동작을 끝낸 후에 주변회로들의 기능을 정지시키는 신호(HOLDS)를 만들어 내는 딜레이부(50)가 접속된다.
또한, 상기 바이너리 카운터(20)에는 내부 어드레스를 디코딩하는 어드레스 디코더(60)가 접속되며, 이 어드레스 디코더(60)에는 일반적인 셀 어레이(70)가 접속되며, 이 셀 어레이(70)에는 이 셀 어레이(70)로 부터 출력되는 코딩내용을 증폭하는 센스 앰프부(80)가 접속된다.
그리고 상기 클럭 발생부(10) 및 센스 앰프부(80)에는 상기 센스 앰프부(80)의 출력이 래치되는 래치(90)가 접속되고, 상기 래치(90) 및 클럭 발생부(10)에는 상기 래치(90)의 출력인 코딩내용을 바이너리 뎃셈하여 그 결과를 래치하며 출력단(DQ)으로 출력하는 바이너리 가산기(100)로 구성된다.
한편, 상기 딜레이부(50)는 낸드 게이트와 복수개의 인버터로 구성되며, 인버터의 수는 홀수개로 구성된다.
제2도 (가)는 테스트 모드 감지부의 상세구성도로써, 전원단(VDD)의 전압에 의해 턴온되는 NMOS 트랜지스터(N1)의 드레인측에 신호반전용인 복수개의 인버터(I1-I3)가 직렬로 접속되어 구성된다.
제2도 (나)는 센스 앰프부의 상세 구성도로써, 상기 셀 어레이(70)의 센스 앰프 출력(S/A OUT) 및 테스트 모드시 항상 로우가 되는 칩 인에이블 바신호(CE*)에 따라 턴 온/턴 오프되는 제1스위칭부(80a)와, 상기 제1스위칭부(80a)의 출력 및 테스트 모드 시작제어신호(TMODE*)에 따라 스위칭되어 테스트 모드시는 상기 래치(90) 및 바이너리 가산기(100)가 동작되도록 하는 제2스위칭부(80b)로 구성된다.
상기 제1스위칭부(80a)는 상기 셀 어레이(70)의 센스 앰프 출력(S/A OUT)에 따라 턴 온/턴 오프되는 NMOS 및 PMOS 트랜지스터(N2), (P1)와, 칩 인에이블 바신호(CE*)에 따라 턴 온/턴 오프되는 PMOS 및 NMOS 트랜지스터(P2), (N3)와, 상기 칩 인에이블 바신호(CE*)의 출력을 반전시키는 인버터(I4)와, 상기 인버터(I4)의 출력에 따라 스위칭되는 PMOS 트랜지스터(P3)로 구성된다.
그리고 상기 제2스위칭부(80b)는 상기 테스트 모드 시작제어신호(TMODE*)를 반전시키는 인버터(I5)와, 상기 테스트 모드 시작제어신호(TMODE*)에 따라 턴 온/턴 오프되는 스위치(T1), (T2)와, 상기 스위치(T1)의 출력을 반전시키는 인버터(I6)로 구성된다.
그리고 상기 센서 앰프부(80)의 출력을 래치하는 래치(90)는 인버터(I7), (I8)로 구성된다.
제2도 (다)는 외부 어드레스 차단부의 상세구성도로써, 칩 인에이블 바신호(CE*)를 반전시키는 인버터(I9)와, 상기 인버터(I9)의 출력과 테스트 모드 시작제어신호(TMODE*)를 낸딩하는 낸드 게이트(NAND1)와, 상기 낸드 게이트(NAND1)의 출력과 외부 어드레스 신호를 논리합하여 반전하는 노아 게이트(NOR1)와, 상기 노아 게이트(NOR1)의 출력을 연속적으로 3번 반전하는 인버터(I10-I12)로 구성된다.
상기와 같이 구성된 본 발명을 제3도의 타이밍도와 함께 설명한다.
우선, 마스크 롬의 전원단(VDD)에 8V의 전압이 인가되면 테스트 모드 감지부(30)에서 테스트 모드 시작제어신호(TMODE*)를 하이에서 로우로 출력하며, 이 테스트 모드 시작제어신호(TMODE*)가 클럭 발생부(10) 및 바이너리 카운터(20)를 동작시켜 내부 어드레스 신호를 발생시킨다.
한편, 외부 어드레스 차단부(40)에서는 칩 인에이블 바신호(CE*)는 테스트 모드시는 항상 로우상태이므로 인버터(I9)의 출력은 하이가 되며, 테스트 모드 시작제어신호(TMODE*)는 테스트 모드시는 로우상태이므로 낸드 게이트(NAND1)의 출력은 하이가 된다. 따라서 테스트 모드시 노아 게이트(NOR1)의 출력은 항상 로우가 되므로 테스트 모드시 외부 어드레스신호는 결국 Don't Care와 같게 된다. 즉, 테스트 모드시 외부 어드레스는 칩 인에이블 바신호(CE*)와 테스트 모드 시작제어신호(TMODE*)에 의해 차단된다.
그리고 상기 노아 게이트(NOR1)의 출력은 인버터(I10-I12)에 의해 연속적으로 반전되어 결국 상기 외부 어드레스 차단부(40)의 출력신호(ADDR1)는 하이가 된다.
또한, 상기 바이너리 카운터(20)에서 발생되는 내부 어드레스(예:0번지 부터(2K-1)번지 까지)는 셀 어레이(70)의 모든 셀의 코팅내용을 억세스하여 셀 어레이(70)의 센스 앰프 출력단을 통해 출력되도록 한다. 이 때, 상기 셀 어레이(70)의 센스 앰프 출력(S/A OUT)은 셀 어레이(70)의 센스앰프 출력에 따라 제3도의 S/A OUT과 같이 된다.
그리고 상기 셀 어레이(70)의 센스 앰프 출력(S/A OUT)이 하이일 경우는 센스 앰프부(80)의 NMOS 트랜지스터(N2)는 턴 온되고 PMOS 트랜지스터(P1)는 턴 오프되므로 노드(a)의 전위는 하이상태가 된다. 그리고 상기 센스 앰프 출력(S/A OUT)이 로우일 경우는 노드( a)의 전위가 로우상태가 된다. 즉, 노드(a)의 전위는 상기 센스 앰프 출력(S/A OUT)에 따른다.
한편, 테스트 모드시이므로 테스트 모드 시작제어신호(TMODE*)에 따라 인버터(I5)의 출력이 하이가 되므로 스위치(T1)가 턴 온되어 래치(90) 및 바이너리 가산기(100)가 동작을 하게 된다. 즉, 셀 어레이(70)의 코딩내용이 래치(90)에 의해 래치되고, 바이너리 가산기(100)에 의해 가산되어 래치되며, 이 래치된 내용이 마스크 롬의 출력단(DQ)으로 출력되게 된다.
물론, 이 경우 칩 인에이블 바신호(CE*)에 의해 래치(90)와 바이너리 가산기(100)의 초기치는 모두 제로로 리셋된 후에 상기 동작이 이루어지게 된다.
그리고 상기 출력단(DQ)의 출력값, 즉, 코딩내용이 모두 바이너리 덧셈된 체크썸(Checksum)값을 메모리 테스터의 측정장치를 이용하여 읽어낸 후, 예상값과 비교하여 동일하면 합격, 동일하지 않으면 불합격을 판정하게 된다. 즉, 메모리 테스터에서 버퍼 메모리의 용량과 관계없이 판정이 가능하게 된다.
한편, 상기 외부 어드레스 차단부(40)의 출력은 지연부(50)를 통해 지연되어 상기 바이너리 카운터(20)가 마지막 어드레스를 발생시키고 난 뒤, 칩의 코딩내용을 읽어서 동작을 끝낸후 주변회로들의 기능을 정지시키는 신호(HOLDS)로 만들어져 상기 클럭 발생부(10)와 바이너리 카운터(20)의 동작을 홀드(HOLD)시켜서 정확히 해당 어드레스(0부터 (2K-1)까지)까지 한번만 덧셈을 하고 최종상태를 그대도 유지하도록 한다.
따라서 셀프 테스트 모드로 전환후, t=(TRC×2K)nsec후에는 언제든지 읽어내더라도 동일한 값이 래치되어 있어서 샐프 테스트 모드 해제전까지는 오동작을 하지 않도록 한다.
한편, 정상모드시는 상기 테스트 모드 시작제어신호(TMODE*)가 하이가 되므로 제2도 (나)에서 보면 인버터(I5)의 출력이 로우가 되므로 스위치(T2)가 턴 온되고, 스위치(T1)는 턴 오프되므로 상기 래치(80)나 바이너리 가산기(90)는 동작을 하지 않게 되며, 내부 어드레스는 차단되고 외부 어드레스를 받아들이며 칩 인에이블 바신호(CE*)에 의해 바이너리 카운터(20)에 리셋이 걸리므로 셀프 테스트 모드 관련회로는 동작을 하지 않게 된다. 따라서 사용자는 정상 모드시는 종래의 제품과 동일하게 사용할 수 있게 된다. 이상에서 살펴본 바와 같이 본 발명은 메모리 소자인 마스크 롬 설계시 셀프 테스트 기능을 갖는 회로를 추가 구성시킴으로써 대용량의 마스크 롬 테스트시에 메모리 테스터의 버퍼 메모리 용량에 관계없이 종래의 로우 그레이드(Low Grade) 장비로 양산 테스트가 가능하게 되며, 칩의 크기는 종래의 크기 기준 5%이내로 증가하나 버퍼 메모리를 구성시키지 않아도 되므로 종래에 비해 경제적이며, 또한 전원장치와 DVM(Digital Volt Meter)를 이용하여 간단히 체크썸을 확인하여 수입검사를 대치할 수도 있게 된다.

Claims (5)

  1. 시스템의 마스터 클럭을 발생하는 클럭 발생부(10)와,
    클럭 발생부(10)로 부터의 클럭을 이용하여 내부 어드레스를 발생하는 바이너리 카운터(20)와,
    셀프 테스트 모드를 감지하여 셀프 테스트 모드시에는 항상 로우상태를 유지하는 테스트 모드 시작제어신호(TMODE*)를 출력하는 테스트 모드 감지부(30)와,
    테스트 모드시 외부 어드레스를 차단하는 외부 어드레스 차단부(40)와,
    상기 바이너리 카운터(20)가 제품 사양에 나와 있는 최소 싸이클 타임의 마지막 어드레스를 발생시키고 난 뒤, 주변회로의 기능을 정지시키는 신호(HOLDS)를 출력하는 딜레이브(50)와,
    상기 바이너리 카운터(20)의 내부 어드레스 출력을 디코딩하는 어드레스 디코더(60)와,
    상기 어드레스 디코더(60)에 연결된 셀 어레이(70)와,
    상기 셀 어레이(70)로 부터 출력되는 코딩내용을 증폭하는 센프 앰프부(80)와,
    상기 센스 앰프부(80)의 출력을 래치하는 래치(90)와,
    상기 래치(90)의 출력을 바이너리 가산하여 그 결과를 래치하는 바이너리 가산기(100)로 구성됨을 특징으로 셀프 테스트 기능을 갖는 반도체 기억장치.
  2. 제1항에 있어서, 외부 어드레스 차단부(40)는
    칩 인에이블 바신호(CE*)를 반전시키는 인버터(I9)와,
    상기 인버터(I9)의 출력과 테스트 모드 시작제어신호(TMODE*)를 낸딩하는 낸드 게이트(NAND1)와,
    상기 낸드 게이트(NAND1)의 출력과 외부 어드레스를 논리합하여 반전하는 노아 게이트(NOR1)와,
    상기 노아 게이트(NOR1)의 출력을 연속적으로 반전하는 인버터(I10-I12)로 구성됨을 특징으로 하는 셀프 테스트 기능을 갖는 반도체 기억장치.
  3. 제1항에 있어서, 상기 센스 앰프부(80)는
    상기 셀 어레이(70)의 센스 앰프 출력(S/A OUT) 및 칩 인에이블 바신호(CE*)에 따라 턴 온/턴 오프되는 제1스위칭부(80a)와,
    상기 제1스위칭부(80a)의 출력 및 테스트 모드 시작제어신호(TMODE*)에 따라 스위칭되어 상기 래치(90) 및 바이너리 가산기(100)를 제어하는 제2스위칭부(80b)로 구성됨을 특징으로 하는 셀프 테스트 기능을 갖는 반도체 기억장치.
  4. 제3항에 있어서, 상기 제1스위칭부(80a)는
    상기 셀 어레이(70)의 센스 앰프 출력(S/A OUT)에 따라 턴 온/턴 오프되는 NMOS 및 PMOS 트랜지스터(N2), (P1)와,
    칩 인에이블 바신호(CE*)에 따라 턴 온/턴 오프되는 PMOS 및 NMOS 트랜지스터(P2), (N3)와,
    상기 칩 인에이블 바신호(CE*)의 출력을 반전시키는 인버터(I4)와,
    상기 인버터(I4)의 출력에 따라 스위칭되는 PMOS 트랜지스터(P3)로 구성됨을 특징으로 하는 셀프 테스트 기능을 갖는 반도체 기억장치.
  5. 제3항에 있어서, 상기 제2스위치부(80b)는
    상기 테스트 모드 시작제어신호(TMODE*)를 반전시키는 인버터(I5)와,
    상기 테스트 모드 시작제어신호(TMODE*)에 따라 턴 온/턴 오프되는 스위치(T1), (T2)와,
    상기 스위치(T1)의 출력을 반전시키는 인버터(I6)로 구성됨을 특징으로 하는 셀프 테스트 기능을 갖는 반도체 기억장치.
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