JP2005116151A - 半導体記憶装置 - Google Patents

Abstract

【課題】 電源を再投入することなく幾度でも誤ったヒューズの情報がセットされた状態を訂正することができる半導体記憶装置を提供する。
【解決手段】 ヒューズの情報を読込み、保持するヒューズ情報保持回路１５ａ，１５ｂと、ヒューズ情報保持回路１５ａ，１５ｂからのヒューズの情報に基づいてメモリセルアレイ１２ａ，１２ｂのどのメモリセルをどのスペアメモリセルに置き換えるかを判定する置き換え判定回路１７ａ，１７ｂと、電源投入信号及びヒューズ情報再読込信号が入力され、ヒューズ情報保持回路１５ａ，１５ｂのヒューズ情報の読込と保持を制御するヒューズ情報保持制御回路１９ａ，１９ｂとを具備する。電源投入信号により一度ヒューズの情報をヒューズ情報保持回路１５ａ，１５ｂに読込んだ後は、ヒューズ情報再読込信号の発生毎に、ヒューズ情報保持回路１５ａ，１５ｂにヒューズの情報を読込む。
【選択図】 図２

Description

本発明は、ヒューズ回路を有する半導体記憶装置に係わり、特に連続稼動させるのに好適な構造を有する半導体記憶装置に関する。

半導体記憶装置において、メモリセルの不良対策としてスペアメモリセルを用意しておき、ヒューズの情報に基づいて不良になったメモリセルをスペアメモリセルに置き換える方法が多く採用されている。

「ヒューズ」とは電気導体がセットされているか又は切断されているかによって決められた論理状態“０”又は“１”を表すものであり、「ヒューズの情報」とはどのアドレスのメモリセルをどのスペアメモリセルに置き換えるのかを判定するための情報であり、「ヒューズ回路」とは半導体記憶装置のメモリセルにヒューズの情報を提供する回路を意味している。

従来のヒューズ回路を有する半導体記憶装置は、複数のメモリセルアレイと、メモリセルアレイ毎に設けられ、ヒューズの情報を読込み、保持するヒューズ情報保持回路と、メモリセルアレイ毎に設けられ、ヒューズ情報保持回路からのヒューズの情報に基づいてどのアドレスのメモリセルをどのスペアメモリセルに置き換えるかをそれぞれ判定するメモリセル置き換え判定回路と、ヒューズ情報保持回路におけるヒューズ情報の読込と保持を制御するヒューズ情報保持制御回路とで構成されている。このような構成の従来の半導体記憶装置では、始めに、半導体記憶装置へ電源が投入された後に内部電位の設定が完了したことを知らせる電源投入完了信号ＰＯＷＥＲＯＮがヒューズ情報保持制御回路に入力される。

ヒューズ情報保持制御回路は、電源投入完了信号ＰＯＷＥＲＯＮが入力されるとヒューズ情報初期化信号ｂＦＰＵＰをヒューズ情報保持回路に送出し、所定の時間が経過した後、ヒューズ情報確定信号ＦＰＵＮをヒューズ情報保持回路に送出する。ヒューズ情報保持回路は、ヒューズ情報初期化信号ｂＦＰＵＰによりヒューズ情報を初期化し、ヒューズ情報各位信号ＦＰＵＮによりヒューズ情報を読込み、その後ヒューズの情報を保持し続ける。メモリセル置き換え判定回路は、ヒューズ情報保持回路からのヒューズの情報に基づいてどのアドレスのメモリセルをどのスペアメモリセルに置き換えるかの判定をメモリセルがアクセスされる毎に行う。これにより、各メモリセルアレイのメモリセルのうち不良メモリセルがスペアメモリセルに置き換えられて正常なメモリセルとして機能する。

このように、ヒューズの情報は半導体記憶装置に電源が投入されたときに一度だけ読込まれ、その後、ヒューズ情報保持回路に保持され続けている。しかしながら、ヒューズ情報保持回路に保持されているヒューズの情報はα線によるソフトエラーや原因不明の外乱ノイズにより読込んだときの状態から変化してしまうことがあるため、メモリセル置き換え判定回路は不良メモリセルをスペアメモリセルに正しく置き換えることができず、不良メモリセルが残存してしまう問題がある。

このため、このような半導体記憶装置を電源の再投入が困難なシステム、例えば一瞬たりとも誤動作が許されない連続稼動を必要とする機器、例えば通信ネットワークサーバなどに使用すると、そのシステムにとって致命的な障害をもたらす恐れがある。

これに対して、誤ったセット状態を正すように構成されているヒューズ回路を有する半導体記憶装置が知られている（例えば、特許文献１参照）。この特許文献１に開示された半導体記憶装置では、従来に示すように、直列に接続された３つのＭＯＳＦＥＴとインバータとで構成されるヒューズ・ラッチ回路を有し、電源が投入された後のイニシャライズシーケンス中に、パルス信号ＣＬＲＮＸ、ＳＥＴＰＸ、ＳＥＴＰＳＰにより駆動されてヒューズ・ラッチ回路のセット状態が評価され、誤ってセットされたヒューズ・ラッチ回路のみが新たに正しくセットされるようにしている。

しかしながら、特許文献１に開示された半導体記憶装置では、ヒューズ・ラッチ回路のセット状態の評価と誤ったセット状態の訂正を電源投入直後に行われるイニシャライズシーケンス中に実行しているので、イニシャライズシーケンス終了後に誤った状態になったヒューズ情報は訂正されない問題がある。

このように、従来のヒューズ回路を有する半導体記憶装置では、誤動作によりヒューズの情報が誤ったセット状態になった場合に電源を再投入しない限り、誤ったセット状態を訂正することができない問題がある。そのため、従来の半導体記憶装置を使用した電源の再投入が困難なシステムにおいては致命的な障害をもたらす恐れがある。特に、特許文献１に開示された半導体記憶装置では、電源投入直後に行われるイニシャライズシーケンス終了後に誤った状態になったヒューズの情報は訂正されない問題がある。
特開平１０−６９７９８号公報（４頁、図２、図５）

本発明は、電源を再投入することなく幾度でも誤ったヒューズの情報がセットされた状態を訂正することができる半導体記憶装置を提供する。

上記目的を達成するために、本発明の一態様は、（イ）スペアメモリセルアレイを有するメモリセルアレイと、（ロ）ヒューズを備え、このヒューズの情報を読込み、保持するヒューズ情報保持回路と、（ハ）ヒューズ情報保持回路からのヒューズの情報に基づいて、メモリセルアレイのどのアドレスのメモリセルを、スペアメモリセルアレイのどのスペアメモリセルに置き換えるかを判定する置き換え判定回路と、（ニ）電源投入信号及びヒューズ情報再読込信号が入力され、ヒューズ情報保持回路のヒューズ情報の読込と保持を制御するヒューズ情報保持制御回路とを具備する半導体記憶装置であることを要旨とする。そして、この半導体記憶装置は、電源投入信号により一度ヒューズの情報をヒューズ情報保持回路に読込んだ後は、ヒューズ情報再読込信号の発生毎に、ヒューズ情報保持回路にヒューズの情報を読込むようにしたことを特徴としている。

本発明の半導体記憶装置によれば、誤ったヒューズの情報がセットされている状態になっても電源を再投入することなく幾度でも誤ったヒューズの情報を訂正することが可能である。

次に、図面を参照して、本発明の第１〜第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

又、以下に示す第１〜第５の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係る半導体記憶装置２０１は、複数のメモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄと、複数のメモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄへヒューズ情報再読込信号として利用可能なリフレッシュ信号を出力するリフレッシュ制御回路１４ｕ，１４ｄと、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つヒューズの情報を読込み、保持するヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....，１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....，１５ｃ(i-1)，１５ｃ(i)，１５ｃ(i+1)，.....，１５ｄ(i-1)，１５ｄ(i)，１５ｄ(i+1)，.....，と、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....，１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....，１５ｃ(i-1)，１５ｃ(i)，１５ｃ(i+1)，.....，１５ｄ(i-1)，１５ｄ(i)，１５ｄ(i+1)，.....，からのヒューズの情報に基づいて、どのアドレスのメモリセルをどのスペアメモリセルに置き換えるのかを判定する置き換え判定回路１７ａ(i-1)，１７ａ(i)，１７ａ(i+1)，.....，１７ｂ(i-1)，１７ｂ(i)，１７ｂ(i+1)，.....，１７ｃ(i-1)，１７ｃ(i)，１７ｃ(i+1)，.....，１７ｄ(i-1)，１７ｄ(i)，１７ｄ(i+1)，.....，と、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つ電源投入信号及びヒューズ情報再読込信号（リフレッシュ信号）を受けてヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....，１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....，１５ｃ(i-1)，１５ｃ(i)，１５ｃ(i+1)，.....，１５ｄ(i-1)，１５ｄ(i)，１５ｄ(i+1)，.....，におけるヒューズ情報の読込と保持を制御するヒューズ情報保持制御回路１９ａ，１９ｂ、１９ｃ、１９ｄとで構成されている。但し、図１の構成は、一例であり、２つのリフレッシュ制御回路１４ｕ，１４ｄの代わりに単一のリフレッシュ制御回路により、複数のメモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄへヒューズ情報再読込信号として利用可能なリフレッシュ信号を出力するようにしても構わない。

図１においては、半導体記憶装置２０１の上段側にメモリセルアレイ１２ａ及び１２ｂが配列され、下段側には、メモリセルアレイ１２ｃ及び１２ｄが配列されている。そして、半導体記憶装置２０１の中央部、即ち、上段に配列されたメモリセルアレイ１２ａ及び１２ｂと、下段に配列されたメモリセルアレイ１２ｃ及び１２ｄとの間には、周辺回路１３が配置されている。詳細は省略するが、周辺回路１３には、カラムデコーダ、ロウデコーダ等が含まれる。或いは、上段側のメモリセルアレイ１２ａとメモリセルアレイ１２ｂとの間に、上段側のロウデコーダを配置し、下段側のメモリセルアレイ１２ｃとメモリセルアレイ１２ｄとの間に、下段側のロウデコーダを配置するような構成でも良い。

上段側のメモリセルアレイ１２ａは、カラム用スペアメモリセルアレイ１２１ａ及びロウ用スペアメモリセルアレイ１２２ａを備える。カラム用スペアメモリセルアレイ１２１ａは、例えば、メモリセルアレイ１２ａの予めスペアとして設計された必要な数の列分のメモリセルを置き換え可能である。ロウ用スペアメモリセルアレイ１２２ａも、同様に、メモリセルアレイ１２ａの予め設計された行分のメモリセルを置き換え可能である。ヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ａ及びロウ用スペアメモリセルアレイ１２２ａに対応したヒューズをそれぞれ備えている。等価回路的には、図３にヒューズ３３が示されているが、図１において、ヒューズの図示は省略している。ヒューズは、レーザ熔断型ヒューズでも、電気ヒューズでも、更に他の構造のヒューズでも構わない。

レーザ熔断型ヒューズでは、例えば金属膜やポリシリコン膜をヒューズとし、これをレーザ光の照射で熔断することによって、その不良回路部分をスペアメモリセルアレイ１２１ａ，１２２ａに置き換える救済をするためのプログラムがされる。ヒューズに対するプログラムは、プローブテストの後に実施される。この段階でウェーハの表面のパッシベーション膜にはボンディングパッドやヒューズを露出する開口が形成されており、例えばボンディングパッドを用いてプローブテストが行なわれる。プローブテストでは不良の所在が判明し、不良部分を救済回路で置き換え可能なように選択的なレーザ光の照射によって、熔断し、プログラムが行なわれる。電気ヒューズとしては、絶縁状態の酸化膜の絶縁破壊によってプログラム可能な構成のアンチヒューズが採用可能である。具体的には、ｐ型ウェル領域に酸化膜を用いてキャパシタを構成し、キャパシタのウェル電極に負電圧を、酸化膜上のプレート電極に正電圧を印加してゲート酸化膜を絶縁破壊するようにし、不良回路部分をスペアメモリセルアレイ１２１ａ，１２２ａに置き換える救済をするためのプログラムがされる。上段側のメモリセルアレイ１２ｂは、カラム用スペアメモリセルアレイ１２１ｂ及びロウ用スペアメモリセルアレイ１２２ｂを備える。カラム用スペアメモリセルアレイ１２１ｂは、メモリセルアレイ１２ｂの２列又は３列分のメモリセルを置き換え可能である。ロウ用スペアメモリセルアレイ１２２ｂも、同様に、メモリセルアレイ１２ｂの２行又は３行分のメモリセルを置き換え可能である。ヒューズ情報保持回路１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｂ及びロウ用スペアメモリセルアレイ１２２ｂに対応したヒューズをそれぞれ備えている。

同様に、下段側のメモリセルアレイ１２ｃは、カラム用スペアメモリセルアレイ１２１ｃ及びロウ用スペアメモリセルアレイ１２２ｃを備え、下段側のメモリセルアレイ１２ｄは、カラム用スペアメモリセルアレイ１２１ｄ及びロウ用スペアメモリセルアレイ１２２ｄを備える。ヒューズ情報保持回路１５ｃ(i-1)，１５ｃ(i)，１５ｃ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｃ及びロウ用スペアメモリセルアレイ１２２ｃに対応したヒューズをそれぞれ備え、ヒューズ情報保持回路１５ｄ(i-1)，１５ｄ(i)，１５ｄ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｄ及びロウ用スペアメモリセルアレイ１２２ｄに対応したヒューズをそれぞれ備えている。

図２は、図１の上段側のメモリセルアレイ１２ａ及び１２ｂについて説明するブロック図である。図２に示すように、本発明の第１の実施の形態に係る半導体記憶装置２０１は、複数のメモリセルアレイ１２ａ，１２ｂと、複数のメモリセルアレイ１２ａ，１２ｂへリフレッシュ信号を出力するリフレッシュ制御回路１４ｕと、メモリセルアレイ１２ａ，１２ｂ毎に設けられ、且つヒューズの情報を読込み、保持するヒューズ情報保持回路１５ａ，１５ｂと、メモリセルアレイ１２ａ，１２ｂ毎に設けられ、且つヒューズ情報保持回路１５ａ，１５ｂからのヒューズの情報に基づいてどのアドレスのメモリセルを、スペアメモリセルアレイ１２１ａ，１２２ａ；１２１ｂ，１２２ｂ中のどのスペアメモリセルに置き換えるのかを判定する置き換え判定回路１７ａ，１７ｂと、メモリセルアレイ１２ａ，１２ｂ毎に設けられ、且つ電源投入信号及びヒューズ情報再読込信号（リフレッシュ信号）を受けてヒューズ情報保持回路１５ａ，１５ｂにおけるヒューズ情報の読込と保持を制御するヒューズ情報保持制御回路１９ａ，１９ｂとで構成されている。リフレッシュ制御回路１４ｕからのリフレッシュ信号がヒューズ情報再読込信号として利用される。図２では、図１に示したヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....を総称的にヒューズ情報保持回路１５ａとして表現し、ヒューズ情報保持回路１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....を総称的にヒューズ情報保持回路１５ｂとして表現している。図１の下段側のメモリセルアレイ１２ｃ及び１２ｄについても同様な構成であり、重複した説明を省略する。

リフレッシュ制御回路１４ｕは、所定の間隔でヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ１をメモリセルアレイ１２ａとヒューズ情報保持制御回路１９ｂに送出している。

ここで、ヒューズ情報保持制御回路１９ｂとヒューズ情報保持回路１５ｂとメモリセル置き換え判定回路１７ｂ及びメモリセルアレイ１２ｂは、ヒューズ情報保持制御回路１９ａとヒューズ情報保持回路１５ａとメモリセル置き換え判定回路１７ａ及びメモリセルアレイ１２ａと同じ構成であるため、以後の説明は省略する。

上記構成の半導体記憶装置２０１では、始めに、半導体記憶装置２０１へ電源が投入されると内部電位の設定が完了したことを知らせる電源投入完了信号ＰＯＷＥＲＯＮがヒューズ情報保持制御回路１９ａに入力される。

ヒューズ情報保持制御回路１９ａは、電源投入完了信号ＰＯＷＥＲＯＮが入力されるとヒューズ情報初期化信号ｂＦＰＵＰ１をヒューズ情報保持回路１５ａに送出し、所定の時間が経過した後、ヒューズ情報確定信号ＦＰＵＮ１をヒューズ情報保持回路１５ａに送出する。

ヒューズ情報保持回路１５ａは、ヒューズ情報初期化信号ｂＦＰＵＰ１によりヒューズ情報を初期化し、ヒューズ情報確定信号ＦＰＵＮ１によりヒューズ情報を読込み、その後ヒューズの情報を保持し続ける。

メモリセル置き換え判定回路１７ａは、ヒューズ情報保持回路１５ａからのヒューズの情報に基づいて、どのアドレスのメモリセルを、スペアメモリセルアレイ１２１ａ，１２２ａ中のどのスペアメモリに置き換えるのかの判定を、メモリセルがアクセスされる度に行う。これにより、メモリセルアレイ１２ａの不良メモリセルがスペアメモリセルアレイ１２１ａ，１２２ａ中のスペアメモリセルに置き換えられて正常なメモリセルとして機能する。

次に、ヒューズ情報保持制御回路１９ａは、ヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ２が入力される度に、ヒューズ情報初期化信号ｂＦＰＵＰ１とヒューズ情報確定信号ＦＰＵＮ１をヒューズ情報保持回路１５ａに送出するので、ヒューズ情報保持回路１５ａはヒューズの情報の再読込と保持を繰り返す。

これにより、電源投入時に一度ヒューズの情報を読込み、その後、リフレッシュ信号により再度ヒューズの情報を読込むことが可能である。

次に、ヒューズ情報保持回路１５ａ及びヒューズ情報保持制御回路１９ａの具体的な回路とその動作について詳しく説明する。

まず、ヒューズ情報保持回路１５ａについて説明する。図３に示すように、ヒューズ情報保持回路１５ａは、例えばｐ−ＭＯＳＦＥＴ３１と、ｐ−ＭＯＳＦＥＴ３１のソースにドレインが直列接続されたｎ−ＭＯＳＦＥＴ３２と、ｎ−ＭＯＳＦＥＴ３２のソースと電源Ｖｓｓとの間に直列接続されたヒューズ３３と、ｐ−ＭＯＳＦＥＴ３１とｎ−ＭＯＳＦＥＴ３２を接続するノード３４にゲートが接続された第１のインバータ（ヒューズ情報検出インバータ）３５と、第１のインバータ（ヒューズ情報検出インバータ）３５の出力端にゲートが接続された第２のインバータ（出力段インバータ）３６と、同じく第１のインバータ（ヒューズ情報検出インバータ）３５の出力端にゲートが接続された第３のインバータ（検出情報帰還インバータ）３７と、第３のインバータ（検出情報帰還インバータ）３７を活性・非活性化するスイッチとして動作するｎ−ＭＯＳＦＥＴ３８とで構成されている。

第３のインバータ（検出情報帰還インバータ）３７の出力端はノード３４に接続され、スイッチとして動作するｎ−ＭＯＳＦＥＴ３８は、第３のインバータ（検出情報帰還インバータ）３７を構成するｐ−ＭＯＳＦＥＴ３９のソースとｎ−ＭＯＳＦＥＴ４０のドレイン間に直列接続され、そのゲートはｐ−ＭＯＳＦＥＴ３１のゲートに接続されている。

そして、ｐ−ＭＯＳＦＥＴ３１のゲートにはヒューズ情報初期化信号ｂＦＰＵＰ１が入力され、ｎ−ＭＯＳＦＥＴ３２のゲートにはヒューズ情報確定信号ＦＰＵＮ１が入力される。

又、第１のインバータ（ヒューズ情報検出インバータ）３５では、その出力の論理レベルが“ハイ（Ｈｉｇｈ）”（以下、単に“Ｈ”という）のときに、ヒューズが導通状態であることを示すヒューズ導通情報信号ＩＮＴＡＣＴが出力され、第２のインバータ（出力段インバータ）３６では、その出力が、“Ｈ”のときに、ヒューズが切断状態であることを示すヒューズ切断情報信号ＢＲＯＷＮが出力される。

（ａ）図４に示すように、半導体記憶装置２０１に電源が投入された後、内部電位の設定が完了したことを知らせる電源投入完了信号ＰＯＷＥＲＯＮが“Ｈ”になるまでの時間Ｔ０は、ヒューズ情報初期化信号ｂＦＰＵＰ１及びヒューズ情報確定信号ＦＰＵＮ１は、共に“ロウ（Ｌｏｗ）”（以下、単に“Ｌ”という）であるため、ｐ−ＭＯＳＦＥＴ３１はオン、ｎ−ＭＯＳＦＥＴ３２はオフとなり、ノード３４の初期値は“Ｈ”である。

（ｂ）次に、ｔ１において、電源投入完了信号ＰＯＷＥＲＯＮが“Ｈ”になると、ヒューズ情報保持制御回路１９ａによりヒューズ情報初期化信号ｂＦＰＵＰ１が“Ｈ”となるので、ｐ−ＭＯＳＦＥＴ３１はオフされるが、ヒューズ情報初期化信号ｂＦＰＵＰ１が“Ｈ”になったことによりスイッチとして動作するｎ−ＭＯＳＦＥＴ３８がオンとなり第３のインバータ（検出情報帰還インバータ）３７におけるｐ−ＭＯＳＦＥＴ３９のソースとｎ−ＭＯＳＦＥＴ４０のドレインが接続される。これにより、第３のインバータ（検出情報帰還インバータ）３７が活性化されてｐ−ＭＯＳＦＥＴ３９がオン、ｎ−ＭＯＳＦＥＴ４０がオフとなり、ノード３４の初期値“Ｈ”は保持されるる
（ｃ）次に、ｔ２に示すように、所定の時間が経過してヒューズ情報保持制御回路１９ａによりヒューズ情報確定信号ＦＰＵＮ１が“Ｈ”となると、ｎ−ＭＯＳＦＥＴ３２がオンとなる。ここで、ヒューズ３３が導通している場合は、ノード３４は“Ｌ”になるので第１のインバータ（ヒューズ情報検出インバータ）３５はヒューズ導通情報信号ＩＮＴＡＣＴを“Ｈ”にし、第２のインバータ（出力段インバータ）３６はヒューズ切断情報信号ＢＲＯＷＮを“Ｌ”にする。これにより、ヒューズ３３が導通状態であることがメモリセル置き換え判定回路１７ａに送出され、更に、活性化されている第３のインバータ（検出情報帰還インバータ）３７によりノード３４の状態“Ｌ”は保持される。一方、ヒューズ３３が切断されている場合は、ノード３４の初期状態“Ｈ”が保持されるので、第１のインバータ（ヒューズ情報検出インバータ）３５はヒューズ導通情報信号ＩＮＴＡＣＴを“Ｌ”にし続け、第２のインバータ（出力段インバータ）３６はヒューズ切断情報信号ＢＲＯＷＮを“Ｈ”にし続ける。これにより、ヒューズ３３が切断状態であることがメモリセル置き換え判定回路１７ａに送出され、更に、活性化されている第３のインバータ（検出情報帰還インバータ）３７によりノード３４の状態“Ｈ”は保持される。

（ｄ）次に、ｔ３において、ヒューズ情報保持制御回路１９ａによりヒューズ情報確定信号ＦＰＵＮが“Ｌ”になると、ｎ−ＭＯＳＦＥＴ３２はオフされるが、第３のインバータ（検出情報帰還インバータ）３７は活性化され続けているので、ノード３４の状態を保持し続けることができる。

（ｅ）ヒューズ情報の再読込みと保持を行うときは、ｔ４で、ｂＦＰＵＰが活性化（Ｌ）されヒューズ情報初期化用ｐ−ＭＯＳＦＥＴ３１が活性化されて、ヒューズ情報保持ノード３４は初期化（Ｈ）の状態になる。よって、ヒューズ切断情報信号ＢＲＯＷＮは活性化（Ｈ）され、ヒューズ導通情報信号ＩＮＴＡＣＴは非活性化（Ｌ）されて、ヒューズが切断状態にある情報を送出する。

（ｆ）その後、ｂＦＰＵＰがｔ５で非活性化（Ｈ）され、所定の時間を経過後、ｔ６において、ヒューズ情報保持制御回路１９ａによりヒューズ情報確定信号ＦＰＵＮ１が“Ｈ”となると、ｎ−ＭＯＳＦＥＴ３２がオンとなる。ここで、ヒューズ３３が導通している場合は、ノード３４は“Ｌ”になるので第１のインバータ（ヒューズ情報検出インバータ）３５はヒューズ導通情報信号ＩＮＴＡＣＴを“Ｈ”にし、第２のインバータ（出力段インバータ）３６はヒューズ切断情報信号ＢＲＯＷＮを“Ｌ”にする。これにより、ヒューズ３３が導通状態であることがメモリセル置き換え判定回路１７ａに送出され、更に、活性化されている第３のインバータ（検出情報帰還インバータ）３７によりノード３４の状態“Ｌ”は保持される。一方、ヒューズ３３が切断されている場合は、ノード３４の初期状態“Ｈ”が保持されるので、第１のインバータ（ヒューズ情報検出インバータ）３５はヒューズ導通情報信号ＩＮＴＡＣＴを“Ｌ”にし続け、第２のインバータ（出力段インバータ）３６はヒューズ切断情報信号ＢＲＯＷＮを“Ｈ”にし続ける。これにより、ヒューズ３３が切断状態であることがメモリセル置き換え判定回路１７ａに送出され、更に、活性化されている第３のインバータ（検出情報帰還インバータ）３７によりノード３４の状態“Ｈ”は保持される。

（ｇ）次に、ｔ７において、ヒューズ情報保持制御回路１９ａによりヒューズ情報確定信号ＦＰＵＮが“Ｌ”になると、ｎ−ＭＯＳＦＥＴ３２はオフされるが、第３のインバータ（検出情報帰還インバータ）３７は活性化され続けているので、ノード３４の状態を保持し続けることができる。このようにして、ｔ４〜ｔ７のタイミングで、ヒューズ情報の再読込みと保持がなされる。

ここで注意するべき点は、ヒューズ情報保持回路１５ａが、ヒューズ情報の再読込を行う際に、ヒューズが切断状態にある情報を送出してしまうことである。即ち、ヒューズ情報の再読込みによって正しいヒューズ情報を送出する前に、必ず、ヒューズ切断情報信号ＢＲＯＷＮが活性化（Ｈ）され、ヒューズ導通情報信号ＩＮＴＡＣＴは非活性化（Ｌ）され、ヒューズが切断状態にある情報を送出してしまう。

したがって、ヒューズ情報保持回路１５ａがヒューズ情報の再読込みと保持を行うことができるのは、ヒューズ情報保持回路１５ａがヒューズ情報の再読込みに伴い一度ヒューズが切断状態にある情報を送出してしまっても、他の動作に影響を与えることがないときのみに限られてしまう。

第１の実施の形態では、スペアメモリセルアレイ１２１ａ，１２２ａへの置き換え情報用のヒューズについて、そのヒューズが対応しているメモリセルアレイ１２ａがアイドル状態にあるときにそのヒューズのヒューズ情報の再読込みと保持を行うことによってこの問題を回避している。

次に、ヒューズ情報保持制御回路１９ａについて説明する。図５に示すように、ヒューズ情報保持制御回路１９ａは、大別してヒューズ情報初期化信号ｂＦＰＵＰ１を生成するヒューズ情報初期化信号生成部４１と、ヒューズ情報確定信号ＦＰＵＮ１を生成するヒューズ情報確定信号生成部４２と、ヒューズ情報初期化信号生成部４１とヒューズ情報確定信号生成部４２の同期をとる同期部４３とからなり、各部はヒューズ情報に必要な所定数の回路群で構成されている。

ヒューズ情報初期化信号生成部４１は、リフレッシュ制御回路１４ｕからのヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ２が入力される第１のＮＡＮＤゲート５１と、第１のＮＡＮＤゲート５１の出力及び電源投入完了信号ＰＯＷＥＲＯＮとが入力される第２のＮＡＮＤゲート５２と、第１のＮＡＮＤゲート５１の出力をインバータ５４、ＮＯＲゲート５５及び遅延段５６の直列回路により遅延した遅延信号と第２のＮＡＮＤゲート５２の出力とを入力してヒューズ情報初期化信号を出力するＮＡＮＤゲート５３とで構成されている。

ヒューズ情報確定信号生成部４２は、ヒューズ情報初期化信号生成部４１の遅延段５６の遅延信号を更に遅延する遅延段６１とインバータ６２の直列回路と、インバータ６２の出力を更に遅延する遅延段６３とインバータ６４の直列回路と、インバータ６２の出力とこれを遅延したインバータ６４の出力を入力して“Ｌ”を発生するＮＡＮＤゲート６５と、ＮＡＮＤゲート６５の出力を反転したヒューズ情報確定信号を出力するインバータ６６とで構成されている。

同期部４３は、電源設定完了信号ＰＯＷＥＲＯＮを遅延する遅延段７１とインバータ７２の直列回路と、電源設定完了信号ＰＯＷＥＲＯＮとこれを遅延したインバータ７２の出力を入力して“Ｌ”を発生するＮＡＮＤゲート７３と、ＮＡＮＤゲート７４、７５を有するフリップフロップ回路７６とで構成されている。

このフリップフロップ回路７６は、ＮＡＮＤゲート７３が発生する“Ｌ”をセット信号とし、ＮＡＮＤゲート６５が生成する“Ｌ”をリセット信号とし、出力をヒューズ情報初期化信号生成部４１のＮＯＲゲート５５に入力している。

（ａ）図６に示すように、電源投入直後（Ｔ０）は、電源投入完了信号ＰＯＷＥＲＯＮ、ヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ２は共に“Ｌ”となる。又、フリップフロップ回路７６はリセット状態となりノード９５は“Ｌ”となる。そして、ヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ２が“Ｌ”のため第１のＮＡＮＤゲート５１によりノード８１は“Ｈ”となり、電源投入完了信号ＰＯＷＥＲＯＮが“Ｌ”のため第２のＮＡＮＤゲート５２によりノード８２は“Ｈ”となる。インバータ５４によりノード８３は“Ｌ”となり、ノード９５は“Ｌ”のためＮＯＲゲート５５によりノード８４は“Ｈ”となり、遅延段５６を介してノード８５は“Ｈ”となる。その結果、ＮＡＮＤゲート５３によりヒューズ情報初期化信号ｂＦＰＵＰ１は“Ｌ”に初期設定される。次に、遅延段６１を介してノード８６は“Ｈ”になるのでノード８７はインバータ６２によって“Ｌ”になり、遅延段６３、インバータ６４、ＮＡＮＤゲート６５で構成されるロウパルス発生回路はリセット状態となってノード９０は“Ｈ”になる。その結果、インバータ６６によりヒューズ情報確定信号ＦＰＵＮ１は“Ｌ”に初期設定される。

（ｂ）次に、ｔ１において、電源投入完了信号ＰＯＷＥＲＯＮが“Ｈ”になると第２のＮＡＮＤゲート５２によりノード８２は“Ｌ”になる。その結果、ＮＡＮＤゲート５３によりヒューズ情報初期化信号ｂＦＰＵＰ１は“Ｈ”に設定される。又、遅延段７１、インバータ７２、ＮＡＮＤゲート７３で構成されるロウパルス発生回路が活性化されてノード９３に“Ｌ”が発生するのでフリップフロップ回路７６がセットされてノード９５が“Ｈ”になり、ＮＯＲゲート５５によりノード８４は“Ｌ”になり、遅延段５６を介してノード８５も“Ｌ”になる。更に、遅延段６１を介してノード８６が“Ｌ”になり、インバータ６２によりノード８７が“Ｈ”になり、遅延段６３、インバータ６４、ＮＡＮＤゲート６５で構成されるロウパルス発生回路が活性化されてノード９０に“Ｌ”を発生する。その結果、ｔ１後のｔ２において、インバータ６６によりヒューズ情報確定信号ＦＰＵＮ１には“Ｈ”が出力される。以上により、ヒューズ情報保持制御回路１９ａは、図４に示したようにヒューズ情報初期化信号ｂＦＰＵＰ１及びヒューズ情報確定信号ＦＰＵＮ１をヒューズ情報保持回路１５ａに出力することが可能である。又、フリップフロップ回路７６は、リセットされてノード９５は“Ｌ”となるのでＮＯＲゲート５５によりノード８４は“Ｈ”に戻り、遅延段５６を介してノード８５、遅延段６１を介してノード８６も“Ｈ”に戻る。これにより、インバータ６６によりノード８７が“Ｌ”になり、遅延段６３、インバータ６４、ＮＡＮＤゲート６５で構成されるロウパルス発生回路はリセットされる。

（ｃ）次に、ｔ３において、電源投入完了信号ＰＯＷＥＲＯＮが“Ｈ”になった後にヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ２が“Ｈ”になると、第１のＮＡＮＤゲート５１によりノード８１が“Ｌ”になるので第２のＮＡＮＤゲート５２によりノード８２は“Ｈ”になる。その結果、ノード８５が“Ｈ”であるためＮＡＮＤゲート５３によりヒューズ情報初期化信号ｂＦＰＵＰ１は再び“Ｌ”に設定される。

（ｄ）その後、ｔ４において、インバータ５４、ＮＯＲゲート５５、遅延段５６の遅延をもってノード８５は“Ｌ”となる。その結果、ＮＡＮＤゲート５３によりヒューズ情報初期化信号ｂＦＰＵＰ１は再び“Ｈ”に設定される。

（ｅ）次に、ｔ５において、遅延段６１を介してノード８６が“Ｌ”になり、インバータ６２によりノード８７が“Ｈ”になるので遅延段６３、インバータ６４、ＮＡＮＤゲート６５で構成されるロウパルス発生回路が活性化されノード９０に“Ｌ”を発生させる。その結果、インバータ６６によりヒューズ情報確定信号ＦＰＵＮ１には再び“Ｈ”が出力される。

以上により、ヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ２が“Ｈ”になる度に、ヒューズ情報保持制御回路１９ａは、ヒューズ情報初期化信号ｂＦＰＵＰ１及びヒューズ情報確定信号ＦＰＵＮ１を再度ヒューズ情報保持回路１５ａに出力することが可能である。これにより、ヒューズ情報保持回路１５ａは、ヒューズの情報を再度読込んで保持し、ヒューズ導通情報信号ＩＮＴＡＣＴとヒューズ切断情報信号ＢＲＯＷＮをメモリセル置き換え判定回路１７ａに再度出力することができる。

以上説明したように、第１の実施の形態に係る半導体記憶装置２０１では電源が投入されたときに一度ヒューズの情報をヒューズ情報保持回路１５ａに読込み、その後は、ヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ２が出力される度に再度ヒューズの情報をヒューズ情報保持回路１５ａに読込んでいるので、保持されたヒューズの情報が誤った状態になっても電源を再投入することなく幾度でも正しい状態に訂正することが可能である。したがって、電源の再投入が困難なシステムを長期間に渡って安定に稼動させることができるので、信頼性の高いシステムが構築できる。

（第２の実施の形態）
図７に示すように、本発明の第２の実施の形態に係る半導体記憶装置２０２は、複数のメモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄと、複数のメモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄへヒューズ情報再読込信号（リフレッシュ信号）を出力するリフレッシュ制御回路１４ｕ，１４ｄと、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つヒューズの情報を読込み、保持するヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....，１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....，１５ｃ(i-1)，１５ｃ(i)，１５ｃ(i+1)，.....，１５ｄ(i-1)，１５ｄ(i)，１５ｄ(i+1)，.....，と、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....，１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....，１５ｃ(i-1)，１５ｃ(i)，１５ｃ(i+1)，.....，１５ｄ(i-1)，１５ｄ(i)，１５ｄ(i+1)，.....，からのヒューズの情報に基づいてどのアドレスのメモリセルをどのスペアメモリセルに置き換えるのかを判定する置き換え判定回路１７ａ(i-1)，１７ａ(i)，１７ａ(i+1)，.....，１７ｂ(i-1)，１７ｂ(i)，１７ｂ(i+1)，.....，１７ｃ(i-1)，１７ｃ(i)，１７ｃ(i+1)，.....，１７ｄ(i-1)，１７ｄ(i)，１７ｄ(i+1)，.....，と、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つ電源投入信号及びヒューズ情報再読込信号（リフレッシュ信号）を受けてヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....，１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....，１５ｃ(i-1)，１５ｃ(i)，１５ｃ(i+1)，.....，１５ｄ(i-1)，１５ｄ(i)，１５ｄ(i+1)，.....，におけるヒューズ情報の読込と保持を制御するヒューズ情報保持制御回路１９ａ，１９ｂ、１９ｃ、１９ｄと、リフレッシュカウンタ１０２ｕ，１０２ｄで構成されている。リフレッシュカウンタ１０２ｕ，１０２ｄは、ヒューズ情報再読込信号（リフレッシュ信号）をカウントし、最上位ビットの出力信号ＣＡＲＲＹを第２のヒューズ情報再読込信号として用いてヒューズ情報の再読込を行う。即ち、本発明の第２の実施の形態に係る半導体記憶装置２０２が本発明の第１の実施の形態に係る半導体記憶装置２０１と異なる点は、第１のヒューズ情報再読込信号（リフレッシュ信号）をカウントするリフレッシュカウンタ１０２ｕ，１０２ｄを備える点である。

図７において、半導体記憶装置２０２の中央部、即ち、上段に配列されたメモリセルアレイ１２ａ及び１２ｂと、下段に配列されたメモリセルアレイ１２ｃ及び１２ｄとの間には、周辺回路１３が配置されており、この周辺回路１３部分に、リフレッシュカウンタ１０２ｕ，１０２ｄが配置されている。上段のリフレッシュカウンタ１０２ｕにより、上段のリフレッシュ制御回路１４ｕのリフレッシュ信号をカウントし、リフレッシュカウンタ１０２ｕの最上位ビットの出力信号ＣＡＲＲＹを第２のヒューズ情報再読込信号として、ヒューズ情報保持制御回路１９ａ，１９ｂに出力させている。下段のリフレッシュカウンタ１０２ｄにより、下段のリフレッシュ制御回路１４ｄのリフレッシュ信号をカウントし、リフレッシュカウンタ１０２ｄの最上位ビットの出力信号ＣＡＲＲＹを第２のヒューズ情報再読込信号として、ヒューズ情報保持制御回路１９ｃ，１９ｄに出力させている。

但し、図７の構成は、一例であり、単一のリフレッシュカウンタにより、上段のリフレッシュ制御回路１４ｕ及び下段のリフレッシュ制御回路１４ｄのリフレッシュ信号をカウントし、リフレッシュカウンタの最上位ビットの出力信号ＣＡＲＲＹをヒューズ情報保持制御回路１９ａ，１９ｂ，１９ｃ，１９ｄに出力させる構成でも構わない。又、リフレッシュカウンタ１０２ｕ，１０２ｄの配置位置は、図７のような周辺回路１３の位置に限定されず、他の位置でも構わない。同様に、２つのリフレッシュ制御回路１４ｕ，１４ｄの代わりに単一のリフレッシュ制御回路により、複数のメモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄへリフレッシュ信号を出力するようにしても構わない。

本発明の第１の実施の形態に係る半導体記憶装置２０１と同様に、上段側のメモリセルアレイ１２ａは、カラム用スペアメモリセルアレイ１２１ａ及びロウ用スペアメモリセルアレイ１２２ａを備える。ヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ａ及びロウ用スペアメモリセルアレイ１２２ａに対応したヒューズをそれぞれ備えている。上段側のメモリセルアレイ１２ｂは、カラム用スペアメモリセルアレイ１２１ｂ及びロウ用スペアメモリセルアレイ１２２ｂを備える。ヒューズ情報保持回路１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｂ及びロウ用スペアメモリセルアレイ１２２ｂに対応したヒューズをそれぞれ備えている。同様に、下段側のメモリセルアレイ１２ｃは、カラム用スペアメモリセルアレイ１２１ｃ及びロウ用スペアメモリセルアレイ１２２ｃを備え、下段側のメモリセルアレイ１２ｄは、カラム用スペアメモリセルアレイ１２１ｄ及びロウ用スペアメモリセルアレイ１２２ｄを備える。ヒューズ情報保持回路１５ｃ(i-1)，１５ｃ(i)，１５ｃ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｃ及びロウ用スペアメモリセルアレイ１２２ｃに対応したヒューズをそれぞれ備え、ヒューズ情報保持回路１５ｄ(i-1)，１５ｄ(i)，１５ｄ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｄ及びロウ用スペアメモリセルアレイ１２２ｄに対応したヒューズをそれぞれ備えている。

図８は、図７の上段側のメモリセルアレイ１２ａ及び１２ｂについて説明するブロック図である。図８では、図７に示したヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....を総称的にヒューズ情報保持回路１５ａとして表現し、ヒューズ情報保持回路１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....を総称的にヒューズ情報保持回路１５ｂとして表現している。図７で説明したように、リフレッシュカウンタ１０２ｕによりリフレッシュ制御回路１４ｕのリフレッシュ信号（第１のヒューズ情報再読込信号）をカウントし、リフレッシュカウンタ１０２ｕの最上位ビットの出力信号ＣＡＲＲＹを第２のヒューズ情報再読込信号としてヒューズ情報保持制御回路１９ａ，１９ｂに出力させている点が、第１の実施の形態に係る半導体記憶装置と異なる点である。図７の下段側のメモリセルアレイ１２ｃ及び１２ｄについても同様な構成であり、重複した説明を省略する。

図９は、図５のヒューズ情報保持制御回路１９ａにおいてリフレッシュカウンタ信号ＣＡＲＲＹが入力される回路部分を示す図、図１０はそのヒューズ情報保持制御回路の動作を示すタイミングチャートである。

図９に示すように、図５のヒューズ情報保持制御回路における第１のＮＡＮＤゲート５１の一方の入力端に、リフレッシュ制御回路１４ｕの第１のヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ２を入力し、他方の入力端に、リフレッシュカウンタ１０２ｕの第２のヒューズ情報再読込信号（リフレッシュカウンタ信号）ＣＡＲＲＹを入力する。これにより、第１のヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ２と第２のヒューズ情報再読込信号（リフレッシュカウンタ信号）ＣＡＲＲＹが共に“Ｈ”のときに第１のＮＡＮＤゲート５１によりノード８１が“Ｌ”となる。

（ａ）即ち、図１０に示すように、電源が投入された直後は、電源投入完了信号ＰＯＷＥＲＯＮ、第１のヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ２、第２のヒューズ情報再読込信号（リフレッシュカウンタ信号）ＣＡＲＲＹは、共に“Ｌ”である。

（ｂ）電源投入完了信号ＰＯＷＥＲＯＮが“Ｈ”になった後、リフレッシュカウンタ１０２ｕは第１のヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ２のカウントを開始し、フルカウントになるとリフレッシュカウンタ１０２ｕの最上位ビットの出力信号ＣＡＲＲＹが“Ｈ”になるので第１のヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ２が“Ｈ”のときにヒューズ情報初期化信号ｂＦＰＵＰ１及びヒューズ情報確定信号ＦＰＵＮ１を再度ヒューズ情報保持回路１５ａに出力することができる。

（ｃ）第２のヒューズ情報再読込信号（リフレッシュカウンタ信号）ＣＡＲＲＹによりヒューズの情報が再読込された後に、第２のヒューズ情報再読込信号（リフレッシュカウンタ信号）ＣＡＲＲＹはリセットされ、再び第１のヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ２のカウントが開始される。これにより、ヒューズの情報の再読込みと保持を第２のヒューズ情報再読込信号（リフレッシュカウンタ信号）ＣＡＲＲＹが“Ｈ”になる度に繰り返すことが可能である。

以上説明したように、第２の実施の形態に係る半導体記憶装置２０２では、第２のヒューズ情報再読込信号（リフレッシュカウンタ信号）ＣＡＲＲＹにより再度ヒューズの情報を読込むようにしたので、第１のヒューズ情報再読込信号（リフレッシュ信号）ＲＦＳＨ２のみによる場合よりも再読込みの頻度を減らして消費電力を抑えることができる。そして、第１の実施の形態に係る半導体記憶装置と同様に、誤ったヒューズの情報がセットされている状態になっても電源を再投入することなく幾度でも誤ったヒューズの情報を訂正することが可能である。このため、電源の再投入が困難なシステムを長期間に渡って安定に稼動させることができるので、高い信頼性が得られる。

本発明の第２の実施の形態に係る半導体記憶装置では、リフレッシュカウンタ１０２ｕの最上位ビットの出力信号ＣＡＲＲＹを、第２のヒューズ情報再読込信号に用いた場合について説明したが、最上位でなくとも途中のビットの出力信号を用いても構わない。

（第３の実施の形態）
図１１に示すように、本発明の第３の実施の形態に係る半導体記憶装置２０３は、複数のメモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄと、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つヒューズの情報を読込み、保持するヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....，１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....，１５ｃ(i-1)，１５ｃ(i)，１５ｃ(i+1)，.....，１５ｄ(i-1)，１５ｄ(i)，１５ｄ(i+1)，.....，と、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....，１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....，１５ｃ(i-1)，１５ｃ(i)，１５ｃ(i+1)，.....，１５ｄ(i-1)，１５ｄ(i)，１５ｄ(i+1)，.....，からのヒューズの情報に基づいてどのアドレスのメモリセルをどのスペアメモリセルに置き換えるのかを判定する置き換え判定回路１７ａ(i-1)，１７ａ(i)，１７ａ(i+1)，.....，１７ｂ(i-1)，１７ｂ(i)，１７ｂ(i+1)，.....，１７ｃ(i-1)，１７ｃ(i)，１７ｃ(i+1)，.....，１７ｄ(i-1)，１７ｄ(i)，１７ｄ(i+1)，.....，と、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つ電源投入信号及びヒューズ情報再読込信号（リフレッシュ信号）を受けてヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....，１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....，１５ｃ(i-1)，１５ｃ(i)，１５ｃ(i+1)，.....，１５ｄ(i-1)，１５ｄ(i)，１５ｄ(i+1)，.....，におけるヒューズ情報の読込と保持を制御するヒューズ情報保持制御回路１９と、コマンドデコーダ１０６とで構成されている。コマンドデコーダ１０６は、入力されたコマンドを制御信号に変換してヒューズ情報保持制御回路１９に供給する。即ち、電源投入信号により一度ヒューズの情報をヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....，１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....，１５ｃ(i-1)，１５ｃ(i)，１５ｃ(i+1)，.....，１５ｄ(i-1)，１５ｄ(i)，１５ｄ(i+1)，.....に読込んだ後は、コマンドデコーダの制御信号の発生毎にヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....，１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....，１５ｃ(i-1)，１５ｃ(i)，１５ｃ(i+1)，.....，１５ｄ(i-1)，１５ｄ(i)，１５ｄ(i+1)，.....にヒューズの情報を読込むようにしている点が、本発明の第１の実施の形態に係る半導体記憶装置２０１と異なる点である。

図１１において、半導体記憶装置２０３の中央部、即ち、上段に配列されたメモリセルアレイ１２ａ及び１２ｂと、下段に配列されたメモリセルアレイ１２ｃ及び１２ｄとの間には、周辺回路１３が配置されており、この周辺回路１３部分に、コマンドデコーダ１０６が配置されている。但し、図１１の構成は、一例であり、単一のコマンドデコーダ１０６を分割し、上段のコマンドデコーダと下段のコマンドデコーダ１０６とを備えるようにしても良い。又、コマンドデコーダ１０６の配置位置は、図１１のような周辺回路１３の位置に限定されず、他の位置でも構わない。

本発明の第１の実施の形態に係る半導体記憶装置２０１と同様に、上段側のメモリセルアレイ１２ａは、カラム用スペアメモリセルアレイ１２１ａ及びロウ用スペアメモリセルアレイ１２２ａを備える。ヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ａ及びロウ用スペアメモリセルアレイ１２２ａに対応したヒューズをそれぞれ備えている。上段側のメモリセルアレイ１２ｂは、カラム用スペアメモリセルアレイ１２１ｂ及びロウ用スペアメモリセルアレイ１２２ｂを備える。ヒューズ情報保持回路１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｂ及びロウ用スペアメモリセルアレイ１２２ｂに対応したヒューズをそれぞれ備えている。同様に、下段側のメモリセルアレイ１２ｃは、カラム用スペアメモリセルアレイ１２１ｃ及びロウ用スペアメモリセルアレイ１２２ｃを備え、下段側のメモリセルアレイ１２ｄは、カラム用スペアメモリセルアレイ１２１ｄ及びロウ用スペアメモリセルアレイ１２２ｄを備える。ヒューズ情報保持回路１５ｃ(i-1)，１５ｃ(i)，１５ｃ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｃ及びロウ用スペアメモリセルアレイ１２２ｃに対応したヒューズをそれぞれ備え、ヒューズ情報保持回路１５ｄ(i-1)，１５ｄ(i)，１５ｄ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｄ及びロウ用スペアメモリセルアレイ１２２ｄに対応したヒューズをそれぞれ備えている。

本発明の第３の実施の形態に係る半導体記憶装置が、本発明の第１の実施の形態に係る半導体記憶装置と異なる点は、コマンドデコーダ１０６とを備えることにより、半導体記憶装置、特にダナミックランダムアクセスメモリ（ＤＲＡＭ）において、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄがアイドル状態になっているときにヒューズ情報再読込信号を出力し、ヒューズの情報を再読込するようにしたことにある。メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄがアイドル状態になるときとは、例えばプリチャージパワーダウンモードを設定する場合、或いは動作モードをモードレジスタにセットする場合がある。

図１２は、図１１の上段側のメモリセルアレイ１２ａ及び１２ｂについて説明するブロック図である。図１２では、図１１に示したヒューズ情報保持回路１５ａ(i-1)，１５ａ(i)，１５ａ(i+1)，.....を総称的にヒューズ情報保持回路１５ａとして表現し、ヒューズ情報保持回路１５ｂ(i-1)，１５ｂ(i)，１５ｂ(i+1)，.....を総称的にヒューズ情報保持回路１５ｂとして表現している。図１１の下段側のメモリセルアレイ１２ｃ及び１２ｄについても同様な構成であり、重複した説明を省略する。

図１３はヒューズ情報保持制御回路１９にコマンド、例えばパワーダウン信号を入力する回路部分を示す図、図１４はそのヒューズ情報保持制御回路の動作を示すタイミングチャートである。

図１３に示すように、コマンドデコーダ１０６からのヒューズ情報再読込信号として、パワーダウン信号ＰＷＲＤＷＮを第１のＮＡＮＤゲート５１に接続し、パワーダウン信号ＰＷＲＤＷＮが“Ｈ”のときに第１のＮＡＮＤゲート５１によりノード８１を“Ｌ”にしている。

即ち、図１４に示すように、ヒューズ情報再読込信号（パワーダウン信号）ＰＷＲＤＷＮが“Ｈ”のときに、ヒューズ情報初期化信号ｂＦＰＵＰ１及びヒューズ情報確定信号ＦＰＵＮ１を再度ヒューズ情報保持回路１５ａに出力することができる。

ヒューズ情報再読込信号（パワーダウン信号）ＰＷＲＤＷＮによりヒューズの情報が再読込された後にヒューズ情報再読込信号（パワーダウン信号）ＰＷＲＤＷＮはリセットされるので、ヒューズの情報の再読込みと保持をパワーダウンコマンドによりヒューズ情報再読込信号（パワーダウン信号）ＰＷＲＤＷＮが“Ｈ”になる度に繰り返すことが可能である。

以上説明したように、第３の実施の形態に係る半導体記憶装置２０３では、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄがアイドル状態のときに全てのメモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄに対して同時にヒューズ情報の再読込みと保持を行うようにしたので、ヒューズ情報保持制御回路１９をメモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設ける必要がないので、回路構成が簡単になりチップサイズを小さくできる。更に、第１及び第２の実施の形態に係る半導体記憶装置と同様に、誤ったヒューズの情報がセットされている状態になっても電源を再投入することなく幾度でも誤ったヒューズの情報を訂正することが可能である。このため、電源の再投入が困難なシステムを長期間に渡って安定に稼動させることができるので、高い信頼性が得られる。

本発明の第３の実施の形態に係る半導体記憶装置では、ヒューズ情報再読込信号がパワーダウン信号の場合について説明したが、モードレジスタセット信号であっても構わない。その場合はパワーダウン信号ＰＷＲＤＷＮをモードレジスタセット信号ＭＲＳに置き換えれば良いので、その説明は省略する。又、ヒューズ情報再読込信号としては、パワーダウン信号とモードレジスタセット信号の両方であっても構わない。

（第４の実施の形態）
図１５に示すように、本発明の第４の実施の形態に係る半導体記憶装置２０４は、複数のメモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄと、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つヒューズの情報を読込み、保持するヒューズ情報保持回路１６ａ(i-1)，１６ａ(i)，１６ａ(i+1)，.....，１６ｂ(i-1)，１６ｂ(i)，１６ｂ(i+1)，.....，１６ｃ(i-1)，１６ｃ(i)，１６ｃ(i+1)，.....，１６ｄ(i-1)，１６ｄ(i)，１６ｄ(i+1)，.....，と、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つヒューズ情報保持回路１６ａ(i-1)，１６ａ(i)，１６ａ(i+1)，.....，１６ｂ(i-1)，１６ｂ(i)，１６ｂ(i+1)，.....，１６ｃ(i-1)，１６ｃ(i)，１６ｃ(i+1)，.....，１６ｄ(i-1)，１６ｄ(i)，１６ｄ(i+1)，.....，からのヒューズの情報に基づいてどのアドレスのメモリセルをどのスペアメモリセルに置き換えるのかを判定する置き換え判定回路１７ａ(i-1)，１７ａ(i)，１７ａ(i+1)，.....，１７ｂ(i-1)，１７ｂ(i)，１７ｂ(i+1)，.....，１７ｃ(i-1)，１７ｃ(i)，１７ｃ(i+1)，.....，１７ｄ(i-1)，１７ｄ(i)，１７ｄ(i+1)，.....，と、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つ電源投入信号及びヒューズ情報再読込信号（リフレッシュ信号）を受けてヒューズ情報保持回路１６ａ(i-1)，１６ａ(i)，１６ａ(i+1)，.....，１６ｂ(i-1)，１６ｂ(i)，１６ｂ(i+1)，.....，１６ｃ(i-1)，１６ｃ(i)，１６ｃ(i+1)，.....，１６ｄ(i-1)，１６ｄ(i)，１６ｄ(i+1)，.....，におけるヒューズ情報の読込と保持を制御するヒューズ情報保持制御回路２０ａ，２０ｂ，２０ｃ，２０ｄとで構成されている。特性変更補正用信号デコード回路１８ａ，１８ｂ，１８ｃ，１８ｄは、特性変更補正情報信号をデコードし、この特性変更補正情報信号を各メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ中又はメモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ以外の特定の回路へ、回路特性変更補正信号として出力し、特定の回路を変更したり、その特性を補正したりする。

図１５において、半導体記憶装置２０４の中央部、即ち、上段に配列されたメモリセルアレイ１２ａ及び１２ｂと、下段に配列されたメモリセルアレイ１２ｃ及び１２ｄとの間には、周辺回路１３が配置されている。本発明の第１の実施の形態に係る半導体記憶装置２０１と同様に、上段側のメモリセルアレイ１２ａは、カラム用スペアメモリセルアレイ１２１ａ及びロウ用スペアメモリセルアレイ１２２ａを備える。ヒューズ情報保持回路１６ａ(i-1)，１６ａ(i)，１６ａ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ａ及びロウ用スペアメモリセルアレイ１２２ａに対応したヒューズをそれぞれ備えている。上段側のメモリセルアレイ１２ｂは、カラム用スペアメモリセルアレイ１２１ｂ及びロウ用スペアメモリセルアレイ１２２ｂを備える。ヒューズ情報保持回路１６ｂ(i-1)，１６ｂ(i)，１６ｂ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｂ及びロウ用スペアメモリセルアレイ１２２ｂに対応したヒューズをそれぞれ備えている。同様に、下段側のメモリセルアレイ１２ｃは、カラム用スペアメモリセルアレイ１２１ｃ及びロウ用スペアメモリセルアレイ１２２ｃを備え、下段側のメモリセルアレイ１２ｄは、カラム用スペアメモリセルアレイ１２１ｄ及びロウ用スペアメモリセルアレイ１２２ｄを備える。ヒューズ情報保持回路１６ｃ(i-1)，１６ｃ(i)，１６ｃ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｃ及びロウ用スペアメモリセルアレイ１２２ｃに対応したヒューズをそれぞれ備え、ヒューズ情報保持回路１６ｄ(i-1)，１６ｄ(i)，１６ｄ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｄ及びロウ用スペアメモリセルアレイ１２２ｄに対応したヒューズをそれぞれ備えている。

図１６は、図１５の上段側のメモリセルアレイ１２ａに着目したブロック図である。図１６では、図１５に示したヒューズ情報保持回路１６ａ(i-1)，１６ａ(i)，１６ａ(i+1)，.....を総称的にヒューズ情報保持回路１６ａとして表現している。図１５の他のメモリセルアレイ１２ｂ，１２ｃ及び１２ｄについても同様な構成であり、重複した説明を省略する。ヒューズの情報を保持するヒューズ情報保持回路１６ａは、スペアメモリセルアレイ１２１ａ，１２２ａへの置き換え情報信号（６１１）と、特性変更補正情報信号（６１８）を出力する。メモリセル置き換え判定回路（６０２）は、置き換え情報信号を用いてメモリセルを置き換える判定を行ない、メモリセルの置き換え判定結果信号（６１０）を出力する。メモリセルアレイ１２ａは、置き換え判定結果信号に従い、不良メモリセルの置き換えを行う。一方、特性変更補正情報信号は、特性変更補正用信号デコード回路１８ａでデコードされ、その信号が入力される各回路へ回路特性変更補正信号（６１９）として出力し、特定の回路を変更したりその特性を補正したりする。

ヒューズ情報の読込と保持は、ヒューズ情報保持制御回路２０ａが発生する、ヒューズ情報初期化信号ｂＦＰＵＰ（６１２）、ヒューズ情報確定信号ＦＰＵＮ（６１３）、ヒューズ情報読込期間信号ＦＳＥＴ（６１４）、ｂＦＳＥＴ（６１５）で制御され、ヒューズ情報保持回路１６ａにて行なわれる。ヒューズ情報保持制御回路２０ａには、電源投入後に内部電位設定が完了するのを検知する電源投入完了信号ＰＯＷＥＲＯＮ（６１７）が入力される。又、ヒューズ情報の再読込みと保持を行うヒューズ情報再読込信号ＦＲＦＳＨ（６１６）も入力される。

まず、ヒューズ情報保持回路１６ａについて説明する。図１７に示すように、ヒューズ情報保持回路１６ａは、例えばｐ−ＭＯＳＦＥＴ３１と、ｐ−ＭＯＳＦＥＴ３１のソースにドレインが直列接続されたｎ−ＭＯＳＦＥＴ３２と、ｎ−ＭＯＳＦＥＴ３２のソースと電源Ｖｓｓとの間に直列接続されたヒューズ３３と、ｐ−ＭＯＳＦＥＴ３１とｎ−ＭＯＳＦＥＴ３２を接続するノード３４にゲートが接続された第１のインバータ（ヒューズ情報検出インバータ）３５と、第１のインバータ（ヒューズ情報検出インバータ）３５の出力端にゲートが接続された第２のインバータ（ヒューズ情報転送用インバータ）４５と、同じく第１のインバータ（ヒューズ情報検出インバータ）３５の出力端にゲートが接続された第３のインバータ（検出情報帰還インバータ）３７と、第２のインバータ（ヒューズ情報転送用インバータ）４５の出力端にゲートが接続された第４のインバータ（転送データ入力インバータ）４６と、第４のインバータ（転送データ入力インバータ）４６の出力端にゲートが接続された第５のインバータ（出力段インバータ）３６と、同じく第４のインバータ（転送データ入力インバータ）４６の出力端にゲートが接続された第６のインバータ（データ保持用インバータ）４７と、第２のインバータ（ヒューズ情報転送用インバータ）４５と第４のインバータ（転送データ入力インバータ）４６との接続ノード４９の電位を規定するプルアップトランジスタとなるｐ−ＭＯＳＦＥＴ４４とで構成されている。ｐ−ＭＯＳＦＥＴ４４のゲートには、電源投入完了信号ＰＯＷＥＲＯＮが入力される。

第３のインバータ（検出情報帰還インバータ）３７の出力端はノード３４に接続され、スイッチとして動作するｎ−ＭＯＳＦＥＴ３８は、第３のインバータ（検出情報帰還インバータ）３７を構成するｐ−ＭＯＳＦＥＴ３９のソースとｎ−ＭＯＳＦＥＴ４０のドレイン間に直列接続され、そのゲートはｐ−ＭＯＳＦＥＴ３１のゲートに接続されている。そして、ｐ−ＭＯＳＦＥＴ３１のゲートにはヒューズ情報初期化信号ｂＦＰＵＰ１が入力され、ｎ−ＭＯＳＦＥＴ３２のゲートにはヒューズ情報確定信号ＦＰＵＮ１が入力される。

第２のインバータ（ヒューズ情報転送用インバータ）４５は、高位電源（Ｖｃｃ）に、一方の主電極を接続し、ゲートにヒューズ情報読込期間信号ＦＳＥＴを入力する第１ｐ−ＭＯＳＦＥＴと、この第１ｐ−ＭＯＳＦＥＴの他方の主電極に一方の主電極を接続し、ゲートにヒューズ情報検出インバータの出力を入力する第２ｐ−ＭＯＳＦＥＴと、この第２ｐ−ＭＯＳＦＥＴの他方の主電極に一方の主電極を接続し、ゲートにヒューズ情報検出インバータの出力を入力する第１ｎ−ＭＯＳＦＥＴと、この第１ｎ−ＭＯＳＦＥＴの他方の主電極に一方の主電極を接続し、ゲートにヒューズ情報読込期間反転信号ｂＦＳＥＴを入力する第２ｎ−ＭＯＳＦＥＴとを備える。第２ｎ−ＭＯＳＦＥＴの他方の主電極は、低位電源（Ｖｓｓ）側に接続されている。ここで「一方の主電極」とは、ＭＯＳＦＥＴのソース電極及びドレイン電極のいずれか一方の意味である。「他方の主電極」とは、上記一方の主電極とはならない、ＭＯＳＦＥＴのソース電極及びドレイン電極のいずれか一方の意味である。一般にＭＯＳＦＥＴは対称構造をなすので、いずれをソース電極と呼び、他方をドレイン電極と呼ぶかは、任意に選択可能である。「ヒューズ情報読込期間信号ＦＳＥＴ」と「ヒューズ情報読込期間反転信号ｂＦＳＥＴ」とは、互いに逆位相の信号である。ヒューズ情報転送用インバータ４５は、ヒューズ情報読込期間信号ＦＳＥＴがロウレベルのときに、ヒューズ情報検出インバータ３５の出力の反転データを転送データ入力インバータ４６に出力する。

出力端がノード３４に接続され、スイッチとして動作するｎ−ＭＯＳＦＥＴ３８は、第３のインバータ（検出情報帰還インバータ）３７を構成するｐ−ＭＯＳＦＥＴ３９のソースとｎ−ＭＯＳＦＥＴ４０のドレイン間に直列接続され、そのゲートはｐ−ＭＯＳＦＥＴ３１のゲートに接続されている。そして、ｐ−ＭＯＳＦＥＴ３１のゲートにはヒューズ情報初期化信号ｂＦＰＵＰ１が入力され、ｎ−ＭＯＳＦＥＴ３２のゲートにはヒューズ情報確定信号ＦＰＵＮ１が入力される。

又、第４のインバータ（転送データ入力インバータ）４６では、その出力の論理レベルが“Ｈ”のときに、ヒューズ３３が導通状態であることを示すヒューズ導通情報信号ＩＮＴＡＣＴが出力される。出力段インバータ３６では、その出力が、“Ｈ”のときに、ヒューズ３３が切断状態であることを示すヒューズ切断情報信号ＢＲＯＷＮが出力される。

図１７に示すヒューズ情報保持回路１６ａの動作を、図１８のタイミングチャートを参照しながら説明する。

（ａ）電源投入後に電源投入完了信号ＰＯＷＥＲＯＮが非活性している時間Ｔ０において、ヒューズ情報初期化信号ｂＦＰＵＰは“Ｌ”、ヒューズ情報確定信号ＦＰＵＮは“Ｌ”、であるため、ｐ−ＭＯＳＦＥＴ３１はオン、ｎ―ＭＯＳＦＥＴ３２はオフとなり、ノード３４は初期値“Ｈ”となる。又、ヒューズ情報読込期間信号ＦＳＥＴは“Ｈ”、ｂＦＳＥＴは“Ｌ”であるため、第２のインバータ（ヒューズ情報転送用インバータ）４５はオフとなるが、電源投入完了信号ＰＯＷＥＲＯＮが“Ｌ”であるからｐ−ＭＯＳＦＥＴ４４がオンとなりノード４９は“Ｈ”となる。したがって第４のインバータ（転送データ入力インバータ）４６はヒューズ３３が導通状態であることを示すヒューズ導通情報信号ＩＮＴＡＣＴに“Ｌ”を出力し、出力段インバータ（第５のインバータ）３６はヒューズ３３が切断状態であることを示すヒューズ切断情報信号ＢＲＯＷＮに“Ｈ”を出力する。又、第６のインバータ（データ保持用インバータ）４７がノード４９の“Ｈ”を保持する。

（ｂ）次に、ｔ１において、電源投入完了信号ＰＯＷＥＲＯＮが“Ｈ”になると、ヒューズ情報保持制御回路２０ａによりヒューズ情報初期化信号ｂＦＰＵＰが“Ｈ”となり、ｐ−ＭＯＳＦＥＴ３１はオフされるが、第３のインバータ（検出情報帰還インバータ）３７はオンとなりノード３４は“Ｈ”の初期状態を保つ。

（ｃ）その後、所定の時間が経過し、ｔ２において、ヒューズ情報保持制御回路２０ａによりヒューズ情報確定信号ＦＰＵＮが“Ｈ”になると、ｎ−ＭＯＳＦＥＴ３２がオンになる。ここで、ヒューズ３３が導通している場合にはノード３４は“Ｌ”になり第１のインバータ（ヒューズ情報検出インバータ）３５によりノード４８は“Ｈ”になるが、第２のインバータ（ヒューズ情報転送用インバータ）４５はオフのままなのでノード４９は“Ｈ”のままである。ヒューズ３３が切断されている場合にはノード３４は“Ｈ”のままであり第１のインバータ（ヒューズ情報検出インバータ）３５によりノード４８は“Ｌ”のままであり、同じく第２のインバータ（ヒューズ情報転送用インバータ）４５はオフのままなのでノード４９は“Ｈ”のままである。ヒューズ情報保持制御回路２０ａによりヒューズ情報確定信号ＦＰＵＮが“Ｌ”になると、ｎ−ＭＯＳＦＥＴ３２はオフとなるが、第３のインバータ（検出情報帰還インバータ）３７はオンされているのでノード３４は状態を保持する。

（ｄ）その後、ｔ３において、ヒューズ情報保持制御回路２０ａによりヒューズ情報読込期間信号ＦＳＥＴが“Ｌ”、ｂＦＳＥＴが“Ｈ”となると、第２のインバータ（ヒューズ情報転送用インバータ）４５はオンとなる。ここで、ヒューズ３３が導通している場合にはノード４８は“Ｈ”になっているため第２のインバータ（ヒューズ情報転送用インバータ）４５によりノード４９は“Ｌ”となり第４のインバータ（転送データ入力インバータ）４６はヒューズ３３が導通状態であることを示すヒューズ導通情報信号ＩＮＴＡＣＴに“Ｈ”を出力し、出力段インバータ（第５のインバータ）３６はヒューズ３３が切断状態であることを示すヒューズ切断情報信号ＢＲＯＷＮに“Ｌ”を出力する。ヒューズ３３が切断されている場合にはノード４８は“Ｌ”のままであり第２のインバータ（ヒューズ情報転送用インバータ）４５がオンしてもノード４９は“Ｈ”のままで第４のインバータ（転送データ入力インバータ）４６はヒューズ３３が切断状態であることを示すヒューズ導通情報信号ＩＮＴＡＣＴの“Ｌ”出力を保持し、出力段インバータ（第５のインバータ）３６はヒューズ３３が切断状態であることを示すヒューズ切断情報信号ＢＲＯＷＮの“Ｌ”出力を保持する。

（ｅ）ヒューズ情報の再読込みと保持を行う場合には、まず、ｔ４において、ヒューズ情報保持制御回路２０ａによりヒューズ情報読込期間信号ＦＳＥＴが“Ｈ”、ｂＦＳＥＴが“Ｌ”となり、第２のインバータ（ヒューズ情報転送用インバータ）４５はオフになる。このとき、ノード４９は第６のインバータ（データ保持用インバータ）４７により保持されているので、第４のインバータ（転送データ入力インバータ）４６はヒューズ３３が導通状態であることを示すヒューズ導通情報信号ＩＮＴＡＣＴの出力を保持し、出力段インバータ（第５のインバータ）３６はヒューズ３３が切断状態であることを示すヒューズ切断情報信号ＢＲＯＷＮの出力を保持する。

（ｆ）その後、ｔ５において、ヒューズ情報保持制御回路２０ａによりヒューズ情報初期化信号ｂＦＰＵＰが“Ｈ”となりｐ−ＭＯＳＦＥＴ３１がオフとなり、ノード３４を初期値“Ｈ”となる。

（ｇ）その後、所定の時間が経過し、ｔ６において、ヒューズ情報保持制御回路２０ａによりヒューズ情報確定信号ＦＰＵＮが“Ｈ”になると、ｎ−ＭＯＳＦＥＴ３２がオンになる。ここで、ヒューズ３３が導通している場合にはノード３４は“Ｌ”になり第１のインバータ（ヒューズ情報検出インバータ）３５によりノード４８は“Ｈ”になるが、第２のインバータ（ヒューズ情報転送用インバータ）４５はオフのままなのでノード４９は“Ｈ”のままである。ヒューズ３３が切断されている場合にはノード３４は“Ｈ”のままであり、第１のインバータ（ヒューズ情報検出インバータ）３５によりノード４８は“Ｌ”のままであり、同じく第２のインバータ（ヒューズ情報転送用インバータ）４５はオフのままなのでノード４９は“Ｈ”のままである。ヒューズ情報保持制御回路２０ａによりヒューズ情報確定信号ＦＰＵＮが“Ｌ”になると、ｎ−ＭＯＳＦＥＴ３２はオフとなるが、第３のインバータ（検出情報帰還インバータ）３７はオンされているのでノード３４は状態を保持する。

（ｈ）その後、ｔ７において、ヒューズ情報保持制御回路２０ａによりヒューズ情報読込期間信号ＦＳＥＴが“Ｌ”、ｂＦＳＥＴが“Ｈ”となると、第２のインバータ（ヒューズ情報転送用インバータ）４５はオンとなる。ここで、ヒューズ３３が導通している場合にはノード４８は“Ｈ”になっているため第２のインバータ（ヒューズ情報転送用インバータ）４５によりノード４９は“Ｌ”となり第４のインバータ（転送データ入力インバータ）４６はヒューズ３３が導通状態であることを示すヒューズ導通情報信号ＩＮＴＡＣＴに“Ｈ”を出力し、出力段インバータ（第５のインバータ）３６はヒューズ３３が導通状態であることを示すヒューズ切断情報信号ＢＲＯＷＮに“Ｌ”を出力する。ヒューズ３３が切断されている場合にはノード４８は“Ｌ”となり第２のインバータ（ヒューズ情報転送用インバータ）４５によりノード４９は“Ｈ”となり第４のインバータ（転送データ入力インバータ）４６はヒューズ３３が切断状態であることを示すヒューズ導通情報信号ＩＮＴＡＣＴの“Ｌ”を出力し、出力段インバータ（第５のインバータ）３６はヒューズ３３が切断状態であることを示すヒューズ切断情報信号ＢＲＯＷＮの“Ｈ”を出力する。ｔ６〜ｔ７の動作はｔ２〜ｔ３の動作と同じ動作となるが、再度読込んだ情報が保持しているヒューズ導通情報信号ＩＮＴＡＣＴの出力、ヒューズ切断情報信号ＢＲＯＷＮの出力と同じであれば、ヒューズ導通情報信号ＩＮＴＡＣＴ、ヒューズ切断情報信号ＢＲＯＷＮが変化することはない。

図１９に示すヒューズ情報保持制御回路２０ａは、大別して、ヒューズ情報初期化信号ｂＦＰＵＰを生成するヒューズ情報初期化信号生成部１２１と、ヒューズ情報確定信号ＦＰＵＮを生成するヒューズ情報確定信号生成部４２と、電源投入完了信号ＰＯＷＥＲＯＮ時のＦＰＵＮのもとになる信号を生成する同期部４３と、ヒューズ情報読込期間信号ＦＳＥＴ、ｂＦＳＥＴを生成するヒューズ情報読込期間信号生成部１２４とから構成され、各部はヒューズ情報に必要な所定数の回路群で構成されている。

ヒューズ情報初期化信号生成部１２１は、ヒューズ情報再読込信号ＦＲＦＳＨが入力される第１のＮＡＮＤゲート５１と、第１のＮＡＮＤゲート５１の出力及び電源投入完了信号ＰＯＷＥＲＯＮとが入力される第２のＮＡＮＤゲート５２と、第１のＮＡＮＤゲート５１の出力をインバータ５４、ＮＯＲゲート５５及び遅延段５６の直列回路により遅延した遅延信号と第２のＮＡＮＤゲート５２の出力とを入力してヒューズ情報初期化信号ｂＦＰＵＰを、インバータ５７，５８，５９，６０を介して出力するＮＡＮＤゲート５３とで構成されている。

ヒューズ情報確定信号生成部４２は、ヒューズ情報初期化信号生成部１２１の遅延段５６の遅延信号を更に遅延する遅延段６１とインバータ６２の直列回路と、インバータ６２の出力を更に遅延する遅延段６３とインバータ６４の直列回路と、インバータ６２の出力とこれを遅延したインバータ６４の出力を入力して“Ｌ”を発生するＮＡＮＤゲート６５と、ＮＡＮＤゲート６５の出力を反転したヒューズ情報確定信号を出力するインバータ６６とで構成されている。

同期部４３は、電源設定完了信号ＰＯＷＥＲＯＮを遅延する遅延段７１とインバータ７２の直列回路と、電源設定完了信号ＰＯＷＥＲＯＮとこれを遅延したインバータ７２の出力を入力して“Ｌ”を発生するＮＡＮＤゲート７３と、ＮＡＮＤゲート７４、７５を有するフリップフロップ回路７６とで構成されている。フリップフロップ回路７６は、ＮＡＮＤゲート７３が発生する“Ｌ”をセット信号とし、ＮＡＮＤゲート６５が生成する“Ｌ”をリセット信号とし、出力をヒューズ情報初期化信号生成部１２１のＮＯＲゲート５５に入力している。

ヒューズ情報読込期間信号生成部１２４は、ヒューズ情報確定信号生成部４２のＮＡＮＤゲート６５の出力信号を遅延する遅延段１１２とインバータ１１３の直列回路と、ヒューズ情報確定信号生成部４２のＮＡＮＤゲート６５の出力信号とこれを遅延したインバータ１１３の出力を入力するＮＡＮＤゲート１１４と、ＮＡＮＤゲート１１１、１１５を有するフリップフロップ回路１１７と、ＮＡＮＤゲート１１１の出力に接続されたインバータ１１６とで構成されている。ＮＡＮＤゲート１１１の出力はヒューズ情報読込期間信号ＦＳＥＴとなり、ヒューズ情報読込期間信号ＦＳＥＴをインバータ１１６で反転して、ヒューズ情報読込期間反転信号ｂＦＳＥＴが生成される。

図１９に示すヒューズ情報保持制御回路２０ａの動作を、図１８に示すタイミングチャートを参照しながら説明する。

（ａ）電源投入後の時間Ｔ０の間、電源投入完了信号ＰＯＷＥＲＯＮが“Ｌ”、ヒューズ情報再読込信号ＦＲＦＳＨが“Ｌ”である。同期部４３では、フリップフロップ回路７６は初期状態となりノード９５は“Ｌ”になる。ヒューズ情報初期化信号生成部１２１では、第２のＮＡＮＤゲート５２の入力であるノード８２とノード８５が共に“Ｈ”となりノード９６は“Ｌ”となるため、ヒューズ情報初期化信号ｂＦＰＵＰは“Ｌ”となる。ヒューズ情報確定信号生成部４２では、入力ノード８５が“Ｈ”のため、ノード９０は“Ｈ”となり、ヒューズ情報確定信号ＦＰＵＮは“Ｌ”になる。ヒューズ情報読込期間信号生成部１２４では、入力ノード９６が“Ｌ”のためフリップフロップ回路１１７はセット状態になり、ヒューズ情報読込期間信号ＦＳＥＴは“Ｈ”、ｂＦＳＥＴは“Ｌ”になる。

（ｂ）ｔ１において、電源投入完了信号ＰＯＷＥＲＯＮが“Ｈ”になると、同期部４３では、ＮＡＮＤゲート７３、遅延段７１、インバータ７２で構成されるロウパルス発生回路でノード９３に“Ｌ”が出力されフリップフロップ回路７６はセット状態となりノード９５は“Ｈ”になる。ヒューズ情報初期化信号生成部１２１では、第２のＮＡＮＤゲート５２によりノード８２が“Ｌ”になり、ＮＡＮＤゲート５３によりノード９６が“Ｈ”になって、ヒューズ情報初期化信号ｂＦＰＵＰは“Ｈ”となる。又、ノード９５が“Ｈ”となったのでＮＯＲゲート５５によりノード８４は“Ｌ”となり遅延段５６の遅延後、ノード８５は“Ｌ”となる。

（ｃ）ヒューズ情報確定信号生成部４２では、ノード８５が“Ｌ”となったため、遅延段６１の遅延後、ｔ２において、ノード８６が“Ｌ”となりインバータ６２によりノード８７が“Ｈ”になる。するとＮＡＮＤゲート６５、遅延段６３、インバータ６４で構成されるロウパルス発生回路によりノード９０に“Ｌ”が出力され、インバータ６６によりヒューズ情報確定信号ＦＰＵＮは“Ｈ”を出力する。ヒューズ情報読込期間信号生成部１２４では、入力ノード９６が“Ｈ”となるがフリップフロップ回路１１７はセット状態を保持する。

（ｄ）ノード９０に“Ｌ”が出力された後、遅延段６３の遅延後、ｔ３において、ノード９０に“Ｈ”が出力され、ヒューズ情報確定信号ＦＰＵＮは“Ｌ”を出力する。このノード９０での“Ｈ”の立ち上がりを受けて、ＮＡＮＤゲート１１４、遅延段１１２、インバータ１１３で構成されるロウパルス発生回路がノード９９に“Ｌ”を出力し、ｔ３で、フリップフロップ回路１１７はリセットされてヒューズ情報読込期間信号ＦＳＥＴは“Ｌ”、ｂＦＳＥＴは“Ｈ”になる。なお、ｔ２でのノード９０の“Ｌ”によりフリップフロップ回路７６がリセットされ、ノード９５は“Ｌ”になり、ＮＯＲゲート５５によりノード８４は“Ｈ”になる。遅延段５６の遅延後、ノード８５が“Ｈ”になり、更に遅延段６１の遅延後ノード８６が“Ｈ”になり、ｔ３以降で、ヒューズ情報確定信号ＦＰＵＮは“Ｌ”を維持する。

（ｅ）ｔ４において、ヒューズ情報再読込信号ＦＲＦＳＨが“Ｈ”になると、ヒューズ情報初期化信号生成部１２１では、ＮＡＮＤゲート５３、第２のＮＡＮＤゲート５２、遅延段５６、ＮＯＲゲート５５、インバータ５４で構成されるロウパルス発生回路により、ノード９６に“Ｌ”が発生され、ヒューズ情報初期化信号ｂＦＰＵＰは“Ｌ”を出力する。ヒューズ情報読込期間信号生成部１２４では、ノード９６の“Ｌ”でフリップフロップ回路１１７がセット状態になり、ヒューズ情報読込期間信号ＦＳＥＴは“Ｈ”、ｂＦＳＥＴは“Ｌ”になる。遅延段５６の遅延後、ｔ５において、ノード８５が“Ｌ”になるとノード９６に“Ｈ”が発生され、ヒューズ情報初期化信号ｂＦＰＵＰは“Ｈ”を出力する。

（ｆ）ヒューズ情報確定信号生成部４２では、ｔ５でノード８５が“Ｌ”になった後、遅延段６１の遅延後、ｔ６において、ノード８６が“Ｌ”となりインバータ６２によりノード８７が“Ｈ”になる。するとＮＡＮＤゲート６５、遅延段６３、インバータ６４で構成されるロウパルス発生回路によりノード９０に“Ｌ”が出力され、インバータ６６によりヒューズ情報確定信号ＦＰＵＮは“Ｈ”を出力する。ヒューズ情報読込期間信号生成部１２４では、入力ノード９６が“Ｈ”となるがフリップフロップ回路１１７はセット状態を保持する。

（ｇ）ノード９０に“Ｌ”が出力された後、遅延段６３の遅延後、ｔ７において、ノード９０に“Ｈ”が出力され、ヒューズ情報確定信号ＦＰＵＮは“Ｌ”を出力する。このノード９０での“Ｈ”の立ち上がりを受けて、ＮＡＮＤゲート１１４、遅延段１１２、インバータ１１３で構成されるロウパルス発生回路がノード９９に“Ｌ”を出力し、ｔ７で、フリップフロップ回路１１７はリセットされてヒューズ情報読込期間信号ＦＳＥＴは“Ｌ”、ｂＦＳＥＴは“Ｈ”になる。なお、ｔ６でのノード９０の“Ｌ”によりフリップフロップ回路７６がリセットされ、ノード９５は“Ｌ”になり、ＮＯＲゲート５５によりノード８４は“Ｈ”になる。遅延段５６の遅延後、ノード８５が“Ｈ”になり、更に遅延段６１の遅延後ノード８６が“Ｈ”になり、ｔ７以降で、ヒューズ情報確定信号ＦＰＵＮは“Ｌ”ヒューズ情報読込期間信号ＦＳＥＴは“Ｌ”、ｂＦＳＥＴは“Ｈ”を維持する。

図１７に示したヒューズ情報保持回路１６ａの動作、及び図１９に示したヒューズ情報保持制御回路２０ａの動作は以上のようである。したがって、第４の実施の形態に係る半導体記憶装は、図１８に示すタイミングチャートで動作する。即ち、
（ａ）電源投入直後のヒューズ情報の読み取りと保持は、次の様に行われる。電源投入後の時間Ｔ０の間、即ち、内部電位設定が完了するのを検知する電源投入完了信号ＰＯＷＥＲＯＮ（６１７）が非活性（Ｌ）している間、ヒューズ情報保持制御回路２０ａによりヒューズ情報初期化信号ｂＦＰＵＰ（６１２）は活性化（Ｌ）、ヒューズ情報確定信号ＦＰＵＮ（６１３）は非活性化（Ｌ）、ヒューズ情報読込期間信号ＦＳＥＴ、ｂＦＳＥＴは活性化（それぞれＨ、Ｌ）され、ヒューズ情報保持回路１６ａのヒューズ情報は初期化の状態になっている。ｔ１で、電源投入完了信号ＰＯＷＥＲＯＮが活性化（Ｈ）すると、ヒューズ情報保持制御回路２０ａによりヒューズ情報初期化信号ｂＦＰＵＰが非活性化（Ｈ）され、ヒューズ情報保持回路１６ａのヒューズ情報の初期化状態を保持する。

（ｂ）所定の時間が経過した後、ｔ２で、ヒューズ情報保持制御回路２０ａによりヒューズ情報確定信号ＦＰＵＮが活性化（Ｈ）され、ヒューズ情報保持回路１６ａのヒューズ情報を確定する。

（ｃ）その後、ｔ３で、ヒューズ情報保持制御回路２０ａによりヒューズ情報確定信号ＦＰＵＮが非活性化（Ｌ）され、ヒューズ情報保持回路１６ａの確定したヒューズ情報を保持する。更にその後、ヒューズ情報保持制御回路２０ａによりヒューズ情報読込期間信号ＦＳＥＴ、ｂＦＳＥＴが非活性化（それぞれＬ、Ｈ）され、ヒューズ情報保持回路１６ａは確定したヒューズ情報を送出する。

（ｄ）次に、電源投入完了信号ＰＯＷＥＲＯＮが活性化後にヒューズ情報を再度読み取り保持する動作について説明する。ｔ４において、ヒューズ情報の再読込みと保持を行うヒューズ情報再読込信号ＦＲＦＳＨ（６１６）が活性化（Ｈ）すると、ヒューズ情報保持制御回路２０ａによりヒューズ情報読込期間信号ＦＳＥＴ、ｂＦＳＥＴは活性化（それぞれＨ、Ｌ）され、ヒューズ情報保持回路１６ａは送出している置き換え情報信号（６１１）と、特性変更補正情報信号（６１８）の情報を保持する。

（ｅ）その後、ｔ５において、ヒューズ情報保持制御回路２０ａによりヒューズ情報初期化信号ｂＦＰＵＰは非活性化（Ｈ）され、ヒューズ情報保持回路１６ａのヒューズ情報は初期化の状態になる。この際、ヒューズの情報は初期化されているが、置き換え情報信号と特性変更補正情報信号の情報は保持されたままである。

（ｆ）所定の時間が経過した後、ｔ６で、ヒューズ情報保持制御回路２０ａによりヒューズ情報確定信号ＦＰＵＮが活性化（Ｈ）され、ヒューズ情報保持回路１６ａのヒューズ情報を確定する。

（ｇ）その後、ｔ７で、ヒューズ情報保持制御回路２０ａによりヒューズ情報確定信号ＦＰＵＮが非活性化（Ｌ）され、ヒューズ情報保持回路１６ａの確定したヒューズ情報を保持する。ここでもまだ置き換え情報信号と特性変更補正情報信号の情報は保持されたままである。更にその後、ヒューズ情報保持制御回路２０ａによりヒューズ情報読込期間信号ＦＳＥＴ、ｂＦＳＥＴが非活性化（それぞれＬ、Ｈ）され、ヒューズ情報保持回路１６ａは置き換え情報信号と特性変更補正情報信号の情報の保持を解除して新たに読込んだヒューズ情報を送出する。

以上のように、第４の実施の形態に係る半導体記憶装置によれば、電源を再投入せずに、幾度でも、誤ったヒューズ情報がセットされている状態を正しいヒューズ情報に訂正することのでき、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄがアイドル状態であるかないかの如何にかかわらずヒューズ情報を訂正することができる。本発明の第１の実施の形態に係る半導体記憶装置においては、ヒューズ情報保持回路１５ａ，１５ｂ，１５ｃ，１５ｄが、ヒューズ情報の再読込を行う際に、ヒューズが切断状態にある情報を送出してしまう。即ち、ヒューズ情報の再読込みによって正しいヒューズ情報を送出する前に、必ず、ヒューズ切断情報信号ＢＲＯＷＮが活性化（Ｈ）され、ヒューズ導通情報信号ＩＮＴＡＣＴは非活性化（Ｌ）され、ヒューズが切断状態にある情報を送出してしまう。したがって、図４のタイムチャートに示したように、ヒューズ情報保持回路１５ａ，１５ｂ，１５ｃ，１５ｄがヒューズ情報の再読込みと保持を行うことができるのは、ヒューズ情報保持回路１５ａ，１５ｂ，１５ｃ，１５ｄがヒューズ情報の再読込みに伴い一度ヒューズが切断状態にある情報を送出してしまっても、他の動作に影響を与えることがないときのみに限られてしまう。このため、第１の実施の形態では、スペアメモリセルへの置き換え情報用のヒューズについて、そのヒューズが対応しているメモリセルアレイがアイドル状態にあるときにそのヒューズのヒューズ情報の再読込みと保持を行うことによってこの問題を回避している。したがって、本発明の第１の実施の形態に係る半導体記憶装置においては、回路を変更したりその特性を補正したりするためのヒューズについてヒューズ情報の再読込みと保持を行うことが難しい。なぜならば、各ヒューズによって変更される目的が多岐に渡るからである。

本発明の第４の実施の形態に係る半導体記憶装置によれば、ヒューズ毎に、他の動作に影響を与えることがないときにヒューズ情報の再読込みと保持を行う様な制御回路を設けることは不要で、各ヒューズによって変更される目的が多くなる場合にも、柔軟に対応できる。又、そもそも予期しないヒューズ情報の送出が許されないような目的をもつヒューズもある。例えば、半導体記憶装置の語構成を決めるヒューズや、半導体記憶装置内部の電源電圧電位を変更するヒューズなどのヒューズ情報の再読み込みと保持も可能になる。即ち、本発明の第４の実施の形態に係る半導体記憶装置によれば、ヒューズ情報の再読込みと保持を行う場合において、ヒューズ情報信号が初期化されることなくその動作が行われるので、メモリセル１２ａ、１２ｂ、１２ｃ、１２ｄの動作状態を気にせずにヒューズ情報のヒューズ情報の再読込みと保持を行うことができる。又、回路を変更したりその特性を補正したりするためのヒューズについても、そのヒューズの目的を気にすることなく、いつでもヒューズ情報の再読込みと保持を行うことができる。

（第５の実施の形態）
図２０に示すように、本発明の第５の実施の形態に係る半導体記憶装置２０５は、複数のメモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄと、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つヒューズの情報を読込み、保持する第１ヒューズ情報保持回路１６１ａ(i-1)，１６１ａ(i)，１６１ａ(i+1)，.....，１６１ｂ(i-1)，１６１ｂ(i)，１６１ｂ(i+1)，.....，１６１ｃ(i-1)，１６１ｃ(i)，１６１ｃ(i+1)，.....，１６１ｄ(i-1)，１６１ｄ(i)，１６１ｄ(i+1)，.....，と、特定の回路の特性変更補正用ヒューズのヒューズ情報の再読込みと保持を行うことができる第２ヒューズ情報保持回路１６２ａ，１６２ｂ，１６２ｃ，１６２ｄと、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つ第１ヒューズ情報保持回路１６１ａ(i-1)，１６１ａ(i)，１６１ａ(i+1)，.....，１６１ｂ(i-1)，１６１ｂ(i)，１６１ｂ(i+1)，.....，１６１ｃ(i-1)，１６１ｃ(i)，１６１ｃ(i+1)，.....，１６１ｄ(i-1)，１６１ｄ(i)，１６１ｄ(i+1)，.....，からのヒューズの情報に基づいてどのアドレスのメモリセルをどのスペアメモリセルに置き換えるのかを判定する置き換え判定回路１７ａ(i-1)，１７ａ(i)，１７ａ(i+1)，.....，１７ｂ(i-1)，１７ｂ(i)，１７ｂ(i+1)，.....，１７ｃ(i-1)，１７ｃ(i)，１７ｃ(i+1)，.....，１７ｄ(i-1)，１７ｄ(i)，１７ｄ(i+1)，.....，と、メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ毎に設けられ、且つ電源投入信号及びヒューズ情報再読込信号（リフレッシュ信号）を受けて第１ヒューズ情報保持回路１６１ａ(i-1)，１６１ａ(i)，１６１ａ(i+1)，.....，１６１ｂ(i-1)，１６１ｂ(i)，１６１ｂ(i+1)，.....，１６１ｃ(i-1)，１６１ｃ(i)，１６１ｃ(i+1)，.....，１６１ｄ(i-1)，１６１ｄ(i)，１６１ｄ(i+1)，.....，におけるヒューズ情報の読込と保持を制御するヒューズ情報保持制御回路２０ａ，２０ｂ，２０ｃ，２０ｄとで構成されている。特性変更補正用信号デコード回路１８ａ，１８ｂ，１８ｃ，１８ｄは、第２ヒューズ情報保持回路１６２ａ，１６２ｂ，１６２ｃ，１６２ｄからの特性変更補正情報信号をデコードし、この特性変更補正情報信号を各メモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄ中の、又はモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄの外部の特定の回路へ、回路特性変更補正信号として出力する。

図２０において、半導体記憶装置２０５の中央部、即ち、上段に配列されたメモリセルアレイ１２ａ及び１２ｂと、下段に配列されたメモリセルアレイ１２ｃ及び１２ｄとの間には、周辺回路１３が配置されており、この周辺回路１３の一部に、コマンドデコーダ１０６が配置されている。コマンドデコーダ１０６は、入力されたコマンドを制御信号に変換し、その制御信号をヒューズ情報保持制御回路２０ａ，２０ｂ，２０ｃ，２０ｄに出力する。更に、第２ヒューズ情報保持回路１６２ａ，１６２ｂ，１６２ｃ，１６２ｄも、周辺回路１３の一部に配置されている。但し、図２０の構成は、一例であり、単一のコマンドデコーダ１０６を分割し、上段のコマンドデコーダと下段のコマンドデコーダ１０６とを備えるようにしても良い。又、コマンドデコーダ１０６の配置位置は、図２０のような周辺回路１３の位置に限定されず、他の位置でも構わない。

本発明の第１の実施の形態に係る半導体記憶装置２０１と同様に、上段側のメモリセルアレイ１２ａは、カラム用スペアメモリセルアレイ１２１ａ及びロウ用スペアメモリセルアレイ１２２ａを備える。第１ヒューズ情報保持回路１６１ａ(i-1)，１６１ａ(i)，１６１ａ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ａ及びロウ用スペアメモリセルアレイ１２２ａに対応したヒューズをそれぞれ備えている。上段側のメモリセルアレイ１２ｂは、カラム用スペアメモリセルアレイ１２１ｂ及びロウ用スペアメモリセルアレイ１２２ｂを備える。第１ヒューズ情報保持回路１６１ｂ(i-1)，１６１ｂ(i)，１６１ｂ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｂ及びロウ用スペアメモリセルアレイ１２２ｂに対応したヒューズをそれぞれ備えている。同様に、下段側のメモリセルアレイ１２ｃは、カラム用スペアメモリセルアレイ１２１ｃ及びロウ用スペアメモリセルアレイ１２２ｃを備え、下段側のメモリセルアレイ１２ｄは、カラム用スペアメモリセルアレイ１２１ｄ及びロウ用スペアメモリセルアレイ１２２ｄを備える。第１ヒューズ情報保持回路１６１ｃ(i-1)，１６１ｃ(i)，１６１ｃ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｃ及びロウ用スペアメモリセルアレイ１２２ｃに対応したヒューズをそれぞれ備え、第１ヒューズ情報保持回路１６１ｄ(i-1)，１６１ｄ(i)，１６１ｄ(i+1)，.....は、カラム用スペアメモリセルアレイ１２１ｄ及びロウ用スペアメモリセルアレイ１２２ｄに対応したヒューズをそれぞれ備えている。

図２０に示す第５の実施の形態に係る半導体記憶装置が図１５に示す第４の実施の形態に係る半導体記憶装置と異なるのは、図１５のヒューズ情報保持回路１６ａ(i-1)，１６ａ(i)，１６ａ(i+1)，.....，１６ｂ(i-1)，１６ｂ(i)，１６ｂ(i+1)，.....，１６ｃ(i-1)，１６ｃ(i)，１６ｃ(i+1)，.....，１６ｄ(i-1)，１６ｄ(i)，１６ｄ(i+1)，.....，を、スペアメモリセルアレイ１２１ａ，１２２ａ，１２１ｂ，１２２ｂ，１２１ｃ，１２２ｃ，１２１ｄ，１２２ｄへの置き換え情報信号用の第１ヒューズ情報保持回路１６１ａ(i-1)，１６１ａ(i)，１６１ａ(i+1)，.....，１６１ｂ(i-1)，１６１ｂ(i)，１６１ｂ(i+1)，.....，１６１ｃ(i-1)，１６１ｃ(i)，１６１ｃ(i+1)，.....，１６１ｄ(i-1)，１６１ｄ(i)，１６１ｄ(i+1)，.....と特性変更補正情報信号用の第２ヒューズ情報保持回路１６２ａ(i-1)，１６２ａ(i)，１６２ａ(i+1)，.....，１６２ｂ(i-1)，１６２ｂ(i)，１６２ｂ(i+1)，.....，１６２ｃ(i-1)，１６２ｃ(i)，１６２ｃ(i+1)，.....，１６２ｄ(i-1)，１６２ｄ(i)，１６２ｄ(i+1)，.....の２種類に分けたことである。

第５の実施の形態においては、特性変更補正情報信号用の第２ヒューズ情報保持回路１６２ａ(i-1)，１６２ａ(i)，１６２ａ(i+1)，.....，１６２ｂ(i-1)，１６２ｂ(i)，１６２ｂ(i+1)，.....，１６２ｃ(i-1)，１６２ｃ(i)，１６２ｃ(i+1)，.....，１６２ｄ(i-1)，１６２ｄ(i)，１６２ｄ(i+1)，.....のヒューズ情報の再読込みと保持は他の動作に関係無く行うことができるため、第１ヒューズ情報保持回路１６１ａ(i-1)，１６１ａ(i)，１６１ａ(i+1)，.....，１６１ｂ(i-1)，１６１ｂ(i)，１６１ｂ(i+1)，.....，１６１ｃ(i-1)，１６１ｃ(i)，１６１ｃ(i+1)，.....，１６１ｄ(i-1)，１６１ｄ(i)，１６１ｄ(i+1)，.....，のヒューズ情報の再読込みと保持を行うときに合わせて第２ヒューズ情報保持回路１６２ａ(i-1)，１６２ａ(i)，１６２ａ(i+1)，.....，１６２ｂ(i-1)，１６２ｂ(i)，１６２ｂ(i+1)，.....，１６２ｃ(i-1)，１６２ｃ(i)，１６２ｃ(i+1)，.....，１６２ｄ(i-1)，１６２ｄ(i)，１６２ｄ(i+1)，.....のヒューズ情報の再読込みと保持を行い、特性変更補正用ヒューズのヒューズ情報の再読込みと保持を行うことができる。このため、第１の実施の形態で行っていた様に、メモリセルアレイ１２１ａ、１２ｂ、１２ｃ、１２ｄがアイドル状態にあるときにそのメモリセルアレイに対応するヒューズのヒューズ情報の再読込みと保持を行う等を実施するような複雑な手順を踏む必要はない。

図２１は、図２０の上段側のメモリセルアレイ１２ａに着目したブロック図である。図２１では、図２０に示した第１ヒューズ情報保持回路１６１ａ(i-1)，１６１ａ(i)，１６１ａ(i+1)，.....を総称的に第１ヒューズ情報保持回路１６１ａとして表現し、第２ヒューズ情報保持回路１６２ａ(i-1)，１６２ａ(i)，１６２ａ(i+1)，.....を総称的に第２ヒューズ情報保持回路１６２ａとして表現している。図２０の他のメモリセルアレイ１２ｂ，１２ｃ及び１２ｄについても同様な構成であり、重複した説明を省略する。

スペアメモリセルアレイ１２１ａ，１２２ａへの置き換え情報信号（６１１）用の第１ヒューズ情報保持回路１６１ａには、第１の実施の形態の図３で示した回路を用いることが可能である。この第１ヒューズ情報保持回路１６１ａでは、ヒューズ情報の再読込みと保持を行う場合にヒューズ情報信号の初期化が行われてしまうため、スペアメモリセルアレイ１２１ａ，１２２ａへの置き換え情報信号は一度初期化状態になってしまう。そこで、第１の実施の形態で行っていた様な工夫、つまり、メモリセルアレイがアイドル状態にあるときにそのメモリセルアレイに対応するヒューズのヒューズ情報の再読込みと保持を行う等を実施しなければならない。そうした場合でも第５の実施の形態においては、特性変更補正情報信号（６１８）用の第２ヒューズ情報保持回路１６２ａのヒューズ情報の再読込みと保持は他の動作に関係無く行うことができるため、第１ヒューズ情報保持回路１６１ａのヒューズ情報の再読込みと保持を行うときに合わせて第２ヒューズ情報保持回路１６２ａのヒューズ情報の再読込みと保持を行い、特性変更補正用ヒューズのヒューズ情報の再読込みと保持を行うことができる。

第５の実施の形態においては、数が非常に多いスペアメモリセルアレイ１２１ａ，１２２ａへの置き換え情報信号用の第１ヒューズ情報保持回路１６１ａに、構造が簡単で素子数の少ない図１に示す様な回路を用いることにより、第４の実施の形態よりもチップ面積を抑えることができる。

第５の実施の形態に係る半導体記憶装置によれば、そのヒューズの使用目的如何にかかわらず、ヒューズ情報の読込と保持を行なった後に、ヒューズ情報がヒューズの情報を読込んだ際の正しい状態ではないように変えられてしまっても、半導体記憶装置が動作中にその誤ったヒューズ情報を訂正することができる。

（その他の実施の形態）
上記のように、本発明は第１〜第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

既に述べた第１〜第５の実施の形態の説明においては、
上述した実施の形態においては、４つのメモリセルアレイ１２ａ，１２ｂ，１２ｃ，１２ｄを有する半導体記憶装置の場合について説明したが、本発明はこれに限定されるものではなく、１〜３のメモリセルアレイを有する半導体記憶装置に適用しても良く、更に多くのメモリセルアレイを有する半導体記憶装置に適用しても構わない。更に、種々の論理回路と同時に集積化されたシステムＬＳＩ等の半導体集積回路にも、適用可能である。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係る半導体記憶装置の半導体チップ上の模式的なレイアウトを示す平面図である。 図１に示す平面図の一部に対応する、本発明の第１の実施の形態に係る半導体記憶装置の概略を説明するブロック図である。 本発明の第１の実施の形態に係る半導体記憶装置のヒューズ情報保持回路を示す図である。 本発明の第１の実施の形態に係る半導体記憶装置のヒューズ情報保持回路の動作を示すタイミングチャートである。 本発明の第１の実施の形態に係る半導体記憶装置のヒューズ情報保持制御回路を示す図である。 本発明の第１の実施の形態に係る半導体記憶装置のヒューズ情報保持制御回路の動作を示すタイミングチャートである。 本発明の第２の実施の形態に係る半導体記憶装置の半導体チップ上の模式的なレイアウトを示す平面図である。 図７に示す平面図の一部に対応する、本発明の第２の実施の形態に係る半導体記憶装置の概略を説明するブロック図である。 本発明の第２の実施の形態に係る半導体記憶装置のヒューズ情報保持制御回路の要部を示す図である。 本発明の第２の実施の形態に係る半導体記憶装置のヒューズ情報保持制御回路の動作を示すタイミングチャートである。 本発明の第３の実施の形態に係る半導体記憶装置の半導体チップ上の模式的なレイアウトを示す平面図である。 図１１に示す平面図の一部に対応する、本発明の第３の実施の形態に係る半導体記憶装置の概略を説明するブロック図である。 本発明の第３の実施の形態に係る半導体記憶装置のヒューズ情報保持制御回路の要部を示す図である。 本発明の第３の実施の形態に係る半導体記憶装置のヒューズ情報保持制御回路の動作を示すタイミングチャートである。 本発明の第４の実施の形態に係る半導体記憶装置の半導体チップ上の模式的なレイアウトを示す平面図である。 図１５に示す平面図の一部に対応する、本発明の第４の実施の形態に係る半導体記憶装置の概略を説明するブロック図である。 本発明のヒューズ情報保持回路１６ａを示す図である。 本発明のヒューズ情報保持動作を示すタイミングチャート図である。 本発明のヒューズ情報保持制御回路２０ａを示す図である。 本発明の第５の実施の形態に係る半導体記憶装置の半導体チップ上の模式的なレイアウトを示す平面図である。 図２０に示す平面図の一部に対応する、本発明の第５の実施の形態に係る半導体記憶装置の概略を説明するブロック図である。

符号の説明

１２ａ，１２ｂ，１２ｃ，１２ｄ…メモリセルアレイ
１４ｕ，１４ｄ…リフレッシュ制御回路
１５ａ，１５ｂ，１６ａ…ヒューズ情報保持回路
１７ａ，１７ｂ…判定回路
１８ａ…特性変更補正用信号デコード回路
１９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｕ…ヒューズ情報保持制御回路
２０ａ，２０ｂ，２０ｃ，２０ｄ…ヒューズ情報保持制御回路
３３…ヒューズ
３５…ヒューズ情報検出インバータ
３６…出力段インバータ
３７…検出情報帰還インバータ
４５…ヒューズ情報転送用インバータ
４６…転送データ入力インバータ
４７…データ保持用インバータ
５１…第１のＮＡＮＤゲート
５２…第２のＮＡＮＤゲート
１０２ｕ，１０２ｄ…リフレッシュカウンタ
１０６…コマンドデコーダ
１２１ａ，１２１ｂ．１２１ｃ，１２１ｄ…カラム用スペアメモリセル
１２２ａ，１２２ｂ，１２２ｃ，１２２ｄ…ロウ用スペアメモリセル

Claims (8)

1. スペアメモリセルアレイを有するメモリセルアレイと、
   ヒューズを備え、該ヒューズの情報を読込み、保持するヒューズ情報保持回路と、
   前記ヒューズ情報保持回路からの前記ヒューズの情報に基づいて、前記メモリセルアレイのどのアドレスのメモリセルを、前記スペアメモリセルアレイのどのスペアメモリセルに置き換えるかを判定する置き換え判定回路と、
   電源投入信号及びヒューズ情報再読込信号が入力され、前記ヒューズ情報保持回路のヒューズ情報の読込と保持を制御するヒューズ情報保持制御回路
   とを具備し、前記電源投入信号により一度前記ヒューズの情報を前記ヒューズ情報保持回路に読込んだ後は、前記ヒューズ情報再読込信号の発生毎に、前記ヒューズ情報保持回路に前記ヒューズの情報を読込むようにしたことを特徴とする半導体記憶装置。
2. 前記ヒューズ情報再読込信号としてリフレッシュ信号を出力するリフレッシュ制御回路を更に備え、前記リフレッシュ信号による前記ヒューズ情報保持回路への前記ヒューズの情報の読込は、前記メモリセルアレイのリフレッシュ期間外に行うことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ヒューズ情報再読込信号としてリフレッシュ信号を出力するリフレッシュ制御回路と、
   前記リフレッシュ信号をカウントするリフレッシュカウンタ
   とを更に備え、前記リフレッシュ信号を第１のヒューズ情報再読込信号、前記リフレッシュカウンタの出力信号を第２のヒューズ情報再読込信号とし、前記第２のヒューズ情報再読込信号による前記ヒューズ情報保持回路への前記ヒューズの情報の読込は、前記メモリセルアレイのリフレッシュ期間外に行うことを特徴とする請求項１に記載の半導体記憶装置。
4. 入力されたコマンドを前記ヒューズ情報再読込信号に変換して前記ヒューズ情報保持制御回路に供給するコマンドデコーダを更に備えることを特徴とする請求項１に記載の半導体記憶装置。
5. 前記メモリセルアレイ中、又は前記メモリセルアレイの外部の特定の回路の特性を変更、補正するための情報を提供する回路特性変更補正信号を出力する特性変更補正用信号デコード回路を更に備えることを特徴とする請求項１に記載の半導体記憶装置。
6. 前記特定の回路の特性を変更、補正するための情報を提供する特性変更補正用ヒューズを有し、前記特性変更補正用信号デコード回路に特性変更補正情報信号を出力する第２ヒューズ情報保持回路を更に備え、
   前記特性変更補正用信号デコード回路は、前記特性変更補正情報信号デコードし、前記回路特性変更補正信号を生成することを特徴とする請求項５に記載の半導体記憶装置。
7. 前記メモリセルアレイは、それぞれスペアメモリセルアレイを有して、同一半導体チップ上に複数個配置され、前記複数個のメモリセルアレイのそれぞれに、個別に前記ヒューズ情報保持回路、前記置き換え判定回路、前記ヒューズ情報保持制御回路が備えられていることを特徴とする請求項１に記載の半導体記憶装置。
8. 前記複数のヒューズ情報保持制御回路に、前記ヒューズ情報再読込信号としてリフレッシュ信号を出力するリフレッシュ制御回路を更に備えることを特徴とする請求項７に記載の半導体記憶装置。

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