KR20020094364A

KR20020094364A - 불휘발성 강유전체 메모리 장치의 페일 구제회로 및 그구제방법

Info

Publication number: KR20020094364A
Application number: KR1020010032476A
Authority: KR
Inventors: 강희복; 계훈우; 김덕주; 박제훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-06-11
Filing date: 2001-06-11
Publication date: 2002-12-18
Also published as: US20020186604A1; US6836425B2; US20040042245A1; KR100434315B1; US6639857B2

Abstract

리던던시 시간을 단축할 수 있으며 언제든지 다시 리던던시를 바꾸거나 추가하기에 알맞은 불휘발성 강유전체 메모리 장치의 페일 구제회로 및 그 구제방법에 대한 것으로, 그 구성은 불휘발성 메모리 소자에 페일 비트가 발견되면 리던던시 액티브 펄스(RAP)를 발생시키는 메모리 테스트 로직부와, 안정된 전원전압이 감지되면 파워-업 펄스를 발생하는 파워-업 감지부와, 상기 리던던시 액티브 펄스와 상기 파워-업 펄스를 받아 제1내지 제5제어신호와 제6제어신호(ENW)를 출력하는 제1리던던시 컨트롤부와, 리던던시 비트수에 대응되게 n비트의 카운터 비트 신호를 상기 리던던시 액티브 펄스에 의해 한 비트씩 증가하여 출력하는 카운터와, 상기 카운터의 카운터 비트 신호와 상기 제6제어신호(ENW)를 받아 한 개의 활성화된 코딩신호(ENW<n>)를 출력하는 리던던시 카운터 디코딩 컨트롤부와, 상기 코딩신호(ENW<n>)와 상기 제1 내지 제5제어신호를 받아 마스터 신호를 출력하고, 복수개의 리던던시 코딩셀들에 페일 어드레스를 프로그램시키고, 프로그램된 해당 페일 어드레스가 들어오면 페일을 구제하기 위한 제7, 제8제어신호(REN<n>,RPUL<n>)를 출력하는 리던던시 코딩부를 포함하여 구성된다.

Description

불휘발성 강유전체 메모리 장치의 페일 구제회로 및 그 구제방법{fail repair circuit of nonvolatile ferroelectric memory device and method for repair the same}

본 발명은 반도체 메모리 장치에 대한 것으로, 특히 불휘발성 강유전체 메모리 장치의 페일 구제회로 및 그 구제방법에 관한 것이다.

일반적으로, 불휘발성 강유전체 메모리 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM : Dynamic Random Access Memory)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성 때문에 차세대 기억소자로 주목받고 있다.

FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로서 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.

이와 같은 잔류분극 특성으로 인해 전계를 제거하여도 데이터가 지워지지 않는다.

도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도이다.

도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하여도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고, 일정량(d,a상태)을 유지하고 있는 것을 알 수 있다.

불휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.

이하, 종래 기술에 따른 불휘발성 강유전체 메모리 장치를 첨부된 도면을 참조하여 설명하기로 한다.

도 2는 종래 기술에 따른 불휘발성 강유전체 메모리 장치의 단위셀 구성도이다.

도 2에 도시된 바와 같이, 일방향으로 형성된 비트라인(B/L)과, 상기 비트라인과 교차하는 방향으로 형성된 워드라인(W/L)과, 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 형성된 플레이트 라인(P/L)과, 게이트가 상기 워드라인에 연결되고 소오스는 상기 비트라인에 연결되는 트랜지스터(T)와, 두 단자중 제 1 단자가 상기 트랜지스터(T)의 드레인에 연결되고, 제 2 단자는 상기 플레이트 라인(P/L)에 연결되는 강유전체 커패시터(FC)를 포함하여 구성된다.

첨부 도면을 참조하여 종래 불휘발성 강유전체 메모리 장치의 리던던시 방법에 대하여 설명하면 다음과 같다.

도 3은 종래 불휘발성 강유전체 메모리 장치의 리던던시 알고리즘을 나타낸 블록 구성도이다.

도 3에 도시된 바와 같이 전 공정이 끝난 후 칩 테스트를 실시하여 페일 어드레스를 찾아내는 풀 어드레스 메모리 테스트(Full address memory test) 및 페일 비트 분석(Analysis) 단계를 진행한다.

그리고 이와 같이 분석(Analysis)된 페일 어드레스가 로우(Row) 구제회로에의해서 구제가 가능하면 로우 구제 퓨즈 블록에서 해당 어드레스를 코딩할 수 있는 퓨즈 형태로 레이저 빔을 이용하여 퓨즈 컷팅한다.

퓨즈 컷팅이 완료된 후 해당 페일 어드레스가 들어오면 구제회로의 활성화 신호가 발생하여 구제 셀을 활성화하게 된다.

한편 그 어드레스에 해당하는 메인 셀은 구제회로의 비활성화 신호에 의해 비활성화 하게 된다.

따라서 해당 페일 어드레스의 메인셀은 비활성화되고 구제 셀은 활성화하게 된다.

상기와 같은 종래 불휘발성 반도체 메모리 장치의 페일 구제방법은 다음과 같은 문제가 있다.

첫째, 페일 비트가 발생되면 별도로 페일 비트를 분석(Analysis)하는 과정이 필요하므로 리던던시 방법이 복잡하고 이에 따라서 리던던시 시간을 단축하는데 한계가 있다.

둘째, 페일된 셀을 구제하기 위해서 레이저 빔을 이용하여 퓨즈 컷팅하는 방법을 사용하므로 수시로 리던던시를 바꾸거나 추가하기가 어렵다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 리던던시 시간을 단축할 수 있으며 언제든지 다시 리던던시를 바꾸거나 추가하기에 알맞은 불휘발성 강유전체 메모리 장치의 페일 구제회로 및 그 구제방법을 제공하는데 그 목적이 있다.

도 1은 일반적인 강유전체의 히스테리시스 루프를 나타낸 특성도

도 2는 종래 기술에 따른 불휘발성 강유전체 메모리 장치의 단위셀 구성도

도 3은 종래 불휘발성 강유전체 메모리 장치의 리던던시 알고리즘을 나타낸 블록구성도

도 4는 본 발명 불휘발성 강유전체 메모리 장치의 리던던시 알고리즘의 개략적 블록 구성도

도 5는 본 발명 불휘발성 강유전체 메모리 장치의 리던던시 알고리즘의 상세 블록 구성도

도 6은 도 5의 리던던시 카운터 디코딩 컨트롤부(RCDC)의 구성도

도 7은 본 발명의 로우 리던던시 알고리즘의 블록 구성도

도 8은 도 5와 도 7의 리던던시 코딩부의 블록 구성도

도 9는 도 7의 제2리던던시 컨트롤부의 회로 구성도

도 10은 도 7의 프리디코더부의 회로 구성도

도 11은 도 7의 포스트 디코더부와 리던던시 워드라인/플레이트라인 드라이버와 리던던시셀 어레이부의 신호 입/출력 관계를 나타낸 구성도

도 12는 도 8의 리던던시 코딩셀의 회로 구성도

도 13은 도 8의 리던던시 마스터셀의 회로 구성도

도 14는 본 발명에 따른 리던던시 코딩셀과 리던던시 마스터 셀의 파워-업 모드시의 동작 타이밍도

도 15는 본 발명에 따른 리던던시 코딩셀과 리던던시 마스터 셀의 페일 어드레스 프로그램시의 동작 타이밍도

도면의 주요 부분에 대한 부호의 설명

50 : 불휘발성 메모리 소자 51 : 메모리 테스트 로직

52 : 카운터 53 : 파워-업 감지부

55 : 리던던시 카운터 디코딩 컨트롤부 54 : 제1리던던시 컨트롤부

56 : 리던던시 코딩부 60 : 카운터 출력 디코더

61 : 카운터 출력 코딩 버스 62 : 제1낸드게이트부

63 : 제1인버터부 64 : 제2낸드게이트부

65 : 2인버터부 70 : 제2리던던시 컨트롤부

71 : 프리디코더부 72 : 포스트디코더부

73 : 워드라인/플레이트라인 드라이버 74 : 메인셀 어레이부

75 : 리던던시 워드라인/플레이트라인 드라이버

76 : 리던던시셀 어레이부 80 : 리던던시 마스터셀

90 : 노아게이트부 100 : 제3낸드게이트부

101 : 제4낸드게이트부 102 : 지연회로부

120 : 제1래치 121 : 제2래치

130 : 제3래치 131 : 제4래치

상기와 같은 목적을 달성하기 위한 본 발명 불휘발성 강유전체 메모리 장치의 페일 구제회로는 내부 구제 로직을 포함한 불휘발성 메모리 소자에 있어서, 테스트 중 구제할 페일 비트를 포함한 어드레스가 발생하면 리던던시 액티브 펄스(Redundancy Active Pulse:RAP)를 발생시키는 메모리 테스트 로직부와, 안정된 전원전압이 감지되면 파워-업 펄스를 발생하는 파워-업 감지부와, 상기 리던던시 액티브 펄스와 상기 파워-업 펄스를 받아 제1내지 제5제어신호(ENN, ENP, EQN, CPL, PREC)와 제6제어신호(ENW)를 출력하는 제1리던던시 컨트롤부와, 리던던시 비트수에 대응되게 n비트의 카운터 비트 신호를 상기 리던던시 액티브 펄스에 의해 한 비트씩 증가하여 출력하는 카운터와, 상기 카운터의 카운터 비트 신호와 상기 제6제어신호(ENW)를 받아 한 개의 활성화된 코딩신호(ENW<n>)를 출력하는 리던던시 카운터 디코딩 컨트롤부와, 상기 코딩신호(ENW<n>)와 상기 제1 내지 제5제어신호를 받아 마스터 신호를 출력하고, 복수개의 리던던시 코딩셀들에 페일 어드레스를 프로그램시키고, 프로그램된 해당 페일 어드레스가 들어오면 페일을 구제하기 위한 제7, 제8제어신호(REN<n>,RPUL<n>)를 출력하는 리던던시 코딩부를 포함하여 구성됨을 특징으로 한다.

상기와 같은 구성을 갖는 본 발명 불휘발성 강유전체 메모리 장치의 페일 구제 방법은 내부 구제 로직을 포함한 불휘발성 메모리 소자에 있어서, 테스트 중 구제할 페일 비트를 포함한 어드레스가 발생하면 메모리 테스트 로직에서 리던던시 액티브 펄스(Redundancy Active Pulse:RAP)를 발생시키는 단계와, 안정된 전원전압이 감지되면 파워-업 감지부에서 파워-업 펄스를 발생하는 단계, 상기 리던던시 액티브 펄스와 상기 파워-업 펄스를 받아 리던던시 코딩부를 제어하기 위한 제1내지 제5제어신호(ENN, ENP, EQN, CPL, PREC) 및 리던던시 카운터 디코딩 컨트롤부를 제어하기 위한 제6제어신호(ENW)를 출력하는 단계, 리던던시 비트수에 대응되게 n비트의 카운터 비트 신호를 상기 리던던시 액티브 펄스(RAP)에 의해 한 비트씩 증가하여 출력하는 단계, 상기 카운터 비트 신호와 상기 제6제어신호(ENW)를 받아 페일 비트에 대응되는 한 개의 활성화된 코딩신호(ENW<n>)를 출력하는 단계, 상기 제1 내지 제5제어신호(ENN, ENP, EQN, CPL, PREC)와 상기 활성화된 코딩신호(ENW<n>)를 받아 각각 강유전체 커패시터를 구비하고 있는 리던던시 마스터셀과 리던던시 코딩셀로 구성된 리던던시 코딩부에 해당 페일 비트(어드레스)를 프로그램하는 단계, 상기 프로그램된 해당 페일 비트(어드레스)가 들어왔을 경우 상기 리던던시 코딩부에서 페일을 구제하기 위한 제7, 제8제어신호(REN<n>,RPUL<n>)를 출력하는 단계를 포함함을 특징으로 한다.

FRAM을 비롯한 모든 메모리 소자는 어느 특정 비트(bit)가 약화되거나 페일 비트(Fail bit)가 발생될 수 있다.

이런 페일 비트(Fail bit)는 리던던시 셀을 같은 칩(Chip)에 추가로 배치하여 사용함으로써 구제할 수 있다.

본 발명에서는 페일 비트(Fail bit)가 발생할 때 불휘발성 강유전체 메모리 장치에 사용하는 강유전체 커패시터를 이용하여 메모리 셀과 같은 공정을 이용하여 리던던시 코딩 셀을 만들어 리던던시 회로를 구성하였다.

다시말해서 본 발명은 내부 구제 로직(logic)을 포함한 불휘발성 강유전체 메모리 장치에 있어서, 테스트 중 구제할 페일 비트를 포함한 어드레스가 발생하면 그 어드레스를 직접 구제(direct repair)하는 방법으로써, 퓨즈 컷팅 코딩(Fuse Cut Coding) 방법이 아닌 로직 코딩(Logic Coding)방식을 이용하는 로우(Row) 구제회로 및 그 구동 방법에 대한 것이다.

첨부 도면을 참조하여 상기와 같은 본 발명 불휘발성 강유전체 메모리 장치의 페일 구제회로 및 그 구동방법에 대하여 설명하면 다음과 같다.

도 4는 본 발명 불휘발성 강유전체 메모리 장치의 리던던시 알고리즘의 개략적 블록 구성도이고, 도 5는 본 발명 불휘발성 강유전체 메모리 장치의 리던던시 알고리즘의 상세 블록 구성도이다.

본 발명 불휘발성 강유전체 메모리 장치의 페일 구제회로는 도 4와 도 5에 도시된 바와 같이 불휘발성 메모리 소자(50)와 메모리 테스트 로직(51)과 카운터(52)와 파워-업 감지부(53)와 제1리던던시 컨트롤부(54)와 리던던시 카운터 디코딩 컨트롤부(55)와 리던던시 코딩부(56)로 구성되었다.

상기에서 불휘발성 메모리 소자(50)는 FRAM으로 구성되었다.

그리고 메모리 테스트 로직(51)은 상기 불휘발성 메모리 소자(50)를 테스트하기 위한 것으로, 임베디드 시스템(Embedded System ) 칩에서는 칩 내부에 따로 빌트-인 셀프 테스트(Built-in Self Test:BIST)로직을 구성하여 칩 내부에서 메모리 테스트가 가능하도록 하였다.

이와 같은 메모리 테스트 로직(51)은 테스트 도중에 불휘발성 메모리소자(50)에 페일 비트(Fail bit)가 발견되면 리던던시 액티브 펄스(Redundancy Activation Pulse:RAP)를 발생시킨다.

그리고 카운터(52)는 리던던시 액티브 펄스(RAP)를 입력받아서 n비트 카운터 출력을 발생하기 위한 것으로써, 리던던시 비트수가 4개이면 2비트(bit) 출력 카운터로 구성하고, 8개이면 3비트 출력 카운터를 구성하고, 16개이면 4비트 출력 카운터로 구성한다. 즉, 리던던시 비트수에 관련하여 카운터 비트를 출력하도록 설계한다.

예를 들어 카운터(52)가 리던던시 비트수가 8개인 3비트로 구성되면 도 5에서와 같이 "000"에서 "111"로 증가하도록 설계하고, 이때 "111"을 지나면 다시 "000"으로 진행하도록 하여 계속 반복적으로 사이클을 돌린다.

그리고 카운터(52)의 동작 트리거 펄스(Trigger Pulse)는 RAP이므로 페일 비트가 발생되면 RAP가 발생하고, RAP에 의해 카운터(52)는 한 비트씩 증가한다. 그리고 파워-업 감지부(53)의 PUP 신호를 받아서 리셋(Reset)된다.

예를들어 처음의 카운터의 상태가 "111"이면 한 개의 RAP에 의해 카운터(52)의 출력은 "000"이 되며, 이와 같은 "000" 코드에 의해 리던던시 카운터 디코딩 컨트롤(Redundancy Counter Decoding Control:RCDC)부(55) 중 RCDC<0>만 활성화 되고 나머지 RCDC<n>는 비활성화 된다.

그리고 파워-업 감지부(53)는 전원전압이 투입되면 파워-업 펄스(Power-up Pulse:PUP)를 발생한다.

그리고 제1리던던시 컨트롤부(54)는 파워-업 감지부(53)의 파워-업펄스(Power-up Pulse:PUP)와 메모리 테스트 로직(51)의 RAP 신호를 받아서 리던던시 컨트롤 신호들을 출력한다.

이때 컨트롤 신호들 중 페일 어드레스 코딩 프로그램(Fail Address Coding Program)에 관여하는 ENW 신호는 리던던시 카운터 디코딩 컨트롤(RCDC)부(55)의 동작을 조정한다.

즉, 리던던시 카운터 디코딩 컨트롤(RCDC)부에 입력된 활성화된 ENW 신호에 의해서 활성화된 ENW<n> 신호를 출력하게 된다.

그리고 리던던시 카운터 디코딩 컨트롤(Redundancy Counter Decoding Control:RCDC)부(55)는 복수개의 제1리던던시 카운터 디코딩 컨트롤(RCDC<0>)부 내지 제n리던던시 카운터 디코딩 컨트롤(RCDC<n>)부로 구성되었고, 카운터(52)로부터 출력되는 카운터 비트신호와 제1리던던시 컨트롤부(54)로부터 출력되는 ENW 신호를 받아서 리던던시 코딩부(56) 즉, 리던던시 코딩 블록 다이어그램(Redundancy Coding Block Diagram:RCBD)으로 ENW<n>을 출력한다.

다음에 리던던시 코딩부(RCBD)(56)는 복수개의 제1내지 제n리던던시 코딩부로 구성되었다.

이와 같은 리던던시 코딩부(56)는 제1,제2어드레스 신호(ADD,ADDB)와 ENW<n> 신호와 ENN, ENP, EQN, CPL, PREC 신호를 받아서 리던던시 코딩 상태를 읽어내고, 해당 리던던시 코딩부에서 페일 어드레스를 리던던시 코딩셀에 프로그램 시키고, 해당 페일 어드레스가 들어오면 페일을 구제하기 위해서 리던던시 셀을 이용한다.

상기의 본 발명의 구성요소중 리던던시 카운터 디코딩 컨트롤부(55)의 구성에 대하여 설명하면 다음과 같다.

도 6은 도 5의 리던던시 카운터 디코딩 컨트롤부(RCDC)의 구성도이다.

리던던시 카운터 디코딩 컨트롤부(55)의 구성을 설명하기 전에 카운터(52)로부터 카운터 비트 신호를 출력하기 위한 카운터 출력 디코더(60)에 대하여 설명한다.

카운터 출력 디코더(60)는 카운터(52)로부터 출력된 카운터 비트 신호를 코딩하여 출력하기 위한 카운터 출력 코딩 버스(Counter Output Coding Bus)(61)와, 카운터 출력 코딩 버스(61)로부터 각 코딩신호를 받아 논리곱한 후 반전하는 복수개의 낸드게이트로 구성된 제1낸드게이트부(62)로 구성되었다.

그리고 리던던시 카운터 디코딩 컨트롤부(55)는 카운터 출력 디코더(60)의 제1낸드게이트부(62)의 각 낸드게이트의 출력신호를 입력받아 반전하는 복수개의 인버터로 구성된 제1인버터부(63)와, 제1인버터부(63)의 각 인버터의 출력신호와 제1리던던시 컨트롤부(54)의 ENW 신호를 논리곱한 후 반전 출력하는 복수개의 낸드게이트로 구성된 제2낸드게이트부(64)와, 상기 제2낸드게이트부(64)의 출력신호를 입력받아 반전하여 ENW<n>신호를 출력하는 복수개의 인버터로 구성된 제2인버터부(65)로 구성된다.

상기의 리던던시 카운터 디코딩 컨트롤부(55)는 한번의 카운터 코드 변경시 한 개의 ENW<n>만이 활성화되어 한 개의 리던던시 블록을 코딩한다.

이에 의해 한 개의 리던던시 코딩부만이 활성화된다.

다음에 본 발명에서 로우 리던던시를 구현하기 위한 FRAM 칩 내부의 기능적구성에 대하여 설명한다.

도 7은 본 발명의 로우 리던던시 알고리즘의 블록 구성도이다.

본 발명의 로우 리던던시를 구현하기 위한 FRAM 칩은 도 7에 도시한 바와 같이 리던던시 코딩부(56)와 제2리던던시 컨트롤부(70)와 프리디코더부(71)와 포스트디코더부(72)와 워드라인/플레이트 라인 드라이버(73)와 메인셀 어레이부(74)와 리던던시 워드라인/플레이트 라인 드라이버(75)와 리던던시셀 어레이부(76)로 구성된다.

상기에서 리던던시 코딩부(56)는 현재 사이클의 어드레스를 리던던시 셀에 저장하는 역할을 하는 것으로, 도 5와 도 7에 도시한 바와 같이 제1리던던시 컨트롤부(54)로부터 출력된 ENN, ENP, EQN, CPL과 PREC신호와 리던던시 카운터 디코딩 컨트롤부(55)에서 출력된 ENW<n>신호와 메모리 테스트 로직(51)에서 출력된 제1,제2어드레스 신호(ADD/ADDB)를 입력받아 동작한다.

상기와 같은 신호를 입력받아서 n비트의 RPUL<n>를 제2리던던시 컨트롤부(70)에 출력하고, REN<n>을 프리디코더부(71)의 복수개의 프리디코더 각각에 출력한다.

다음에 제2리던던시 컨트롤부(70)는 리던던시 코딩부(56)로부터 RPUL<n>을 받아 프리디코더부(71)의 복수개의 프리디코더에 DECDIS를 각각 출력하고, 리던던시 워드라인/플레이트라인 드라이버(75)에 REDEN을 출력한다.

그리고 프리디코더부(71)는 복수개의 프리디코더(predecoder)로 구성되었고, 포스트디코더부(72)는 복수개의 포스트디코더(postdecoder)로 구성되었다.

상기에서 프리디코더부(71)는 제2리던던시 컨트롤부(70)로부터 입력받은 DECDIS 신호를 이용하여 정상적인 프리디코더 패스(Path)를 비활성화시키고, 리던던시로 사용 가능한 프리디코더 출력 패스(Path)만 REN<n>신호를 이용하여 활성화시킨다.

상기의 프리디코더부(71)의 동작에 따라서 정상적인 포스트디코더 패스(Path)는 비활성화되고, REN<n> 신호를 받아 활성화된 프리디코더로부터 DEC<n>신호를 받은 포스트디코더는 활성화된다.

그리고 리던던시 워드라인/플레이트라인 드라이버(75)는 활성화된 포스트디코더로부터 출력된 Post DEC<n>과 제2리던던시 컨트롤부(70)에서 출력된 REDEN신호를 입력받아서 활성화되고, 이에 따라서 리던던시셀 어레이부(76)의 해당 리던던시셀이 활성화된다.

그리고 리던던시셀이 활성화되는 동안 이에 대응되는 메인셀 어레이부(74)의 메인셀은 비활성화된다.

다음에 상기 리던던시 코딩부(56)와 제2리던던시 컨트롤부(70)와 프리디코더부(71)의 자세한 회로구성 및 동작에 대해 설명한다.

도 8은 도 5와 도 7의 리던던시 코딩부의 블록 구성도이고, 도 9는 도 7의 제2리던던시 컨트롤부의 회로 구성도이며, 도 10은 도 7의 프리디코더부의 회로 구성도이다.

먼저 하나의 리던던시 코딩부(56)는 도 8에 도시한 바와 같이 리던던시 마스터셀(80)과 복수개의 리던던시 코딩셀들로 구성되었고, 또한 리던던시 코딩셀들의온/오프(on/off) 상태에 따른 출력신호를 입력받아 논리합하여 반전하는 제1노아게이트(NOR1)와, 제1노아게이트(NOR1)의 신호를 반전하여 REN<n> 신호를 출력하는 제1인버터(IN1)와, 상기 제1인버터(IN1)의 신호를 반전하여 RPUL<n>신호를 출력하는 제2인버터(IN2)와, 열방향으로 연결된 복수개의 리던던시 코딩셀들의 최종 출력단에 각각 피모스 트랜지스터가 형성되어 있다.

이때 각 피모스 트랜지스터는 상기 마스터 신호를 전달하기 위해서 열방향으로 연결된 복수개의 리던던시 코딩셀들의 최종 출력단과 전원전압(VCC)단의 사이에 접지전압(VSS)을 입력받도록 구성되었다.

이때 제1노아게이트(NOR1)의 일입력단으로 들어가는 신호는 4개의 리던던시 코딩셀의 동작에 따른 RS1과 RS2의 연결 상태에 따라 마스터 신호의 전달여부가 결정되도록 구성되었고, 첫 번째와 두번째 리던던시 코딩셀은 RS1을 통해 연결되었고, 두 번째와 세 번째 리던던시 코딩셀은 RS2를 통해 연결되어 있고, 세 번째와 네 번째 코딩셀은 RS1을 통해 연결되어 있다.

상기에서 리던던시 마스터셀(80)은 복수개의 리던던시 코딩셀 전체를 활성화시킬 것인가 비활성화시킬 것인가를 결정하기 위한 것이다.

그리고 리던던시 마스터셀(80)과 복수개의 리던던시 코딩셀들은 제1리던던시 컨트롤부(54)로부터 출력되는 ENN, ENP, EQN, CPL, PREC신호와 리던던시 카운터 디코딩 컨트롤부(55)로부터 출력되는 ENW<n>신호를 받아 동작한다.

그리고 리던던시 마스터셀(80)이 디폴트(default) 상태일 때는 비활성화 상태로써 "하이" 레벨의 마스터(master) 신호가 출력된다.

그리고 리던던시 마스터셀(80)이 활성화 상태이면 "로우" 레벨의 마스터(master) 신호가 출력된다.

또한 리던던시 코딩셀들은 실제 페일 어드레스(fail address)를 기억하는 역할을 담당한다.

이때 페일 어드레스를 기억시키면 해당 페일 어드레스가 들어올 경우 RS1과 RS2가 서로 연결된 상태 즉, 저항이 없는 상태로 되어 전류가 흐를 수 있게 되고, 해당 페일 어드레스가 아닐 경우에는 RS1과 RS2는 오픈(open) 상태 즉, 고저항 상태가 되어 전류가 흐르지 못하게 된다.

따라서 모든 리던던시 코딩셀이 온(ON) 되었을 때만 REN<n> 신호가 "로우" 레벨을 출력할 수 있고, 그 외에는 "하이"레벨을 출력하게 된다.

그리고 도 7에서와 같이 REN<n> 신호가 "로우" 레벨일 때에만 프리디코더(predecoder)의 리던던시 패스(path)를 활성화 시킬 수 있다.

한편 RPUL<n> 신호는 해당 리던던시 상태일 때 "하이" 상태를 출력한다.

상기에서와 같이 단위 리던던시 코딩부에서는 하나의 REN<n> 신호와 RPUL<n> 신호가 출력된다.

다음에 제2리던던시 컨트롤부(70)의 구성에 대하여 설명한다.

제2리던던시 컨트롤부(70)는 도 9에 도시된 바와 같이 복수개의 3입력 노아게이트로 구성된 노아게이트부(90)와, 노아게이트부(90)의 각 노아게이트들의 출력신호를 논리곱한 후 반전하는 제1 낸드게이트(NAND1)와, 상기 제1낸드게이트(NAND1)의 출력신호를 반전하여 DECDIS 신호를 출력하는제3인버터(IN3)와, 상기 제3인버터(IN3)의 신호를 반전하여 REDEN 신호를 출력하는 제4인버터(IN4)로 구성되었다.

상기에서 REDEN 신호는 리던던시 워드라인/플레이트라인 드라이버(75)로 직접 입력되고, DECDIS 신호는 메인(main) 프리디코더 패스를 비활성화시키는데 사용한다.

다음에 리던던시 패스를 활성화시키기 위한 리던던시 프리디코더부의 상세회로에 대하여 설명한다.

도 10은 도 7의 프리디코더부의 상세회로도이다.

프리디코더부(71)는 도 7과 도 10에 도시한 바와 같이 복수개의 프리디코더로 구성되었고, 각 프리디코더는 X-DEC<n>으로부터 제1로우 어드레스와, X-DEC<m>으로부터 제2로우 어드레스와, 제2리던던시 컨트롤부(70)로 부터 DECDIS신호를 각각 입력받아 연산동작하는 복수개의 낸드게이트로 구성된 제3낸드게이트부(100)와, 상기 제3낸드게이트부(100)의 각 낸드게이트의 출력신호와 REN<n>신호를 받아 연산동작하는 복수개의 낸드게이트로 구성된 제4낸드게이트부(101)와, 상기 제4낸드게이트부(101)의 각 낸드게이트의 출력신호를 지연/출력하기 위한 복수개의 지연부(D0~Dn)로 구성된 지연회로부(102)로 구성되었다.

상기와 같이 구성되어 있으므로 DECDIS가 "로우"레벨이면 제1,제2어드레스 신호(ADD/ADDB)와는 무관하게 제3낸드게이트부(100)의 복수개의 낸드게이트는 모두 "하이"레벨을 출력한다.

그리고 다른 프리디코더에서는 DECDIS 신호가 메인 프리디코더 패스(mainpredecoder path)를 비활성화 시키는데 사용한다.

따라서 제4낸드게이트부(101)의 각 낸드게이트의 출력은 REN<n>에 의해서 결정된다.

그리고 이와 같이 REN<n> 신호에 의해서 출력된 신호는 지연회로부(102)의 각 지연부(D0~Dn)를 통해서 DEC<n>신호를 출력한다.

상기에서와 같이 프리디코더부는 어드레스 신호는 무시되고 REN<n>에 의해서만 그 출력이 결정된다.

그리고 어떤 REN<n>신호가 "로우"레벨로 활성화되었느냐에 따라서 DEC<n>상태도 결정된다.

다음에 상기와 같이 프리디코더부(71)로부터 출력되는 DEC<n> 신호를 받아 동작하는 포스트 디코더부(72)와 리던던시 워드라인/플레이트라인 드라이버(75)와 리던던시셀 어레이부(76)의 신호 입/출력 관계에 대하여 설명한다.

도 11은 포스트 디코더부(72)와 리던던시 워드라인/플레이트라인 드라이버(75)와 리던던시셀 어레이부(76)의 신호 입/출력 관계를 나타낸 구성도이다.

도 11에 도시한 바와 같이 프리디코더부(71)로부터 출력된 DEC<n> 신호를 입력받아서 리던던시 워드라인/플레이트라인 드라이버(75)에 Post DEC<n>을 출력하는 포스트 디코더부(72)가 있고, 포스트 디코더부(72)로부터 REDEN신호와 Post DEC<n> 신호를 입력받아 동작하는 리던던시셀 어레이부(76)로 구성되었다.

상기에서 DEC<n> 신호는 리던던시셀 어레이부에서 복수개의 로우(Row) 어드레스중 한 개를 선택하는데 사용된다.

결국 DEC<n>신호는 리던던시 워드라인/플레이트라인 드라이버(75)에서 리던던시셀 어레이부의 로우(Row) 어드레스중 한개를 활성화하는데 사용된다.

그리고 정상 동작영역에서는 모든 REN<n> 신호는 "하이" 상태이고, DECDIS 신호도 "하이" 상태이므로 정상적인 어드레스 디코더 패스가 활성화된다.

다음에 리던던시 코딩셀과 리던던시 마스터셀(80)의 구성을 첨부 도면을 참조하여 설명한다.

도 12는 도 8의 리던던시 코딩셀의 회로 구성도이고, 도13은 도 8의 리던던시 마스터셀의 회로 구성도 이다.

리던던시 코딩셀은 도 12에 도시된 바와 같이 ENN, ENP, EQN, CPL, ENW와 ADD/ADDB 신호를 받아서 RS1과 RS2의 연결여부를 결정하는 것이고, 리던던시 마스터셀은 ENN, ENP, EQN, CPL, PREC, ENW 신호를 받아서 마스터(master) 신호의 출력을 결정하는 것이다.

먼저, 상기 리던던시 코딩셀은 도 12에 도시한 바와 같이 피모스 인에이블 신호(ENP)를 받아 전원전압(VCC)을 제1노드(N1)에 전달하기 위한 제1피모스 트랜지스터(PM1)와, 일측노드는 제1노드(N1)에 연결되고 타측노드는 제2, 제3노드(N2,N3)에 연결된 제1래치(120)와, 이퀄라이저 신호(EQN)를 받아 제2, 제3노드(N2,N3)의 연결여부를 제어하는 제1앤모스 스위치(S1)와, 게이트단으로는 ENW 신호가 입력되고 소오스단으로는 제2노드의 신호가 전달되고 드레인단으로는 제1어드레스 신호(ADD)가 입력되는 제1앤모스 트랜지스터(NM1)와, 게이트단으로는 ENW<n> 신호가 입력되고 드레인단으로는 제3노드의 신호가 전달되고 소오스단으로는 제2어드레스 신호(ADDB)가 입력되는 제2앤모스 트랜지스터(NM2)와, 제1, 제2어드레스 신호(ADD,ADDB)에 따라 턴온과 턴오프가 결정되는 제3, 제4앤모스 트랜지스터(NM3,NM4)와, 앤모스 인에이블 신호(ENN)를 받아 접지전압(VSS)을 제4노드(N4)에 전달하기 위한 제5앤모스 트랜지스터(NM5)와, 일측노드는 제4노드(N4)에 연결되고 타측노드는 제5, 제6노드(N5,N6)에 연결된 제2래치(121)와, CPL신호의 입력노드와 제5노드(N5) 사이에 구성된 제1강유전체 커패시터(FC1)와, CPL신호의 입력노드와 제6노드(N6)의 사이에 구성된 제2강유전체 커패시터(FC2)와, 제5노드(N5)와 접지전압(VSS)단의 사이에 구성된 제3강유전체 커패시터(FC3)와, 제6노드(N6)와 접지전압(VSS)단의 사이에 구성된 제4강유전체 커패시터(FC4)와, 상기 제5노드(N5)와 제6노드(N6)의 신호 제어를 받아 턴온/턴오프가 결정되는 제6, 제7앤모스 트랜지스터(NM6,NM7)로 구성된다.

상기에서 제3앤모스 트랜지스터와 제6앤모스 트랜지스터가 턴온되거나, 제4앤모스 트랜지스터와 제7앤모스 트랜지스터가 턴온되면 RS1과 RS2가 연결된다.

그리고 제1래치(120)는 두 개의 피모스 트랜지스터로 구성되었고, 제2래치(121)는 두 개의 앤모스 트랜지스터로 구성되었다.

상기에서 제1, 제2강유전체 커패시터(FC1,FC2)에는 항상 반대의 데이터가 저장되고, 제3, 제4강유전체 커패시터(FC3,FC4)는 저장된 데이터를 다시 센싱하여 읽어낼 때 필요한 커패시턴스 로딩 소자 역할을 한다.

상기의 RS1과 RS2는 리던던시 코딩셀에 어느 페일 어드레스가 저장되었는지를 외부로 출력하는 노드이다.

예를들면 페일 어드레스가 "하이"일 경우에는 ADD가 "하이"이고 ADDB가 "로우"가 된다.

ENW<n>신호에 의해 제1, 제2앤모스 트랜지스터(NM1,NM2)가 턴온되면 FC1, FC2에 각각 "하이" 데이타와 "로우" 데이타가 저장된다.

그리고 이때 리던던시 코딩후 해당 페일 어드레스가 들어오면 제5노드(N5)와 ADD가 "하이"레벨이 되어 제3앤모스 트랜지스터(NM3)와 제6앤모스 트랜지스터(NM6)를 턴온시켜서 RS1과 RS2는 서로 전류가 통할 수 있는 저저항 상태가 된다.

이에 비해서 해당 페일 어드레스가 아닌 어드레스가 들어오면 제5노드(N5)는 "하이"를 나타내지만 ADD는 "로우"를 나타내어 제3앤모스 트랜지스터(NM3)는 턴오프되고, 제6앤모스 트랜지스터(NM6)는 턴온되어 RS1과 RS2는 서로 전류가 통할 수 없는 고저항 상태가 된다.

다음에 페일 어드레스가 "로우"일 경우에는 ADD가 "로우"이고 ADDB는 "하이"가 된다.

그리고 "하이" 레벨로 활성화된 ENW<n>가 들어오면 제1, 제2앤모스 트랜지스터(NM1,NM2)가 턴온되어 FC1, FC2에 각각 "로우"와 "하이" 데이터가 저장된다.

리던던시 코딩후 해당 페일 어드레스가 들어오면 제6노드(N6)와 ADDB가 "하이"가 되어 제4, 제7앤모스 트랜지스터(NM4,NM7)는 턴온되어 RS1과 RS2는 서로 전류가 통할 수 있는 저저항 상태가 된다.

반면에 해당 페일 어드레스가 아닌 어드레스가 들어오면 제6노드(N6)는 "하이"이지만 ADDB는 "로우"가 되어 제4앤모스 트랜지스터(NM4)는 턴오프되고, 제7앤모스 트랜지스터(NM7)는 턴온되어 RS1과 RS2는 서로 전류가 통할 수 없는 고저항 상태가 된다.

따라서 해당 페일 어드레스를 코딩할 수 있게 된다.

다음에 리던던시 마스터셀은 도 13에 도시한 바와 같이 피모스 인에이블 신호(ENP)를 받아 전원전압(VCC)을 제7노드(N7)에 전달하기 위한 제2피모스 트랜지스터(PM2)와, 일측노드는 제7노드(N7)에 연결되고 타측노드는 제8, 제9노드(N8,N9)에 연결된 제3래치(130)와, 이퀄라이저 신호(EQN)를 받아 제8, 제9노드(N8,N9)의 연결여부를 제어하는 제2앤모스 스위치(S2)와, 게이트단으로는 ENW<n> 신호가 입력되고 드레인단으로는 제8노드의 신호가 전달되고 소오스단으로는 전원전압이 입력되는 제8앤모스 트랜지스터(NM8)와, 게이트단으로는 ENW 신호가 입력되고 소오스단으로는 제9노드의 신호가 전달되고 드레인단으로는 접지전압이 입력되는 제9앤모스 트랜지스터(NM9)와, 앤모스 인에이블 신호(ENN)를 받아 접지전압(VSS)을 제10노드(N10)에 전달하기 위한 제10앤모스 트랜지스터(NM10)와, 일측노드는 제10노드(N10)에 연결되고 타측노드는 제11, 제12노드(N11,N12)에 연결된 제4래치(131)와, CPL신호의 입력노드와 제11노드(N11) 사이에 구성된 제5강유전체 커패시터(FC5)와, CPL신호의 입력노드와 제12노드(N12)의 사이에 구성된 제6강유전체 커패시터(FC6)와, 제11노드와 접지전압(VSS)단의 사이에 병렬 구성된 제7, 제8강유전체 커패시터(FC7, FC8)와, 제12노드와 접지전압(VSS)단의 사이에 구성된 제9강유전체 커패시터(FC9)와, 상기 제11노드와 PREC 신호의 제어를 받아 마스터 신호출력단과 접지전압단의 사이에 직렬구성된 제11, 제12앤모스 트랜지스터(NM11,NM12)로 구성되었다.

상기에서 제11앤모스 트랜지스터(NM11)와 제12앤모스 트랜지스터(NM12)가 모두 턴온되면 마스터 신호는 "로우"상태를 유지하게 된다.

그리고 제3래치(130)는 두 개의 피모스 트랜지스터로 구성되었고, 제4래치(131)는 두 개의 앤모스 트랜지스터로 구성되었다.

상기에서 제5, 제6강유전체 커패시터(FC5,FC6)에는 항상 반대의 데이터가 저장되고, 제7, 제8, 제9강유전체 커패시터(FC7,FC8,FC9)는 저장된 데이터를 다시 센싱하여 읽어낼 때 필요한 커패시턴스 로딩 소자 역할을 한다.

상기의 리던던시 마스터셀은 리던던시 코딩셀에서 사용되는 공통의 신호(ENN,ENP,EQN,CPL,ENW<n>)를 받아 동작하며 PREC 신호와 마스터 신호 패스(path)가 다르다.

또한 구성에서 ENW의 신호를 받는 제8앤모스 트랜지스터(NM8)의 드레인 단자는 VCC에 연결되어 있고, 제9앤모스 트랜지스터(NM9)에는 항상 VCC가 연결되어 있어서 리던던시를 이용시에는 제11노드에는 "하이"가 제12노드에는 "로우"가 저장된다.

따라서 리던던시 사용중에는 마스터 신호가 PREC의 신호에 의해 "로우"레벨이 되거나 "하이" 레벨이 될 수 있으나, 리던던시를 사용하지 않을 시에는 제11노드가 "로우" 레벨이므로 제11앤모스 트랜지스터(NM11)가 항상 턴오프 상태이다.

그리고 PREC 신호는 칩인에이블 신호(CSB)가 "로우" 레벨인 액티브 구간에서는 "하이" 레벨을 나타내어 제12앤모스 트랜지스터(NM12)를 활성화시키지만, 프리차아지 구간에서는 PREC 신호가 "로우" 레벨을 나타내어 제12앤모스 트랜지스터(NM12)가 비활성화된다.

그리고 FC5, FC6의 일노드가 "하이"데이타와 "로우"데이타로 라이트(write)되기 전에는 제11노드(N11)의 커패시턴스 로드(Capacitance load)를 크게하여 제11노드에는 항상 "로우" 데이터가 저장되도록 한다.

따라서 제11노드의 로드를 크게 하기 위해서 FC7과 FC8의 전체 사이즈가 FC9보다 크도록 설계한다.

상기와 같은 커패시턴스 로드(capacitance load) 차이는 FC5의 일노드에 "하이" 데이타가 저장되었을때에 파괴적인 전하(Destructive Charge)에 의해 충분히 극복될 수 있는 값이어야 한다.

즉, FC5의 높은 전하를 제11노드에 공급하면 제11노드가 제12노드보다 커패시턴스 로드가 크더라도 전압 레벨은 제11노드가 제12노드보다 크다.

상기와 같이 구성된 본 발명 불휘발성 강유전체 메모리 장치의 페일 구제방법에 대하여 설명하면 다음과 같다.

도 14는 리던던시 코딩셀과 리던던시 마스터 셀의 파워-업 모드시의 동작 타이밍도이고, 도 15는 리던던시 코딩셀과 리던던시 마스터 셀의 페일 어드레스 프로그램시의 동작 타이밍도이다.

불휘발성 강유전체 메모리 장치의 동작은 크게 전원공급 모드와 BIST(Built-In Self Test) 모드로 나누어 설명할 수 있다.

첫 번째로 전원공급 모드(mode)는 도 14에 도시한 바와 같이 파워-업 모드에 의해 동작한다.

즉, 전원공급 모드(mode)는 리던던시 셀에 저장된 데이터를 센싱하는 과정으로 파워-업 모드에 의해 수행된다.

그리고 BIST 모드 중에 발생한 페일 어드레스를 리던던시 셀에 저장하기 위한 동작은 도 15에 도시하였다.

먼저, 전원공급 모드에서는 도 14에 도시된 바와 같이 파워-업 전원이 안정된 레벨에 도달하면 파워-업 감지 펄스(PUP)가 발생하고, PUP가 발생하면 EQN을 "하이"레벨에서 "로우"레벨로 천이시켜서 이퀄라이즈(Equalize)를 해제시킨 후 CPL을 "하이"레벨로 천이시킨다.

이에 따라서 도 12의 제1,제2강유전체 커패시터(FC1,FC2)에 저장되었던 전하가 제3, 제4강유전체 커패시터(FC3,FC4)의 커패시턴스 로드(load)에 의해 셀의 양단 노드 즉, 제5, 제6노드에 전압차를 발생시킨다.

또한 도 13의 제5,제6강유전체 커패시터(FC5,FC6)에 저장되었던 전하가 제7, 제8, 제9강유전체 커패시터(FC7,FC8,FC9)의 커패시턴스 로드(load)에 의해 셀의 양단 노드 즉, 제11, 제12노드에 전압차를 발생시킨다.

이후에 제5, 제6노드간과 제11, 제12노드간에 충분한 전압차가 발생하면 ENN, ENP를 각각 "하이" 레벨과 "로우" 레벨로 활성화시킴으로써 셀의 양단 데이터를 증폭시킨다.

셀의 양단 데이터의 증폭이 완료되면 CPL을 다시 "로우"레벨로 천이시켜서파괴되었던 FC1 또는 FC2의 "하이" 데이터를 다시 복구한다.

이때 ENW는 "로우"레벨로써 비활성화되어 외부 데이터가 다시 라이트(write)되는 것을 방지한다.

다음에 BIST 모드 즉, 본 발명 불휘발성 강유전체 메모리 장치에 페일이 발생하였는지를 테스트하여 페일 비트가 발생하였을 경우 이를 구제하는 방법에 대하여 설명한다.

도 5에 도시한 바와 같이 불휘발성 메모리 소자(50)(FRAM)를 테스트하여 페일 비트가 발생하면 메모리 테스트 로직(51)에서 리던던시 액티브 펄스(Redundancy Activation Pulse :RAP)가 발생한다.

상기 RAP를 받은 제1리던던시 컨트롤부(54)는 "하이" 레벨의 ENW 신호와 CPL 신호를 발생시킨다.

이때 ENN은 "하이"레벨, ENP는 "로우"레벨, EQN은 "로우"레벨을 계속해서 출력한다.

그리고 메모리 테스트 로직(51)으로부터 페일이 발생했다는 RAP신호를 받은 카운터(52)는 카운터 출력 코딩 버스(61)로 카운팅 신호를 출력한다.

그리고 제1리던던시 컨트롤부(54)로부터 ENW 신호와 카운터(52)로 부터 카운팅 신호를 입력받은 해당 리던던시 카운터 디코딩 컨트롤부는 해당 리던던시 코딩부에 "하이" 레벨의 ENW<n> 신호를 출력한다.

그리고 해당 리던던시 코딩부는 도 7과 도8에 도시한 바와 같이 리던던시 마스터셀(80)과 복수개의 리던던시 코딩셀들을 통하여 RPUL<n>과 REN<n> 신호를 출력한다.

이때 리던던시 마스터셀(80)과 복수개의 리던던시 코딩셀들은 제1리던던시 컨트롤부(54)로부터 "하이" 레벨의 ENN, PREC, CPL신호와, "로우" 레벨의 ENP,EQN 신호와, ADD/ADDB를 입력받고, 해당 리던던시 카운터 디코딩 컨트롤부로부터 일정폭을 갖는 "하이"레벨의 ENW<n>신호를 입력받아 동작한다.

상기에서 RPUL<n>과 REN<n> 신호를 출력하기 전에 리던던시 마스터셀(80)은 도 13과 같은 회로 동작을 통하여 마스터(master) 신호를 출력하고, 리던던시 코딩셀들은 도 12와 같은 회로 동작을 통하여 페일이 발생된 리던던시셀을 코딩한다.

페일 어드레스가 발생하여 기존의 데이터를 새로운 데이터로 바꿀때는 도 8과 도 12의 리던던시 코딩셀에 페일 어드레스 정보를 기억시키고, 도 13을 이용하여 리던던시 마스터셀을 활성화 시킨다.

예를들어서 페일 어드레스가 "하이"일 경우에는 ADD가 "하이"이고 ADDB가 "로우"가 된다.

그리고 ENW<n>가 들어오면 제1, 제2앤모스 트랜지스터(NM1,NM2)가 턴온되어 FC1, FC2에 각각 "로우"와 "하이" 데이터가 저장된다.

따라서 해당 페일 어드레스를 코딩할 수 있게 된다.

상기에서 마스터 신호의 출력은 도 13의 구성과 함께 상기에 설명하였다.

상기에서 ENW<n>신호가 "하이"레벨을 나타낼 동안 도 12와 도 13의 셀 양단의 기존 데이터를 페일 어드레스 데이터로 바꾸게 된다.

이와 같이 바뀐 페일 어드레스 데이터를 FC1, FC2에 저장하기 위해 도 12에 도시한 바와 같이 CPL을 ENW<n>와 같이 "하이" 레벨로 천이시킨 후 다시 ENW<n> 신호를 "로우" 레벨로 천이시키면, 일정시간 뒤에 CPL이 "로우" 레벨로 천이된다.

이와 같은 동작은 1싸이클(one cycle) 중에서 해당 페일 어드레스가 유효한 동안에 이루어져야 한다.

그리고 이와 같은 RPUL<n>를 받은 제2리던던시 컨트롤부(70)는 프리디코더부(71)로 DECDIS 신호를 출력하고, 리던던시 워드라인/플레이트 라인 드라이버(75)로 REDEN신호를 출력한다.

이때 DECDIS 신호는 정상적인 프리디코더 패스(Path)를 비활성화시키고, 리던던시로 사용 가능한 프리디코더 출력 패스(Path)만 활성화시키는 제어신호이다.

그리고 REDEN 신호는 리던던시 워드라인/플레이트 라인 드라이버(75)를 제어하기 위한 신호로써, 상기 DECDIS 신호와 반대의 신호를 출력한다.

이후에 프리디코더부(71)는 DEC<n> 신호를 출력하고, REDEN과 DEC<n>를 받은 포스트 디코더부(72)는 리던던시 워드라인/플레이트 라인 드라이버(75)로 Psot DEC<n>신호를 출력한다.

이때 DEC<n> 신호는 리던던시 워드라인/플레이트 라인 드라이버(75)에서 리던던시 로우(Row)를 활성화하는데 사용되는 것으로, 리던던시셀 어레이에서 복수개의 로우(Row) 중에서 한 개를 선택하는데 사용된다.

이후에 REDEN과 Post DEC<n>을 받은 리던던시 워드라인/플레이트 라인 드라이버(75)는 리던던시셀 어레이부(76)로 페일 구제에 사용될 리던던시 셀을 선택한다.

즉, 페일이 발생된 셀을 코딩하여 페일이 발생된 셀을 구제하기 위해서 리던던시 셀을 코딩하게 된다.

상기와 같은 본 발명 불휘발성 강유전체 메모리 장치의 페일 구제회로 및 그 구제방법은 다음과 같은 효과가 있다.

첫째, 페일 비트의 분석(Analysis) 과정이 필요없고, 테스트 어드레스에서 페일 비트가 발생하면 그 어드레스를 바로 구제(repair)하는 것이므로 테스트와 리던던시 시간을 줄일 수 있다.

둘째, 웨이퍼 상태나 패키지 상태등 칩의 형태에 무관하게 리던던시를 적용할 수 있고, 언제든지 다시 리던던시를 바꾸거나 추가할 수 있으며, 메모리 테스트 중에 발생한 페일 비트를 언제든지 바로 구제할 수 있으므로 임베디드 에프램(embedded FRAM)과 단품에서 유용하게 사용할 수 있다.

Claims

내부 구제 로직을 포함한 불휘발성 메모리 소자에 있어서,

테스트 중 구제할 페일 비트를 포함한 로우(Row) 어드레스가 발견되면 리던던시 액티브 펄스(Redundancy Active Pulse:RAP)를 발생시키는 메모리 테스트 로직부와,

안정된 전원전압이 감지되면 파워-업 펄스를 발생하는 파워-업 감지부와,

상기 리던던시 액티브 펄스와 상기 파워-업 펄스를 받아 제1내지 제5제어신호(ENN, ENP, EQN, CPL, PREC)와 제6제어신호(ENW)를 출력하는 제1리던던시 컨트롤부와,

리던던시 비트수에 대응되게 n비트의 카운터 비트 신호를 상기 리던던시 액티브 펄스에 의해 한 비트씩 증가하여 출력하는 카운터와,

상기 카운터의 카운터 비트 신호와 상기 제6제어신호(ENW)를 받아 한 개의 활성화된 코딩신호(ENW<n>)를 출력하는 리던던시 카운터 디코딩 컨트롤부와,

상기 코딩신호(ENW<n>)와 상기 제1 내지 제5제어신호를 받아 마스터 신호를 출력하고, 복수개의 리던던시 코딩셀들에 페일 어드레스를 프로그램시키고, 프로그램된 해당 페일 어드레스가 들어오면 페일을 구제하기 위한 제7, 제8제어신호(REN<n>,RPUL<n>)를 출력하는 리던던시 코딩부를 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제회로.
제1항에 있어서, 상기 페일 구제회로는

카운터 비트신호를 상기 리던던시 카운터 디코딩 컨트롤부로 출력하기 위해서 상기 카운터로부터 출력된 상기 카운터 비트 신호를 코딩하여 출력하기 위한 카운터 출력 코딩 버스와,

상기 카운터 출력 코딩 버스로부터 코딩신호를 받아 논리곱한 후 반전하는 복수개의 연산기들로 구성된 제1연산부를 더 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제회로.
제1항 또는 제2항에 있어서, 상기 리던던시 카운터 디코딩 컨트롤부는 제1 내지 제n리던던시 카운터 디코딩 컨트롤부로 구성되었고,

상기 리던던시 카운터 디코딩 컨트롤부는 상기 제1연산부의 각 출력신호들을 받는 복수개의 인버터들로 구성된 제1인버터부와,

상기 제1인버터부의 각 출력신호들과 상기 제1리던던시 컨트롤부의 상기 제6제어신호(ENW)를 논리곱하여 반전하는 복수개의 연산기들로 구성된 제2연산부와,

상기 제2연산부의 출력신호를 받아 상기 한 개의 활성화된 코딩신호(ENW<n>)를 출력하는 복수개의 인버터들로 구성된 제2인버터부로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제회로.
제1항에 있어서, 상기 리던던시 코딩부는

상기 제1리던던시 컨트롤부로부터 제1 내지 제5제어신호(ENN, ENP, EQN,CPL, PREC) 및 활성화된 코딩신호(ENW<n>)를 받아서 상기 복수개의 리던던시 코딩셀 전체를 활성화시킬 것인가 비활성화시킬 것인가를 결정하는 마스터 신호를 출력하는 리던던시 마스터셀과,

상기 제1 내지 제4제어신호 및 상기 활성화된 코딩신호(ENW<n>)를 받아서 실제 페일 어드레스를 기억하는 열방향으로 복수개의 리던던시 코딩셀들이 연결되고 복수개의 열을 이루도록 정렬된 리던던시 코딩셀부와,

상기 리던던시 코딩셀들의 온/오프 상태에 따른 출력신호를 받아 논리합하여 반전하는 제3연산부와,

상기 제3연산부의 신호를 받아 상기 제7제어신호(REN<n>)를 출력하는 제1인버터와,

상기 제1인버터의 신호를 받아 상기 제8제어신호(RPUL<n>)를 출력하는 제2인버터와,

열방향으로 연결된 복수개의 리던던시 코딩셀들의 최종 출력단에 접속하고 있는 각각의 피모스 트랜지스터를 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제회로.
제4항에 있어서, 상기 리던던시 코딩셀은

상기 제2제어신호(ENP)를 받아 전원전압(VCC)을 제1노드(N1)에 전달하기 위한 제1신호전송수단과,

일측노드는 상기 제1노드(N1)에 연결되고 타측노드는 제2, 제3노드(N2,N3)에연결된 제1래치와,

제3제어신호(EQN)를 받아 상기 제2, 제3노드(N2,N3)의 연결여부를 제어하는 제1앤모스 스위치(S1)와,

게이트단으로는 상기 제6제어신호(ENW)가 입력되고 소오스단으로는 상기 제2노드의 신호가 전달되고 드레인단으로는 제1어드레스 신호(ADD)가 입력되는 제2신호전송수단과,

게이트단으로는 상기 코딩신호(ENW<n>)가 입력되고 드레인단으로는 상기 제3노드의 신호가 전달되고 소오스단으로는 제2어드레스 신호(ADDB)가 입력되는 제3신호전송수단과,

상기 제1, 제2어드레스 신호(ADD,ADDB)에 따라 턴온과 턴오프가 결정되는 제4, 제5신호전송수단과,

상기 제1제어신호(ENN)를 받아 접지전압(VSS)을 제4노드(N4)에 전달하기 위한 제6신호전송수단과,

일측노드는 상기 제4노드(N4)에 연결되고 타측노드는 제5, 제6노드(N5,N6)에 연결된 제2래치와,

상기 제4제어신호(CPL)의 입력노드와 상기 제5노드(N5) 사이에 구성된 제1강유전체 커패시터(FC1)와,

상기 제4제어신호(CPL)의 입력노드와 제6노드(N6)의 사이에 구성된 제2강유전체 커패시터(FC2)와,

상기 제5노드(N5)와 접지전압(VSS)단의 사이에 구성된 제3강유전체커패시터(FC3)와,

상기 제6노드(N6)와 접지전압(VSS)단의 사이에 구성된 제4강유전체 커패시터(FC4)와,

상기 제5노드(N5)와 상기 제6노드(N6)의 신호 제어를 받아 턴온/턴오프가 결정되는 제7, 제8신호전송수단으로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제회로.
제4항에 있어서, 상기 리던던시 마스터셀은 상기 제2제어신호(ENP)를 받아 전원전압(VCC)을 제7노드(N7)에 전달하기 위한 제9신호전송수단과,

일측노드는 상기 제7노드(N7)에 연결되고 타측노드는 제8, 제9노드(N8,N9)에 연결된 제3래치와,

상기 제3제어신호(EQN)를 받아 상기 제8, 제9노드(N8,N9)의 연결여부를 제어하는 제2앤모스 스위치(S2)와,

게이트단으로는 코딩신호(ENW<n>)가 입력되고 드레인단으로는 상기 제8노드의 신호가 전달되고 소오스단으로는 전원전압이 입력되는 제10신호전송수단과,

게이트단으로는 제6제어신호(ENW)가 입력되고 소오스단으로는 상기 제9노드의 신호가 전달되고 드레인단으로는 접지전압이 입력되는 제11신호전송수단과,

상기 제1제어신호(ENN)를 받아 접지전압(VSS)을 제10노드(N10)에 전달하기 위한 제12신호전송수단과,

일측노드는 상기 제10노드(N10)에 연결되고 타측노드는 제11,제12노드(N11,N12)에 연결된 제4래치와,

상기 제4제어신호(CPL)의 입력노드와 상기 제11노드(N11) 사이에 구성된 제5강유전체 커패시터(FC5)와,

상기 제4제어신호(CPL)의 입력노드와 상기 제12노드(N12)의 사이에 구성된 제6강유전체 커패시터(FC6)와,

상기 제11노드와 접지전압(VSS)단의 사이에 병렬 구성된 제7, 제8강유전체 커패시터(FC7, FC8)와,

상기 제12노드와 접지전압(VSS)단의 사이에 구성된 제9강유전체 커패시터(FC9)와,

상기 제11노드와 상기 제5제어신호(PREC)의 제어를 받아 마스터 신호 출력단과 접지전압단의 사이에 직렬구성된 제13, 제14신호전송수단으로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제회로.
제1항에 있어서, 상기 불휘발성 강유전체 메모리 장치의 페일 구제회로는

상기 제8제어신호(RPUL<n>)를 받아 정상적인 프리디코더 패스를 비활성화시키는 제9제어신호(DECDIS)를 출력함과 동시에 리던던시 셀로 사용하기 위한 리던던시 워드라인/플레이트라인 드라이버의 구동을 제어하기 위한 제10제어신호(REDEN)를 출력하는 제2리던던시 컨트롤부와,

상기 제7, 제9제어신호를 받아 리던던시로 사용가능한 패스만 활성화되어 활성화된 제11제어신호(DEC<n>)를 출력하는 프리디코더부와,

상기 활성화된 제11제어신호(DEC<n>)를 받아 활성화된 포스트디코더 신호(Post DEC<n>)를 출력하는 포스트디코더부와,

상기 제10과 제11제어신호(REDEN,DEC<n>)를 받아 해당 리던던시 워드라인/플레이트라인을 활성화 시키는 리던던시 워드라인/플레이트라인 드라이버와,

상기 리던던시 워드라인/플레이트라인 드라이버의 활성화된 신호를 받아 해당 리던던시 셀을 활성화하기 위한 리던던시셀 어레이부를 더 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제회로.
제7항에 있어서, 상기 제2리던던시 컨트롤부는

상기 제8제어신호들을 논리합한 후 반전하는 복수개의 3입력 연산기들로 구성된 제4연산부와,

상기 제4연산부의 각 연산기들의 출력신호를 논리곱한 후 반전하는 제5연산부와,

상기 제5연산부의 출력신호를 받아 리던던시로 사용 가능한 프리디코더 패스만 활성화시키기 위한 제9제어신호(DECDIS)를 출력하는 제3인버터(IN3)와,

상기 제3인버터(IN3)의 신호를 받아 제10제어신호(REDEN)를 출력하는 제4인버터(IN4)로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제회로.
제7항에 있어서, 상기 프리디코더부는 복수개의 프리디코더들로 구성되었고,

상기 각 프리디코더는 제1로우 어드레스와, 제2로우 어드레스와 상기 제9제어신호(DECDIS)를 입력받아 논리곱한 후 반전하는 복수개의 연산기들로 구성된 제6연산부와,

상기 제6연산부의 각 연산기들의 출력신호와 상기 제7제어신호(REN<n>)를 받아 논리곱한 후 반전하는 복수개의 연산기들로 구성된 제7연산부와,

상기 제7연산부의 각 연산기들의 출력신호를 지연/출력하기 위한 복수개의 지연부(D0~Dn)로 구성됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제회로.
내부 구제 로직을 포함한 불휘발성 메모리 소자에 있어서,

테스트 중 구제할 페일 비트를 포함한 어드레스가 발생하면 메모리 테스트 로직에서 리던던시 액티브 펄스(Redundancy Active Pulse:RAP)를 발생시키는 단계와,

안정된 전원전압이 감지되면 파워-업 감지부에서 파워-업 펄스를 발생하는 단계,

상기 리던던시 액티브 펄스와 상기 파워-업 펄스를 받아 리던던시 코딩부를 제어하기 위한 제1내지 제5제어신호(ENN, ENP, EQN, CPL, PREC) 및 리던던시 카운터 디코딩 컨트롤부를 제어하기 위한 제6제어신호(ENW)를 출력하는 단계,

리던던시 비트수에 대응되게 n비트의 카운터 비트 신호를 상기 리던던시 액티브 펄스(RAP)에 의해 한 비트씩 증가하여 출력하는 단계,

상기 카운터 비트 신호와 상기 제6제어신호(ENW)를 받아 페일 비트에 대응되는 한 개의 활성화된 코딩신호(ENW<n>)를 출력하는 단계,

상기 제1 내지 제5제어신호(ENN, ENP, EQN, CPL, PREC)와 상기 활성화된 코딩신호(ENW<n>)를 받아 각각 강유전체 커패시터를 구비하고 있는 리던던시 마스터셀과 리던던시 코딩셀로 구성된 리던던시 코딩부에 해당 페일 비트(어드레스)를 프로그램하는 단계,

상기 프로그램된 해당 페일 비트(어드레스)가 들어왔을 경우 상기 리던던시 코딩부에서 페일을 구제하기 위한 제7, 제8제어신호(REN<n>,RPUL<n>)를 출력하는 단계를 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제방법.
제10항에 있어서, 상기 페일 구제 동작은 칩인에이블 신호가 "로우" 레벨로 활성화되어 있는 액티브 구간과, 상기 제5제어신호(PREC)가 "하이"레벨을 유지하는 구간동안 진행되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제방법.
제10항 또는 제11항에 있어서, 상기 페일 구제 구간동안 상기 제1제어신호(ENN)는 "하이"레벨을 유지하고, 상기 제2와 제3제어신호(EPN,EQN)는 "로우"레벨을 유지하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제방법.
제10항에 있어서, 상기 페일 어드레스의 코딩은

상기 코딩신호(ENW<n>)가 "하이"레벨을 나타내고 상기 제4제어신호(PREC)가 "하이"레벨을 출력하고,

상기 리던던시 마스터셀은 "로우" 레벨의 마스터 신호를 출력하고,

상기 열방향으로 연결된 각 리던던시 코딩셀의 제1, 제2출력단(RS1,RS2)이 서로 연결되는 동작에 의해서 진행됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제방법.
제13항에 있어서, 프로그램된 페일 비트(어드레스)가 들어왔을 경우 상기 리던던시 코딩부에서 출력된 상기 제8제어신호(RPUL<n>)를 받아 리던던시로 사용 가능한 프리디코더 출력 패스(Path)만 활성화하기 위한 제9제어신호(DECDIS)를 프리디코더부로 출력하는 단계,

상기 제9제어신호(DECDIS)를 반전한 제10제어신호(REDEN)를 출력하는 단계,

상기 제7제어신호(REN<n>)와 상기 제9제어신호(DECDIS)를 받아서 리던던시셀 어레이부의 복수개의 로우(Row) 어드레스중 페일 비트(어드레스)에 대응되는 한개의 로우(Row) 어드레스를 활성화하기 위한 제11제어신호(DEC<n>)를 포스트디코더부로 출력하는 단계,

상기 제11제어신호(DEC<n>)를 받아서 페일 비트(어드레스)에 대응되도록 활성화된 포스트디코더 신호인 제12제어신호(Post DEC<n>)를 리던던시 워드라인/플레이트라인 드라이버로 출력하는 단계,

상기 제10, 제12제어신호(REDEN, Post DEC<n>)를 받아서 페일 비트(어드레스)에에 대응되는 한 개의 로우 어드레스 활성화 신호를 리던던시셀 어레이부에 출력하는 단계를 더 포함함을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제방법.
제10항 또는 제13항에 있어서, 상기 리던던시 코딩셀의 제1, 제2출력단이 연결되는 동작은 페일 어드레스가 "하이"일 경우에,

프로그램된 해당 페일 어드레스가 들어오면 상기 코딩신호(ENW<n>)와 상기 제4제어신호(CPL)가 "하이"레벨을 나타내고,

제1어드레스 신호(ADD)와 제1강유전체 커패시터의 일노드가 "하이"레벨을 나타내고,

제2어드레스 신호(ADDB)와 제2강유전체 커패시터의 일노드가 "로우"레벨을 나타냄에 의해서 진행됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제방법.
제10항 또는 제13항에 있어서, 상기 리던던시 코딩셀의 제1, 제2출력단이 연결되는 동작은 페일 어드레스가 "로우"일 경우에,

프로그램된 해당 페일 어드레스가 들어오면 상기 코딩신호(ENW<n>)와 상기 제4제어신호(CPL)가 "하이"레벨을 나타내고,

제1어드레스 신호(ADD)와 제1강유전체 커패시터의 일노드가 "로우"레벨을 나타내고,

제2어드레스 신호(ADDB)와 제2강유전체 커패시터의 일노드가 "하이"레벨을 나타냄에 의해서 진행됨을 특징으로 하는 불휘발성 강유전체 메모리 장치의 페일 구제방법.