JPS59110100A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS59110100A JPS59110100A JP57219971A JP21997182A JPS59110100A JP S59110100 A JPS59110100 A JP S59110100A JP 57219971 A JP57219971 A JP 57219971A JP 21997182 A JP21997182 A JP 21997182A JP S59110100 A JPS59110100 A JP S59110100A
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- JP
- Japan
- Prior art keywords
- memory cell
- regular
- power supply
- supply voltage
- defective
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は冗長ビット（予備メモリセル列または予備メ
モリセル行）を含む半導体記憶装置に関するものである
。
モリセル行）を含む半導体記憶装置に関するものである
。
一般に、半導体記憶装置の大容量化に伴なうチップサイ
ズの増大とパターンの微細化により、ビット不良に帰因
する不良が増加し、歩留りが低下する。そこで、あらか
じめチップ内に予備のメモリセル列またはメモリセル行
を設けておき、テストにより、正規のメモリセルにビッ
ト不良が発見されると、ヒユーズなどを含む回路をプロ
グラムすることにより、以後はビット不良を含むメモリ
セル列またはメモリセル行の代りに予備のメモリセル列
またはメモリセル行が選択されるようにするものである
。
ズの増大とパターンの微細化により、ビット不良に帰因
する不良が増加し、歩留りが低下する。そこで、あらか
じめチップ内に予備のメモリセル列またはメモリセル行
を設けておき、テストにより、正規のメモリセルにビッ
ト不良が発見されると、ヒユーズなどを含む回路をプロ
グラムすることにより、以後はビット不良を含むメモリ
セル列またはメモリセル行の代りに予備のメモリセル列
またはメモリセル行が選択されるようにするものである
。
第１図は従来の冗長ビットを含む半導体記憶装置を示す
ブロック図である。同図において、（１）は正規メモリ
セルアレイ、（２）は正規デコーダ、（３）はアドレス
バッファ、（４）は予備メモリセル列（′−！たけ予備
メモリセル行）、（５）は予備デコーダ、（６）は予備
列プログラム回路（または予備行プログラム回路）であ
る。
ブロック図である。同図において、（１）は正規メモリ
セルアレイ、（２）は正規デコーダ、（３）はアドレス
バッファ、（４）は予備メモリセル列（′−！たけ予備
メモリセル行）、（５）は予備デコーダ、（６）は予備
列プログラム回路（または予備行プログラム回路）であ
る。
次に、上記構成による半導体記憶装置の動作について説
明する。まず、テストなどにより、正規メモリセルアレ
イ（１）に不良ビットが発見されると、正規デコーダ（
２）の出力線や予備列プログラム回路（６）などに設け
られているヒユーズ、スイッチなどの電気的導通手段を
オフまたはオンにすることにより、以後は不良ビットを
含むメモリセル列またはメモリセル行の代りに予備メモ
リセル列または予備メモリセル行（４）が選択される。
明する。まず、テストなどにより、正規メモリセルアレ
イ（１）に不良ビットが発見されると、正規デコーダ（
２）の出力線や予備列プログラム回路（６）などに設け
られているヒユーズ、スイッチなどの電気的導通手段を
オフまたはオンにすることにより、以後は不良ビットを
含むメモリセル列またはメモリセル行の代りに予備メモ
リセル列または予備メモリセル行（４）が選択される。
その結果、任意のアドレスに対して不良のないメモリセ
ルが選択される。
ルが選択される。
しかしながら、従来の半導体記憶装置では正規メモリセ
ルアレイ（１）中の不良メモリセルではゲートリークや
フィールドリークなどがあり、電源電圧ＶＣＣからグラ
ンドへの直流電流経路ができてしまっている場合、たと
え、予備メモリセル列または予備メモリセル行（４）を
使用しても不良メモリセルによるリーク電流の増加を防
ぐことができないため、バッテリバックアップ機能を有
するデバイスの救済が困難になるなどの欠点があった。
ルアレイ（１）中の不良メモリセルではゲートリークや
フィールドリークなどがあり、電源電圧ＶＣＣからグラ
ンドへの直流電流経路ができてしまっている場合、たと
え、予備メモリセル列または予備メモリセル行（４）を
使用しても不良メモリセルによるリーク電流の増加を防
ぐことができないため、バッテリバックアップ機能を有
するデバイスの救済が困難になるなどの欠点があった。
したがって、この発明の目的は不良ビットを含む正規メ
モリセル列または正規メモリセル行への電力供給経路を
ヒユーズ、スイッチなどの電気的導通手段でオフにして
、不良メモリセルのゲートリークやフィールドリークな
どによる直流リーク電流の増加を防ぐようにした半導体
記憶装置を提供するものである。
モリセル列または正規メモリセル行への電力供給経路を
ヒユーズ、スイッチなどの電気的導通手段でオフにして
、不良メモリセルのゲートリークやフィールドリークな
どによる直流リーク電流の増加を防ぐようにした半導体
記憶装置を提供するものである。
このような目的を達成するため、この発明はマトリック
ス状に配置した正規メモリセル群と、この正規メモリセ
ル群の所望の正規メモリセルを選択する正規デコーダを
含む正規選択手段と、予備メモリセル群と、この予備メ
モリセル群の所望の予備メモリセルを選択する予備デコ
ーダを含む予備選択手段と、少なくとも１本の第１の電
源電圧ラインあるいは第４のグランドラインと、前記正
規メモリセル群の所定の数の正規メモリセルにそれぞれ
接続され、各メモリセルに電力を供給するための複数本
の第２の電源電圧ラインあるいは第２のグランドライン
と、一方が共通に前記第１の電源電圧ラインあるいは第
１のグランドラインに接続され、他方がそれぞれ第２の
電源電圧ラインあるいは第２のグランドラインに接続す
る複数個のヒユーズ、スイッチなどの電気的導通手段と
を備え、前記正規メモリセルに不良メモリセルがある場
合には対応する電気的導通手段を開放し、その不良メモ
リを含む所定の数の正規メモリセルへの電力の供給を遮
断するものであり、以下実施例を用いて詳細に説明する
。
ス状に配置した正規メモリセル群と、この正規メモリセ
ル群の所望の正規メモリセルを選択する正規デコーダを
含む正規選択手段と、予備メモリセル群と、この予備メ
モリセル群の所望の予備メモリセルを選択する予備デコ
ーダを含む予備選択手段と、少なくとも１本の第１の電
源電圧ラインあるいは第４のグランドラインと、前記正
規メモリセル群の所定の数の正規メモリセルにそれぞれ
接続され、各メモリセルに電力を供給するための複数本
の第２の電源電圧ラインあるいは第２のグランドライン
と、一方が共通に前記第１の電源電圧ラインあるいは第
１のグランドラインに接続され、他方がそれぞれ第２の
電源電圧ラインあるいは第２のグランドラインに接続す
る複数個のヒユーズ、スイッチなどの電気的導通手段と
を備え、前記正規メモリセルに不良メモリセルがある場
合には対応する電気的導通手段を開放し、その不良メモ
リを含む所定の数の正規メモリセルへの電力の供給を遮
断するものであり、以下実施例を用いて詳細に説明する
。
第２図はこの発明に係る半導体記憶装置の一実施例を示
す一部詳細なブロック図であり、電源電圧ラインから不
良メモリセルへの電力の供給経路を遮断する場合を示す
。同図において、（７）はメモリセルアレイに電力を供
給する第１電源電圧ライン、（８）は不良メモリセル（
９）を含む正規メモリセル列（または正規メモリセル行
）、（１０）はこの不良メモリセル（９）を含む正規メ
モリセル列（または正規メモリセル行）（８）への電力
経路を導通または遮断するスイッチ（１０ａ）を含み、
不良メモリセルのない正規メモリセル列（または正規メ
モリセル行）への電力経路を導通または遮断するスイッ
チ、（１１）は不良メモリセル（９）を含む正規メモリ
“セル列（または正規メモリセル行）（８）に電力を供
給する第２電源電圧ライン（ｌｌａ）を含み、不良メモ
リセルのない正規メモリセル列（凍たは正規メモリセル
行）に電力を供給する第２電源電圧ラインである。
す一部詳細なブロック図であり、電源電圧ラインから不
良メモリセルへの電力の供給経路を遮断する場合を示す
。同図において、（７）はメモリセルアレイに電力を供
給する第１電源電圧ライン、（８）は不良メモリセル（
９）を含む正規メモリセル列（または正規メモリセル行
）、（１０）はこの不良メモリセル（９）を含む正規メ
モリセル列（または正規メモリセル行）（８）への電力
経路を導通または遮断するスイッチ（１０ａ）を含み、
不良メモリセルのない正規メモリセル列（または正規メ
モリセル行）への電力経路を導通または遮断するスイッ
チ、（１１）は不良メモリセル（９）を含む正規メモリ
“セル列（または正規メモリセル行）（８）に電力を供
給する第２電源電圧ライン（ｌｌａ）を含み、不良メモ
リセルのない正規メモリセル列（凍たは正規メモリセル
行）に電力を供給する第２電源電圧ラインである。
次に、上記構成による半導体記憶装置の動作について説
明する。まず、テストなどで正規メモリセルアレイ（１
）中に不良メモリセルが発見されると、この不良メモリ
セルを含む正規メモリセル列（または正規メモリセル行
）（８）を予備メモリセル列（または予備メモリセル行
）に置換すると共に、この不良メモリセルを含む正規メ
モリセル列（または正規メモリセル行）（８）に電力を
供給している第２電源電圧ライン（１１ａ）に接続する
スイッチ（１０ａ”ｌを開放する。このスイッチ（１０
ａ）の開放により、不良ビットセル（９）を含む正規メ
モリセル列（８）を開放するので、不良メモリセル（９
）におけるフィールドリークやゲートリークなどの原因
による直流リーク電流を遮断することができる。
明する。まず、テストなどで正規メモリセルアレイ（１
）中に不良メモリセルが発見されると、この不良メモリ
セルを含む正規メモリセル列（または正規メモリセル行
）（８）を予備メモリセル列（または予備メモリセル行
）に置換すると共に、この不良メモリセルを含む正規メ
モリセル列（または正規メモリセル行）（８）に電力を
供給している第２電源電圧ライン（１１ａ）に接続する
スイッチ（１０ａ”ｌを開放する。このスイッチ（１０
ａ）の開放により、不良ビットセル（９）を含む正規メ
モリセル列（８）を開放するので、不良メモリセル（９
）におけるフィールドリークやゲートリークなどの原因
による直流リーク電流を遮断することができる。
第３図はこの発明に係る半導体記憶装置をバッテリバッ
クアップアプリケーションに用いられる完全ＣＭＯ３半
導体記憶装置に適用した場合を示す一部詳細な平面図で
ある。−例として６トランジスタ型ＣＭＯＳメモリセル
アレイに電力を供給する場合を示す。同図において、（
１２）は例えばアルミで構成し、メモリセルアレイに電
力を供給する第１電源電圧ライン、（１３）は正規メモ
リセルアレイ、（１４）はパターンレイアウト上にＰ土
層で行方向に形成し、不良メモリセルを含む正規メモリ
セル行に電力を供給する第２電源電圧ライン（１４ａ
）を含む第２電源電圧ライン、（１５）は第１電源電圧
ライン（１２）と不良メモリセルを含む正規メモリセル
行に電力を供給する第２電源電圧ライン（１４ａ）とを
接続するポリシリコンのヒユーズ（１５ａ）を含み、第
１電源電圧ライン（１２）と第２電源電圧ライン（１４
）とを接続するポリシリコンのヒユーズである。
クアップアプリケーションに用いられる完全ＣＭＯ３半
導体記憶装置に適用した場合を示す一部詳細な平面図で
ある。−例として６トランジスタ型ＣＭＯＳメモリセル
アレイに電力を供給する場合を示す。同図において、（
１２）は例えばアルミで構成し、メモリセルアレイに電
力を供給する第１電源電圧ライン、（１３）は正規メモ
リセルアレイ、（１４）はパターンレイアウト上にＰ土
層で行方向に形成し、不良メモリセルを含む正規メモリ
セル行に電力を供給する第２電源電圧ライン（１４ａ
）を含む第２電源電圧ライン、（１５）は第１電源電圧
ライン（１２）と不良メモリセルを含む正規メモリセル
行に電力を供給する第２電源電圧ライン（１４ａ）とを
接続するポリシリコンのヒユーズ（１５ａ）を含み、第
１電源電圧ライン（１２）と第２電源電圧ライン（１４
）とを接続するポリシリコンのヒユーズである。
次に上記構成による完全ＣＭＯ８半導体記憶装置の動作
について説明する。まず、テストなどで正規メモリセル
アレイ（１）中に不良メモリセルが発見されると、その
不良メモリセルを含む正規メモリセル行を予備メモリセ
ル行で置換すると共に、不良メモリセルを含む正規メモ
リセル行に電力を供給している第２の電源電圧ライン（
１４ａ）に接続するヒユーズ（１５ａ）をレーザなどの
手段で切断する。以上の操作により不良メモリセルにお
いて、フィールドリークなどの原因による直流リーク電
流を遮断することが可能となり、バッテリバックアップ
機能を有するデバイスの救済が容易となる。
について説明する。まず、テストなどで正規メモリセル
アレイ（１）中に不良メモリセルが発見されると、その
不良メモリセルを含む正規メモリセル行を予備メモリセ
ル行で置換すると共に、不良メモリセルを含む正規メモ
リセル行に電力を供給している第２の電源電圧ライン（
１４ａ）に接続するヒユーズ（１５ａ）をレーザなどの
手段で切断する。以上の操作により不良メモリセルにお
いて、フィールドリークなどの原因による直流リーク電
流を遮断することが可能となり、バッテリバックアップ
機能を有するデバイスの救済が容易となる。
なお、上記実施例ではスイッチあるいはヒユーズを電源
電圧ラインに接続して設けたが、接地ラインに接続して
もよいことはもちろんである。また、完全ＣＭＯ８半導
体記憶装置について説明したが、ＮＭＯ８型セル全セル
る半導体記憶装置についても同様に適用できることはも
ちろんである。また、第１の電源電圧ラインおよび第２
の電源電圧ラインをＮ層、ポリシリコンあるいは他の金
属などによって形成してもよいことはもちろんである。
電圧ラインに接続して設けたが、接地ラインに接続して
もよいことはもちろんである。また、完全ＣＭＯ８半導
体記憶装置について説明したが、ＮＭＯ８型セル全セル
る半導体記憶装置についても同様に適用できることはも
ちろんである。また、第１の電源電圧ラインおよび第２
の電源電圧ラインをＮ層、ポリシリコンあるいは他の金
属などによって形成してもよいことはもちろんである。
また、第１の電源電圧ラインが複数本ある場合について
も同様に適用できるととはもちろんである。
も同様に適用できるととはもちろんである。
その場合、メモリセルアレイに電力を供給している第２
の電源電圧ラインと第１の電源電圧ラインとの連結部全
てにヒユーズを設けてもよいことはもちろんである。ま
た、この第２の電源電圧ラインと第１の電源電圧ライン
との連結部にヒユーズを設ける代りに、第２の接地ライ
ンと第１の接地ラインとの連結部にヒユーズ、スイッチ
などの電気的導通手段を設けてもよいことはもちろんで
ある。また、正規メモリセルアレイの一部分への電力の
供給経路を遮断するだめのスイッチをオフする手段とし
て、レーザアニール、電気的スイッチングなどを用いて
もよいことはもちろんである、〔発明の効果〕 以上詳細に説明したように、この発明に係る半導体記憶
装置によれば不良メモリセルのゲートリークやフィール
ドリークなどによる直流リーク電流の増加を防ぐことが
できる効果がある。
の電源電圧ラインと第１の電源電圧ラインとの連結部全
てにヒユーズを設けてもよいことはもちろんである。ま
た、この第２の電源電圧ラインと第１の電源電圧ライン
との連結部にヒユーズを設ける代りに、第２の接地ライ
ンと第１の接地ラインとの連結部にヒユーズ、スイッチ
などの電気的導通手段を設けてもよいことはもちろんで
ある。また、正規メモリセルアレイの一部分への電力の
供給経路を遮断するだめのスイッチをオフする手段とし
て、レーザアニール、電気的スイッチングなどを用いて
もよいことはもちろんである、〔発明の効果〕 以上詳細に説明したように、この発明に係る半導体記憶
装置によれば不良メモリセルのゲートリークやフィール
ドリークなどによる直流リーク電流の増加を防ぐことが
できる効果がある。
第１図は従来の冗長ビットを含む半導体記憶装置を示す
ブロック図、第２図はこの発明に係る半導体記憶装置の
一実施例を示すブロック図、第３図はこの発明に係る半
導体記憶装置をバッテリバックアップアプリケーション
に用いられるＣＭＯ８半導体記憶装置に適用した場合を
示す一部詳細な平面図である。 （１）−・・・正規メモリセルアレイ、（２）・００．
正規デコーダ、（３）・００．アドレスバッファ、（４
）・・・・予備メモリセル列（または予備メモリセル行
）、（５）・・・・予備デコーダ、（６）・・・・予備
列プログラム回路（または予備行プログラム回路）、（
７）・・・・第１電源電圧ライン、（８）・・・―正規
メモリセル列（または正規メモリセル行）、（９）・・
・・不良メモリセル、（ｌＯ）および（１０ａ’）・・
・・スイッチ、（１１）および（ｌｌａ’）・・・・第
２電源電圧ライン、（１２）・・・・第１電源電圧ライ
ン、（１３）・・・・正規メモリセルアレイ、（１４）
および（１４ａ）・・・・第２電源電圧ライン、（１５
）および（１５ａ）・・・・ヒユーズ。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 第１図 （１１） 第２図 第３図
ブロック図、第２図はこの発明に係る半導体記憶装置の
一実施例を示すブロック図、第３図はこの発明に係る半
導体記憶装置をバッテリバックアップアプリケーション
に用いられるＣＭＯ８半導体記憶装置に適用した場合を
示す一部詳細な平面図である。 （１）−・・・正規メモリセルアレイ、（２）・００．
正規デコーダ、（３）・００．アドレスバッファ、（４
）・・・・予備メモリセル列（または予備メモリセル行
）、（５）・・・・予備デコーダ、（６）・・・・予備
列プログラム回路（または予備行プログラム回路）、（
７）・・・・第１電源電圧ライン、（８）・・・―正規
メモリセル列（または正規メモリセル行）、（９）・・
・・不良メモリセル、（ｌＯ）および（１０ａ’）・・
・・スイッチ、（１１）および（ｌｌａ’）・・・・第
２電源電圧ライン、（１２）・・・・第１電源電圧ライ
ン、（１３）・・・・正規メモリセルアレイ、（１４）
および（１４ａ）・・・・第２電源電圧ライン、（１５
）および（１５ａ）・・・・ヒユーズ。 なお、図中、同一符号は同一または相当部分を示す。 代理人 葛 野 信 − 第１図 （１１） 第２図 第３図
Claims (2)
- （１）マトリックス状に配置した正規メモリセル群と、
この正規メモリセル群の所望の正規メモリを選択する正
規デコーダを含む正規選択手段と、予備メモリセル群と
、この予備メモリセル群の所望の予備メモリセルを選択
する予備デコーダを含む予備選択手段と、少なくとも１
本の第１の電源電圧ラインあるいは第１のグランドライ
ンと、前記正規メモリセル群の所定の数の正規メモリセ
ルにそれぞれ接続され、各正規メモリセルに電力を供給
するための複数本の第２の電源電圧ラインあるいは第２
のグランドラインと、一方が共通に前記第１の電源電圧
ラインあるいは第１のグランドラインに接続され、他方
がそれぞれ第２の電源電圧ラインあるいは第２のグラン
ドラインに接続される複数個のヒユーズ、スイッチなど
の電気的導通手段とを備え、前記正規メモリセルに不良
メモリセルが存在する場合には対応する電気的導通手段
を開放して、その不良メモリセルを含む所定の数の正規
メモリセルへの電力の供給を遮断することを特徴とする
半導体記憶装置。 - （２）前記正規メモリセル群の所定の数の正規メモリセ
ルは正規メモリセル列あるいは正規メモリセル行である
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219971A JPS59110100A (ja) | 1982-12-13 | 1982-12-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219971A JPS59110100A (ja) | 1982-12-13 | 1982-12-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59110100A true JPS59110100A (ja) | 1984-06-25 |
Family
ID=16743892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57219971A Pending JPS59110100A (ja) | 1982-12-13 | 1982-12-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59110100A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61268000A (ja) * | 1984-12-24 | 1986-11-27 | Nec Corp | 半導体記憶回路装置 |
| JPH03113899A (ja) * | 1989-09-28 | 1991-05-15 | Internatl Business Mach Corp <Ibm> | メモリ冗長回路 |
-
1982
- 1982-12-13 JP JP57219971A patent/JPS59110100A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61268000A (ja) * | 1984-12-24 | 1986-11-27 | Nec Corp | 半導体記憶回路装置 |
| JPH03113899A (ja) * | 1989-09-28 | 1991-05-15 | Internatl Business Mach Corp <Ibm> | メモリ冗長回路 |
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