DE19848283B4

DE19848283B4 - Halbleiterspeichereinrichtung mit verbessertem Treiber für den Leseverstärker

Info

Publication number: DE19848283B4
Application number: DE19848283A
Authority: DE
Inventors: Ha-Soo Kim; Jae-Goo Lee; Chang-Man Khang; Tae-Hyoung Kim
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1997-11-08
Filing date: 1998-10-20
Publication date: 2005-03-17
Anticipated expiration: 2018-10-21
Also published as: KR19990038982A; DE19848283A1; JP3136483B2; KR100300026B1; JPH11219588A; US6075736A

Abstract

Halbleiterspeichereinrichtung, die folgendes aufweist:
eine Vielzahl Speicherzellenanordnungen (i, j, k, l, m,...);
eine Leseverstärkeranordnung (S/A) entsprechend jeder Speicherzellenanordnung, wobei jede Leseverstärkeranordnung eine Vielzahl Leseverstärker (SA) aufweist, jeder Leseverstärker einer Spalte Speicherzellen einer entsprechenden Speicherzellenanordnung zugeordnet ist und eine Bitleitung (BL0) sowie ein komplementäre Bitleitung (BL0B) enthält, wobei die Bitleitung und die komplementäre Bitleitung (BL0, BL0B) zum Laden von Daten dienen, die in einer Speicherzelle gespeichert sind;
jeder Leseverstärkeranordnung entsprechende Eingangs-/Ausgangsleitungen;
eine Vielzahl Leseverstärkertreiber (SYD), wobei jeder Leseverstärkertreiber (SYD) mindestens einem Leseverstärker (SA) zugeordnet ist und die Bitleitung sowie die komplementäre Bitleitung (BL0, BL0B) des zugehörigen Leseverstärkers (SA) selektiv mit den entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) auf Basis mindestens eines Spaltenadreß-Auswahlsignals und eines Inversen des Spaltenadreß-Auswahlsignals (YSEL, YSELB) sowie mindestens eines Spaltengruppen-Auswahlsignals und eines Inversen des Spaltengruppen-Auswahlsignals (CBSEL, CBSELB) verbindet;
einen Spaltendecodierer, der ein Spaltenadreßsignal decodiert, das eine Spaltenadresse einer gewählten Speicherzelle angibt, um das Spaltenadreß-Auswahlsignal (YSEL)...

Description

Die vorliegende Erfindung betrifft einen Halbleiterspeicher und insbesondere eine Leseverstärker-Steuerschaltung für eine Halbleiterspeichereinrichtung.

1 zeigt den Aufbau eines herkömmlichen Halbleiterspeichers. Wie gezeigt enthält der Halbleiterspeicher eine Vielzahl Zellenanordnungen i, j, k, l, m,..., in denen Daten aufgezeichnet sind; eine Vielzahl Wortleitungstreiber (von denen der Übersichtlichkeit halber nur einer dargestellt ist), die eine Eingangszeilenadresse empfangen und eine entsprechende Wortleitung treiben, eine Vielzahl Leseverstärker-(Verstärker)-Anordnungen ..., S/Ai, S/Aj, S/Ak, S/Al, S/Am,..., von denen jede aus einer Vielzahl Leseverstärker besteht, die die in der Wortleitung geladenen Daten verstärken, die getrieben worden ist; einen Spaltendecodierer, der eine Eingangs-Spaltenadresse decodiert, die die Spalte einer gewählten Speicherzelle angibt, und ein Spaltenadreß-Auswahlsignal YSEL ausgibt; einen Spaltenblockdecodierer, der ein Spaltenblock-Auswahlsignal ..., CBSELi,..., CBSELm,..., generiert, um einen bestimmten Block oder eine bestimmte Speicherzellenanordnung auf Basis einer Bankadresse in der Speicheradresse zu wählen; lokale Eingangs-/Ausgangsleitungen des Leseverstärkers ..., SAIOi,..., SAIOm,... und inverse lokale Eingangs-/Ausgangsleitungen des Leseverstärkers ..., SAIOBi,..., SAIOBm, ...; Datenbus-Eingangs-/Ausgangsleitungen DBIO0, DBIO1, DBIO0B, DBIO1B, die die in den gewählten Wort- und Bitleitungen geladenen Daten übertragen; und eine Vielzahl Schalter ..., SWi, SWBi,..., SWm, SWBm, ... zum selektiven Verbinden entsprechender lokaler S/A-Eingangs-/Ausgangsleitungen und inverser lokaler S/A-Eingangs-/Ausgangsleitungen SAIO und SAIOB mit Datenbusleitungen DBIO und DBIOB entsprechend den Spaltenblock-Auswahlsignalen CBSEL.

2 zeigt einen Schaltplan eines Leseverstärkers SA in einer Leseverstärkeranordnung S/A in 1. Wie daraus ersichtlich ist, enthält der Leseverstärker SA eine Bitleitungs-Verbindungsschaltung 10 zum Verbinden der Bitleitung BL0 und der komplementären Bitleitung BL0B mit der lokalen und der inversen lokalen S/A-Eingangs-/Ausgangsleitung SAIO bzw. SAIOB als Antwort auf das Spaltenadreß-Auswahlsignal YSEL für eine dem Leseverstärker SA entsprechende Spalte. Die Bitleitungs-Verbindungsschaltung 10 enthält einen ersten NMOS-Transistor MN1, dessen Drain mit der Bitleitung BL0, dessen Source mit der lokalen S/A-Eingangs-/Ausgangsleitung SAIO verbunden ist und dessen Gate das Spaltenadreß-Auswahlsignal YSEL empfängt. Bei einem zweiten NMOS-Transistor MN2 ist dessen Drain mit der komplementären Bitleitung BL0B, dessen Source mit der inversen lokalen S/A-Eingangs-/Ausgangsleitung SAIOB verbunden, und dessen Gate empfängt das Spaltenadreß-Auswahlsignal YSEL. Der erste und zweite NMOS-Transistor MN1 und MN2 werden gemeinsam als Y-Gatter bezeichnet.

Nunmehr wird unter Bezugnahme auf die beiliegenden Zeichnungen die Funktionsweise des so aufgebauten herkömmlichen Halbleiterspeichers beschrieben. Die Beschreibung betrifft den Fall, in dem Daten in eine Speicherzelle mit einer Speicheradresse P geschrieben oder aus dieser ausgelesen werden. Wird ein Wortleitungstreiber für eine Zeile in der k-ten Speicherzellenanordnung, die die Speicherzelle mit der Adresse P enthält, auf Basis eines Zeilenadreßsignals (RAS-Signal) angesteuert, wird ein Paar Leseverstärker SAk,m und SAl,m neben der k-ten Zellenanordnung aktiviert und lädt Daten in entsprechende Bitleitungen und inverse Bitleitungen (SAk,m repräsentiert den Leseverstärker in der k-ten Leseverstärkeranordnung und in der m-ten Spaltenposition).

Wenn danach die Spaltenoperation initiiert wird, wird das m-te Spaltenadreß-Auswahlsignal mYSEL vom Spaltendecodierer getrieben, und dementsprechend werden der erste und zweite Transistor MN1, MN2 (2) in jedem der Leseverstärker SR in der m-ten Spalte leitend und verbinden eine entsprechende Bitleitung und komplementäre Bitleitung mit den lokalen und inversen lokalen S/A-Eingangs-/Ausgangsleitungen SAIO und SAIOB.

Außerdem wird das k-te Spaltenblock-Auswahlsignal CBSELk durch den Spaltenblockdecodierer getrieben, und dementsprechend werden die k-te und 1-te lokale und inverse lokale S/A-Eingangs-/Ausgangsleitung SAIOk, SAIOBk, SAIOl und SAIOBl über die gewählten Schalter SWk, SWBk, SWl, SWBl mit den Datenbusleitungen DBIO1, DBIO1B, DB100 und DB100B verbunden. Obwohl wie in 1 dargestellt, nur das k-te Spaltenblock-Auswahlsignal CBSELk nach High geht, verteilt ein OR-Gatternetzwerk das k-te Spaltenblock-Auswahlsignal CBSELk sowohl an die entsprechende k-te Speicherzellenanordnung als auch an die anschließende 1-te Speicherzellenanordnung. Folglich verbinden die k-ten Schalter SWk und SWBk, die sowohl der k-ten Speicherzellenanordnung als auch der k-ten Leseverstärkeranordnung S/Ak entsprechen, und die 1-ten Schalter SWl und SWBl, die sowohl der 1-ten Speicherzellenanordnung als auch der 1-ten Leseverstärkeranordnung S/Al entsprechen, die lokalen S/A-Eingangs-/Ausgangsleitungen und die inversen lokalen S/A-Eingangs-/Ausgangsleitungen SAIO und SAIOB mit den Datenbusleitungen DBIO und DBIOB.

Da das m-te Spaltenadreß-Auswahlsignal mYSEL direkt mit dem ersten und zweiten Transistor MN1 und MN2 der Leseverstärker SA in der m-ten Spalte verbunden ist, wie in 2 dargestellt, sind alle diese Leseverstärker aktiviert. Es sind jedoch nur die k-ten und 1-ten Schalter SWk, SWBk, SWl und SWBl vom k-ten Spaltenblock-Auswahlsignal CBSELk gewählt; deshalb sind alle S/A- und inversen lokalen S/A-Eingangs-/Ausgangslei tungen SAIO und SAIOB für die Leseverstärker mit Ausnahme der Leseverstärker SAk,m und SAl,m nicht mit den Datenbus-Eingangs-/Ausgangsleitungen DBIO und DBIOB verbunden.

Da bei dem oben beschriebenen herkömmlichen System das Spaltenadreß-Auswahlsignal mYSEL gleichzeitig mit dem ersten und zweiten NMOS-Transistor MN1 und MN2 der Leseverstärker SA in dieser Spalte verbunden ist, werden selbst im Fall des Lesens oder Schreibens der Daten aus der oder in die Zellenanordnung k alle Leseverstärker SA der m-ten Spalte aktiviert.

Somit übertragen beispielsweise die Leseverstärker SAi,m; SAj,m; SAk,m und SAm,m Daten an die entsprechenden S/A- und inversen lokalen S/A-Eingangs-/Ausgangsleitungen SAIO und SAIOB und verbrauchen dadurch eine unnötige Strommenge. Falls außerdem aus irgendeinem Grund die Leseverstärker SA nicht arbeiten, stören sich Vorladespannungen der Bitleitung und der Datenleitung gegenseitig, und es kommt zu Stromverbrauch. Insbesondere wird mit zunehmender Speicherkapazität der Stromverbrauch höher. Da weiterhin entsprechend der Zunahme der Speicherkapazität die Belastung des Spaltenadreß-Auswahlsignals höher wird, verkürzt sich die Anstiegs- und Abfallzeit des Spaltenadreß-Auswahlsignals, und die Geschwindigkeit des Speichers wird verringert. Deshalb werden erhebliche Strommengen verbraucht.

Es ist die Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher bereitzustellen, der die dem Stand der Technik anhaftenen Nachteile und Probleme überwindet, der nicht unnötig Strom verbraucht und der über Leseverstärkertreiber verfügt, die den Betrieb der entsprechenden Leseverstärker steuern.

Diese Aufgabe wird durch die Bereitstellung eines Halbleiterspeichers gelöst, der folgendes aufweist: eine Vielzahl Spei cherzellenanordnungen; eine Leseverstärkeranordnung entsprechend jeder Speicherzellenanordnung, wobei jede Leseverstärkeranordnung eine Vielzahl Leseverstärker aufweist, jeder Leseverstärker einer Spalte Speicherzellen einer entsprechenden Speicherzellenanordnung zugeordnet ist und eine Bitleitung sowie ein komplementäre Bitleitung enthält, wobei die Bitleitung und die komplementäre Bitleitung zum Laden von Daten dienen, die in einer Speicherzelle gespeichert sind; jeder Leseverstärkeranordnung entsprechende Eingangs-/Ausgangsleitungen; eine Vielzahl Leseverstärkertreiber, wobei jeder Leseverstärkertreiber mindestens einem Leseverstärker zugeordnet ist und die Bitleitung sowie die komplementäre Bitleitung des zugehörigen Leseverstärkers selektiv mit den entsprechenden Eingangs-/Ausgangsleitungen auf Basis mindestens eines Hauptspaltenadreß-Auswahlsignals und eines Inversen des Hauptspaltenadreß-Auswahlsignals sowie mindestens eines Spaltengruppen-Auswahlsignals und eines Inversen des Spaltengruppen-Auswahlsignals verbindet; einen Spaltendecodierer, der ein Spaltenadreßsignal decodiert, das eine Spaltenadresse einer gewählten Speicherzelle angibt, um das Hauptspaltenadreß-Auswahlsignal zu generieren; und einen Decodierer, der das Spaltengruppen-Auswahlsignal generiert, das mindestens eine Speicherzellenanordnung angibt, die die gewählte Speicherzelle enthält.

Die Merkmale und Vorteile der Erfindung werden anhand der beiliegenden Zeichnungen, die Ausführungsbeispiele der Erfindung darstellen, und in der Beschreibung der Grundlagen der Erfindung näher erläutert; es zeigen:
1 ein schematisches Blockschaltbild eines herkömmlichen Halbleiterspeichers;
2 einen Schaltplan jedes Leseverstärkers in 1;
3 ein Blockschaltbild eines Halbleiterspeichers gemäß der vorliegenden Erfindung;
4 einen Schaltplan eines Leseverstärkers und eines Leseverstärkertreibers gemäß einer Ausführungsform der vorliegenden Erfindung;
5 die Wellenformen der im Halbleiterspeicher nach 3 generierten Signale;
6A–6H entsprechende Schaltpläne weiterer Ausführungsformen eines Leseverstärkertreibers SYD gemäß der vorliegenden Erfindung;
7 ein Blockschaltbild einer weiteren Ausführungsform des Halbleiterspeichers gemäß der vorliegenden Erfindung; und
8 ein Blockschaltbild einer weiteren Ausführungsform des Halbleiterspeichers gemäß der vorliegenden Erfindung.
Die bevorzugten Ausführungsformen der vorliegenden Erfindung, die beispielhaft in den beiliegenden Zeichnungen dargestellt sind, werden nunmehr ausführlich beschrieben.
3 zeigt ein Blockschaltbild eines Halbleiterspeichers gemäß der vorliegenden Erfindung. Wie daraus zu ersehen ist, entspricht der Aufbau des Halbleiterspeichers demjenigen von 1 mit der Ausnahme, daß jedem Leseverstärker SA Leseverstärkertreiber SYD zugeordnet sind.
4 zeigt einen Schaltplan eines Leseverstärkers SA gemäß der vorliegenden Erfindung, der einen Leseverstärkertreiber SYD enthält. Es versteht sich jedoch, daß der Leseverstärkertreiber SYD nicht im Leseverstärker SA enthalten zu sein braucht.
Wie aus 4 ersichtlich ist, hat der Leseverstärker SA den gleichen Aufbau wie der in 2 dargestellte herkömmliche Leseverstärker SA mit der Ausnahme, daß der Leseverstärkertreiber SYD hinzugefügt wurde und daß der erste und zweite NMOS-Transistor MN1 und MN2 die Bitleitung und die komplementäre Bitleitung BL0 und BL0B mit der S/A- bzw. der inversen lokalen S/A-Eingangs-/Ausgangsleitung SAIO bzw. SAIOB als Antwort auf ein Steuersignal vom Leseverstärkertreiber SYD verbinden. Der Leseverstärkertreiber SYD generiert das Steuersignal auf Basis des Spaltenadreß-Auswahlsignals YSEL, das Spaltenblock-Auswahlsignal CBSEL(x) und CBSEL(x-1) für die zugehörige Leseverstärkeranordnung S/A(x) und die vorige Leseverstärkeranordnung S/A(x-1) sowie die Inversen dieser Spaltenblock-Auswahlsignale CBSEL(x) und CBSEL(x-1). Obwohl der Leseverstärkertreiber SYD dieser und der später zu beschreibenden Ausführungsformen die Inversen der oben beschriebenen Signale empfangen, sind die zur Generierung dieser invertierten Signale erforderlichen Inverter der Übersichtlichkeit halber nicht dargestellt; der Fachmann ersieht jedoch aus der Beschreibung zweifelsfrei, daß diese Inverter vorhanden sind.
Der Leseverstärkertreiber SYD enthält einen ersten PMOS-Transistor MP11 und einen dritten NMOS-Transistor MN11, die zwischen dem Eingang des Spaltenadreß-Auswahlsignals YSEL und einer Massespannung VSS in Reihe geschaltet sind. Sowohl der erste PMOS- als auch der dritte NMOS-Transistor MP11 und MN11 empfangen an ihren Gates die invertierten Spaltenblock-Auswahlsignale CBSEL(x) und CBSEL(x-1). Ein vierter NMOS-Transistor MN12 ist parallel zum ersten PMOS-Transistor MP11 geschaltet und empfängt an seinem Gate die Spaltenblock-Auswahlsignale CBSEL(x) und CBSEL(x-1). Die Verbindung zwischen dem ersten PMOS-, dritten NMOS- und vierten NMOS-Transistor MP11, MN11 und MN12 ist mit den Gates des ersten und zweiten NMOS-Transistors MN1 und MN2 verbunden.
Als nächstes wird die Funktionsweise des Leseverstärkertreibers SYD und der in 4 dargestellten Bitleitungsverbindungsschaltung 10 beschrieben. Genauer gesagt wird zum Zwecke der Verdeutlichung die Funktion des Leseverstärkers SAk,m beschrieben.
Wie aus 5 zu ersehen ist, geht das Spaltenblock-Auswahlsignal CBSELk für die k-te Leseverstärkeranordnung S/Ak nach High, wenn die k-te Speicherzellenanordnung die durch eine empfangene Speicherzellenadresse angegebene Speicherzelle enthält, und die anderen Spaltenblock-Auswahlsignale bleiben auf Low. Als Ergebnis geht das k-te invertierte Spaltenblock-Auswahlsignal CBSELBk nach Low, der erste PMOS-Transistor MP11 und der vierte NMOS-Transistor MN12 werden leitend und übertragen das m-te Spaltenadreß-Auswahlsignal mYSEL an die Gates des ersten und zweiten NMOS-Transistors MN1 und MN2. Gibt die Speicherzellenadresse an, daß sich die Speicherzelle in der m-ten Spalte befindet, hat der Spaltenadreßdecodierer ein m-tes Spaltenadreß-Auswahlsignal mYSEL mit einem Pegel logisch High ausgegeben, wie in 5 dargestellt, und die anderen Spaltenadreß-Auswahlsignale bleiben auf Low. Folglich empfangen der erste und zweite NMOS-Transistor MN1 und MN2 ein auf logisch High liegendes Steuersignal, wie in 5 dargestellt, werden leitend und verbinden die Bitleitung und die komplementäre Bitleitung BL0 und BL0B mit der S/A- und der inversen lokalen S/A-Eingangs-/Ausgangsleitung SAIOk und SAIOBk. Liegt jedoch das m-te Spaltenadreß-Auswahlsignal mYSEL auf logisch Low, bleiben der erste und zweite NMOS-Transistor NM1 und NM2 ungeachtet des Zustands des k-ten und j-ten Spaltenblock-Auswahlsignals CBSELk und CBSELj gesperrt.
Der Leseverstärkertreiber SYD arbeitet auf die gleiche Weise, wenn der Spaltenblockdecodierer ein auf logisch High liegendes j-tes Spaltenblock-Auswahlsignal CBSELj ausgibt, da die OR-Gatteranordnung das k-te und j-te Spaltenblock-Auswahlsignal CBSELk und CBSELj an die Leseverstärkertreiber SYD für die k-te Leseverstärkeranordnung S/Ak liefert.
Der Spaltenblockdecodierer erzeugt jedoch nur für die Speicherzellenanordnung, die die in der empfangenen Speicheradresse angegebene Speicherzelle enthält, ein auf logisch High lie gendes Spaltenblock-Auswahlsignal. Die anderen Spaltenblock-Auswahlsignale liegen deshalb auf logisch Low. Liegt weder das k-te noch das j-te Spaltenblock-Auswahlsignal CBSELk und CBSELj auf logisch High, werden der erste PMOS-Transistor MP11 und der vierte NMOS-Transistor MN12 nicht leitend. Statt dessen geht das k-te invertierte Spaltenblock-Auswahlsignal CBSELBk nach logisch High und der dritte NMOS-Transistor MN11 wird leitend. Dies zieht die Gates des ersten und zweiten NMOS-Transistors MN1 und MN2 nach Masse. Folglich sind der erste und zweite NMOS-Transistors MN1 und MN2 gesperrt, und die Bitleitung BL0 sowie die komplementäre Bitleitung BL0B sind nicht mit den lokalen S/A-Eingangs-/Ausgangsleitungen SAIOk und SAIOBk verbunden.
Unabhängig davon, ob das m-te Spaltenadreß-Auswahlsignal mSYL vom Spaltendecodierer nach High getrieben worden ist, sind die Bitleitung BL0 und die komplementäte Bitleitung BL0B nicht mit den lokalen S/A-Eingangs-/Ausgangsleitungen SAIOk und SAIOBk verbunden. Folglich arbeiten nur die beiden Leseverstärker in der vom Spaltendecodierer getriebenen Spalte und neben der Speicherzellenanordnung, die die in der Speicherzellenadresse angegebene Speicherzelle enthält. Dies verringert die Menge des Stromverbrauchs im Speicher erheblich.
6A – 6H zeigen andere Ausführungsformen des Leseverstärkertreibers SYD gemäß der vorliegenden Erfindung. Wie im Falle des Ausführungsbeispiels nach 4 werden diese Leseverstärkertreiber SYD als Leseverstärkertreiber SYD für den Leseverstärker SA in der m-ten Spalte und der k-ten Leseverstärkeranordnung S/Ak beschrieben.
Entsprechend der Ausführungsform von 6A enthält der Leseverstärkertreiber einen fünften und einen sechsten NMOS-Transistor MN22 und MN23, die zwischen dem Eingang des m-ten Spaltenadreß-Auswahlsignals mYSEL und einer Massespannung VSS in Reihe geschaltet sind. Ein siebter NMOS-Transistor MN21 ist zwischen dem Eingang des k-ten und j-ten Spaltenblock-Auswahlsignals CBSELk, CBSELj (wenn auch über die OR-Gatteranordnung) und dem Gate des fünften NMOS-Transistors MN22 angeschlossen. Das Gate des siebten NMOS-Transistors MN21 ist mit einer Versorgungsspannung VDD verbunden. Der sechste NMOS-Transistor MN23 empfängt das k-te und j-te invertierte Spaltenblock-Auswahlsignal CBSELBk, CBSELBj an seinem Gate, und die Verbindung zwischen dem fünften und sechsten NMOS-Transistor MN22 und MN23 liefert das Steuersignal.
Aufgrund der Verbindung des Gate des siebten NMOS-Transistors MN21 mit der Versorgungsspannung ist dieser ständig leitend, und das k-te und j-te Spaltenblock-Auswahlsignal CBSELk, CBSELj werden an das Gate des fünften NMOS-Transistors MN22 geliefert. Demzufolge verursacht der fünfte NMOS-Transistor MN22 nur dann die Ausgabe des m-ten Spaltenadreß-Auswahlsignals mYSEL als das Steuersignal, wenn vom k-ten oder j-ten Spaltenblock-Auswahlsignal CBSELk, CBSELj das auf High liegende Signal angibt, daß sich die in der Speicheradresse bezeichnete Speicherzelle in der k-ten oder j-ten Speicherzellenanordnung befindet. Außerdem werden der erste und zweite NMOS-Transistor MN1 und MN2 nur dann leitend, wenn das m-te Spaltenadreß-Auswahlsignal mYSEL High ist. Sind das k-te und j-te Spaltenblock-Auswahlsignal CBSELk und CBSELj Low, wird das Steuersignal durch den sechsten NMOS-Transistor MN23 ungeachtet des Zustands des m-ten Spaltenadreß-Auswahlsignals mYSEL nach logisch Low gezogen.
Die Ausführungsform des Leseverstärkertreibers SYD in 6B hat die gleiche Struktur wie diejenige in 4, mit der Ausnahme, daß andere Signale an den ersten PMOS-, den dritten und vierten NMOS-Transistor MP11, MN11 und MN12 angelegt werden. Insbesondere werden das k-te und j-te Spaltenblock-Auswahlsignal CBSELk, CBSELj an die Source des ersten PMOS-Transi stors MP11 und an das Drain des vierten NMOS-Transistors MN12 angelegt; das m-te Spaltenadreß-Auswahlsignal mYSEL wird an das Gate des vierten NMOS-Transistors MN12 und das m-te invertierte Spaltenadreß-Auswahlsignal mYSELB an das Gate des dritten NMOS-Transistors MN11 angelegt. Die Funktionsweise des in 6B dargestellten Leseverstärkertreibers SYD ergibt sich ohne weiteres aus der Beschreibung der zuvor erörterten Ausführungsformen des Leseverstärkertreibers SYD, so daß auf eine erneute Beschreibung der Knappheit halber verzichtet wird.
Die Ausführungsform des Leseverstärkertreibers SYD in 6C hat die gleiche Struktur wie diejenige in 6B, mit der Ausnahme, daß der vierte NMOS-Transistor MN12 anstatt des m-ten Spaltenadreß-Auswahlsignals mYSEL das k-te und j-te invertierte Spaltenblock-Auswahlsignal CBSELBk und CBSELBj an seinem Gate empfängt. Ist bei dieser Ausführungsform entweder das k-te oder das j-te Spaltenblock-Auswahlsignal CBSELk und CBSELj High und das m-te Spaltenadreß-Auswahlsignal mYSEL ebenfalls High ist, wird das auf High liegende k-te oder j-te Spaltenblock-Auswahlsignal CBSELk oder CBSELj über den ersten PMOS-Transistor MP11 als das Steuersignal ausgegeben. Liegen jedoch das k-te und j-te Spaltenblock-Auswahlsignal CBSELk und CBSELj auf logisch Low, wird dieses Signal mit dem Zustand logisch Low ungeachtet des Zustands des m-ten Spaltenadreß-Auswahlsignal mYSEL über den vierten NMOS-Transistor MN12 als das Steuersignal ausgegeben. Liegt analog das m-te Spaltenadreß-Auswahlsignal mYSEL auf logisch Low, zieht der dritte NMOS-Transistor MN11 ungeachtet der Zustände des k-ten und j-ten Spaltenblock-Auswahlsignals CBSELk und CBSELj das Steuersignal auf einen Zustand logisch Low herunter.
Die Ausführungsform des Leseverstärkertreibers SYD in 6D hat die gleiche Struktur wie diejenige in 4, mit Ausnahme der an den ersten PMOS-, den dritten NMOS- und den vierten NMOS-Transistor MP11, MN11 und MN12 angelegten Signale. Insbesondere wird das m-te Spaltenadreß-Auswahlsignal mYSEL an die Source des ersten PMOS-Transistors MP11 und an das Drain des vierten NMOS-Transistors MN12 angelegt; das m-te invertierte Spaltenadreß-Auswahlsignal mYSELB wird an das Gate des vierten NMOS-Transistors MN12 und das k-te und j-te invertierte Spaltenblock-Auswahlsignal CBSELBk und CBSELBj werden an die Gates des ersten PMOS-Transistors MP11 und des dritten NMOS-Transistors MN11 angelegt. Die Funktionsweise des in 6D dargestellten Leseverstärkertreibers SYD ergibt sich ohne weiteres aus der Beschreibung der zuvor erörterten Ausführungsformen des Leseverstärkertreibers SYD, insbesondere derjenigen von 6C, so daß auf eine erneute Beschreibung der Knappheit halber verzichtet wird.
Die Struktur der Ausführungsform des Leseverstärkertreibers SYD nach 6E ist von derjenigen nach 4 verschieden. Wie dargestellt enthält der Leseverstärkertreiber SYD in 6E einen zweiten PMOS-Transistor MP61 und einen achten NMOS-Transisistor MN61, die in Reihe zwischen dem Eingang des m-ten Spaltenadreß-Auswahlsignals mYSEL und einer Massespannung VSS geschaltet sind. Sowohl der zweite PMOS- als auch der achte NMOS-Transistor MP61 und MN61 empfangen das k-te und j-te invertierte Spaltenblock-Auswahlsignal CBSELBk, CBSELBj an ihren Gates. Ein neunter NMOS-Transistor MN62 ist parallel zum achten NMOS-Transistor MN61 geschaltet und empfängt das invertierte m-te Spaltenadreß-Auswahlsignal mYSELB an seinem Gate. Die Verbindung zwischen dem zweiten PMOS-, dem achten NMOS- und dem neunten NMOS-Transistor MP61, MN61 und MN62 liefert das Steuersignal.
Liegt das m-te Spaltenadreß-Auswahlsignal mYSEL auf logisch High und liegt entweder das k-te oder das j-te Spaltenblock-Auswahlsignal CBSELk, CBSELj auf logisch High, wird das auf logisch High liegende m-te Spaltenadreß-Auswahlsignal mYSEL als das Steuersignal ausgegeben, um den ersten und zweiten NMOS-Transistor MN1 und MN2 leitend zu machen. Liegen jedoch sowohl das k-te als auch das j-te Spaltenblock-Auswahlsignal CBSELk, CBSELj auf logisch Low, wird das Steuersignal ungeachtet des Zustands des m-ten Spaltenadreß-Auswahlsignals mYSEL durch den achten NMOS-Transistor MN61 zu Masse heruntergezogen. Liegt analog das m-te Spaltenadreß-Auswahlsignal mYSEL auf logisch Low, zieht der neunte NMOS-Transistor MN62 das Steuersignal ungeachtet des Zustands des k-ten und j-ten Spaltenblock-Auswahlsignals CBSELk, CBSELj nach Masse herunter.
Die Ausführungsform des Leseverstärkertreibers SYD in 6F hat die gleiche Struktur wie diejenige in 6E, mit der Ausnahme, daß andere Signale an den zweiten PMOS-, den achten und neunten NMOS-Transistor MP61, MN61 und MN62 angelegt werden. Insbesondere werden das k-te und j-te Spaltenblock-Auswahlsignal CBSELk, CBSELj an die Source des zweiten PMOS-Transistors MP61 angelegt; das invertierte m-te Spaltenadreß-Auswahlsignal mYSELB wird an die Gates des zweiten PMOS-Transistors MP61 und des achten NMOS-Transistors MN61 anglegt; und das k-te und j-te invertierte Spaltenblock-Auswahlsignal CBSELBk, CBSELBj werden an das Gate des neunten NMOS-Transistors MN62 angelegt. Die Funktionsweise des in 6F dargestellten Leseverstärkertreibers SYD ergibt sich ohne weiteres aus der Beschreibung der zuvor erörterten Ausführungsformen des Leseverstärkertreibers, so daß auf eine erneute Beschreibung der Knappheit halber verzichtet wird.
Die Struktur der Ausführungsform des Leseverstärkertreibers SYD nach 6G ist von derjenigen nach 4 verschieden. Wie dargestellt enthält der Leseverstärkertreiber SYD in 6G einen dritten PMOS-Transistor MP81 und einen zehnten NMOS-Transisistor MN81, die in Reihe zwischen dem Eingang des k-ten und j-ten Spaltenblock-Auswahlsignals CBSELk, CBSELj und einer Massespannung VSS geschaltet sind. Die Gates des dritten PMOS-Transistor MP81 und des zehnten NMOS-Transistors MN81 empfangen das m-te invertierte Spaltenadreß-Auswahlsignal mYSELB. Die Verbindung zwischen dem dritten PMOS-Transistor MP81 und dem zehnten NMOS-Transistor MN81 gibt das Steuersignal aus.
Liegt das m-te Spaltenadreß-Auswahlsignal mYSEL auf logisch High und liegt entweder das k-te oder das j-te Spaltenblock-Auswahlsignal CBSELk, CBSELj auf logisch High, wird entweder das auf logisch High liegende k-te oder j-te Spaltenblock-Auswahlsignal CBSELk, CBSELj über den dritten PMOS-Transistor MP81 als das Steuersignal ausgegeben, um den ersten und zweiten NMOS-Transistor MN1 und MN2 leitend zu machen. Liegen jedoch sowohl das k-te als auch das j-te Spaltenblock-Auswahlsignal CBSELk, CBSELj auf logisch Low, geht das Steuersignal ungeachtet des Zustands des m-ten Spaltenadreß-Auswahlsignals mYSEL nach logisch Low. Liegt analog das m-te Spaltenadreß-Auswahlsignal mYSEL auf logisch Low, zieht der zehnte NMOS-Transistor MN81 das Steuersignal ungeachtet des Zustands des k-ten und j-ten Spaltenblock-Auswahlsignals CBSELk, CBSELj nach Masse herunter.
Die Ausführungsform des Leseverstärkertreibers SYD in 6H hat die gleiche Struktur wie diejenige in 6G, mit der Ausnahme, daß andere Signale an den dritten PMOS-Transistor MP81 und den zehnten NMOS-Transistor MN81 angelegt werden. Wie dargestellt empfängt die Source des dritten PMOS-Transistors MP81 das m-te Spaltenadreß-Auswahlsignal mYSEL, und die Gates des drittem PMOS-Transistors MP81 und des zehnten NMOS-Transistors MN81 empfangen das invertierte k-te und j-te Spaltenblock-Auswahlsignal CBSELBk, CBSELBj. Die Funktionsweise des in 6H dargestellten Leseverstärkertreibers SYD ergibt sich ohne weiteres aus der Beschreibung der zuvor erörterten Ausführungsformen des Leseverstärkertreibers, so daß auf eine erneute Beschreibung der Knappheit halber verzichtet wird.
7 zeigt eine Modifikation des in 3 dargestellten Halbleiterspeichers. Bei der Ausführungsform gemäß 7 liefert ein einziger Leseverstärkertreiber SYD ein Steuersignal an eine Vielzahl Leseverstärker SA. Dementsprechend generiert der Spaltendecodierer ein auf logisch High liegendes Spaltenadreßsignal für Leseverstärkertreiber SYD, die die Leseverstärker SA steuern, von denen einer der Spalte entspricht, die eine Speicherzelle enthält, die in einer empfangenen Speicherzellenadresse bezeichnet wird. Als Ergebnis verringert diese Ausführungsform die Anzahl der Leseverstärkertreiber SYD und damit die Schaltungsgröße des Halbleiterspeichers.
8 stellt eine weitere Ausführungsform des Halbleiterspeichers gemäß der vorliegenden Erfindung dar. Die Struktur des Halbleiterspeichers nach 8 entspricht mit folgenden Ausnahmen derjenigen nach 3: (1) Ein SYD-Decodierer und eine weitere OR-Gatteranordnung sind hinzugefügt worden; (2) ein einziger Leseverstärkertreiber SYD treibt die Leseverstärker SA in mehreren Leseverstärkeranordnungen S/A; und (3) die Leseverstärkertreiber SYD empfangen anstelle der Spaltenblock-Auswahlsignale CBSEL vom Spaltenblockdecidierer SYD-Auswahlsignale vom SYD-Decodierer. Bei dieser Ausführungsform sind die Leseverstärker SA in mehreren Leseverstärkeranordnungen S/A mit einem einzigen Leseverstärkertreiber SYD verbunden. Ein SYD-Decodierer generiert entsprechend jeder Gruppe der mehreren Leseverstärkeranordnungen S/A auf Basis der Bankadresse SYD-Auswahlsignale. Ein SYD-Auswahlsignal wird den Zustand logisch High haben, wenn sich die in der empfangenen Speicheradresse bezeichnete Speicherzelle in einer der Speicherzellenanordnungen befindet, die der dem SYD-Auswahlsignal zugeordneten Gruppe der mehreren Leseverstärkeranordnungen S/A entspricht. Die zweite OR-Gatteranordnung liefert das x-te und das (x – n)-te SYD-Auswahlsignal and den x-ten Leseverstärkertreiber SYD. Die SYD-Auswahlsignale werden anstelle der Spaltenblock-Auswahlsignale an die Leseverstärkertreiber SYD ange legt. Dementsprechend arbeiten die Leseverstärkertreiber SYD auf die gleiche Weise wie oben erörtert, so daß auf eine wiederholte Beschreibung verzichtet wird.
Wie oben beschrieben weist die vorliegende Erfindung mehrere Vorteile auf. Erstens werden der erste und zweite NMOS-Transistor MN1 und MN2 eines Leseverstärkers SA auf Basis des Spaltenblock-Auswahlsignals oder eines SYD-Auswahlsignals gesteuert. Dies gestattet die Steuerung des Betriebs einzelner Leseverstärker oder Gruppen von Leseverstärkern und damit eine Verringerung des Stromverbrauchs. Des weiteren kann durch eine Verringerung der Belastung des Hauptspaltenadreß-Auswahlsignals die Arbeitsgeschwindigkeit des Systems verbessert werden. Schließlich werden die nachteiligen Folgen, die durch Kriechströme in die S/A- und die inversen lokalen S/A-Eingangs-/Ausgangsleitungen der S/A-Anordnungen verursacht werden, verringert.

Claims

Halbleiterspeichereinrichtung, die folgendes aufweist: eine Vielzahl Speicherzellenanordnungen (i, j, k, l, m,...); eine Leseverstärkeranordnung (S/A) entsprechend jeder Speicherzellenanordnung, wobei jede Leseverstärkeranordnung eine Vielzahl Leseverstärker (SA) aufweist, jeder Leseverstärker einer Spalte Speicherzellen einer entsprechenden Speicherzellenanordnung zugeordnet ist und eine Bitleitung (BL0) sowie ein komplementäre Bitleitung (BL0B) enthält, wobei die Bitleitung und die komplementäre Bitleitung (BL0, BL0B) zum Laden von Daten dienen, die in einer Speicherzelle gespeichert sind; jeder Leseverstärkeranordnung entsprechende Eingangs-/Ausgangsleitungen; eine Vielzahl Leseverstärkertreiber (SYD), wobei jeder Leseverstärkertreiber (SYD) mindestens einem Leseverstärker (SA) zugeordnet ist und die Bitleitung sowie die komplementäre Bitleitung (BL0, BL0B) des zugehörigen Leseverstärkers (SA) selektiv mit den entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) auf Basis mindestens eines Spaltenadreß-Auswahlsignals und eines Inversen des Spaltenadreß-Auswahlsignals (YSEL, YSELB) sowie mindestens eines Spaltengruppen-Auswahlsignals und eines Inversen des Spaltengruppen-Auswahlsignals (CBSEL, CBSELB) verbindet; einen Spaltendecodierer, der ein Spaltenadreßsignal decodiert, das eine Spaltenadresse einer gewählten Speicherzelle angibt, um das Spaltenadreß-Auswahlsignal (YSEL) zu generieren; und einen Decodierer, der das Spaltengruppen-Auswahlsignal (CBSEL) generiert, das mindestens eine Speicherzellenanordnung angibt, die die gewählte Speicherzelle enthält.
Einrichtung nach Anspruch 1, bei der jeder Leseverstärkertreiber (SYD) mit jeweils einem anderen der Leseverstärker (SA) verbunden ist.
Einrichtung nach Anspruch 2, bei der das Spaltengruppen-Auswahlsignal (CBSEL) die Speicherzellenanordnung angibt, die die gewählte Speicherzelle enthält.
Einrichtung nach Anspruch 3, bei der jeder Leseverstärkertreiber (SYD) die Bitleitung und die komplementäre Bitleitung (BL0, BL0B) des zugehörigen Leseverstärkers (SA) mit den entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) verbindet, wenn das Spaltengruppen-Auswahlsignal (CBSEL) die dem zugehörigen Leseverstärker (SA) entsprechende Speicherzellenanordnung angibt, und das Spaltenadreß-Auswahlsignal (YSEL) die Spalte der dem entsprechenden Leseverstärker (SA) zugehörigen Speicherzellen angibt.
Einrichtung nach Anspruch 1, bei der jeder Leseverstärkertreiber (SYD) mehr als einem Leseverstärker (SA) in einer Leseverstärkeranordnung (S/A) zugeordnet ist.
Einrichtung nach Anspruch 5, bei der das Spaltengruppen-Auswahlsignal (CBSEL) die die gewählte Speicherzelle enthaltende Speicherzellenanordnung angibt.
Einrichtung nach Anspruch 6, bei der jeder Leseverstärkertreiber (SYD) die Bitleitung und die komplementäre Bitleitung (BL0, BL0B) des zugehörigen Leseverstärkers (SA) mit den entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) verbindet, wenn das Spaltengruppen-Auswahlsignal (CBSEL) die den zugehörigen Leseverstärkern (SA) entsprechende Speicherzellenanordnung angibt, und das Spaltenadreß-Auswahlsignal (YSEL) die Spalte der zu einem der entsprechenden Leseverstärker (SA) zugehörigen Speicherzellen angibt.
Einrichtung nach Anspruch 1, bei der jeder Leseverstärkertreiber (SYD) den Leseverstärkern (SA) in mindestens einer Leseverstärkeranordnung (S/A) zugeordnet ist.
Einrichtung nach Anspruch 8, bei der jeder Leseverstärkertreiber (SYD) den Leseverstärkern (SA) in mehr als einer Leseverstärkeranordnung (S/A) zugeordnet ist.
Einrichtung nach Anspruch 9, bei der das Spaltengruppen-Auswahlsignal (CBSEL) den Block Speicherzellenanordnungen angibt, von denen eine die gewählte Speicherzelle enthält.
Einrichtung nach Anspruch 10, bei der jeder Leseverstärkertreiber (SYD) die Bitleitung und die komplementäre Bitleitung (BL0, BL0B) des zugehörigen Leseverstärkers (SA) mit den entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) verbindet, wenn das Spaltengruppen-Auswahlsignal (CBSEL) den Block Speicherzellenanordnungen angibt, die eine Speicherzellenanordnung entsprechend mindestens einem der zugehörigen Leseverstärker (SA) enthält, und das Spaltenadreß-Auswahlsignal (YSEL) die Spalte der zu einem der entsprechenden Leseverstärker (SA) zugehörigen Speicherzellen angibt.
Einrichtung nach Anspruch 10, die des weiteren folgendes aufweist: Datenbusleitungen (DBIO, DBIOB); einen Satz Schalter (SW, SWB) entsprechend den Eingangs-/Ausgangsleitungen (SAIO, SAIOB) jeder Leseverstärkeranordnung (S/A), wobei jeder Satz Schalter (SW, SWB) auf Basis eines Spaltenblock-Auswahlsignals (CBSEL) die entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) mit den Datenbusleitungen (DBIO, DBIOB) verbindet; und einen Spaltenblockdecodierer, der das Spaltenblock-Auswahlsignal (CBSEL) generiert, wobei das Spaltenblock-Auswahlsignal (CBSEL) die die gewählte Speicherzelle enthaltende Speicherzellenanordnung angibt.
Einrichtung nach Anspruch 1, bei der das Spaltengruppen-Auswahlsignal (CBSEL) die die gewählte Speicherzelle enthaltende Speicherzellenanordnung angibt.
Einrichtung nach Anspruch 13, bei der jeder Leseverstärkertreiber (SYD) die Bitleitung und die komplementäre Bitleitung (BL0, BL0B) des zugehörigen Leseverstärkers (SA) mit den entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) verbindet, wenn das Spaltengruppen-Auswahlsignal (CBSEL) die den zugehörigen Leseverstärkern (SA) entsprechende Speicherzellenanordnung angibt, und das Spaltenadreß-Auswahlsignal (YSEL) die Spalte der zu einem der entsprechenden Leseverstärker (SA) zugehörigen Speicherzellen angibt.
Einrichtung nach Anspruch 1, die des weiteren folgendes aufweist: Datenbusleitungen (DBIO, DBIOB); einen Satz Schalter (SW, SWB) entsprechend den Eingangs-/Ausgangsleitungen (SAIO, SAIOB) jeder Leseverstärkeranordnung (S/A), wobei jeder Satz Schalter (SW, SWB) auf Basis des Spaltenblock-Auswahlsignals (CBSEL) die entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) mit den Datenbusleitungen (DBIO, DBIOB) verbindet.
Einrichtung nach Anspruch 1, die des weiteren folgendes aufweist: Datenbusleitungen (DBIO, DBIOB); einen Satz Schalter (SW, SWB) entsprechend den Eingangs-/Ausgangsleitungen (SAIO, SAIOB) jeder Leseverstärkeranordnung (S/A), wobei jeder Satz Schalter (SW, SWB) auf Basis eines Spaltenblock-Auswahlsignals (CBSEL) die entsprechenden Ein gangs-/Ausgangsleitungen (SAIO, SAIOB) mit den Datenbusleitungen (DBIO, DBIOB) verbindet; und einen Spaltenblockdecodierer, der das Spaltenblock-Auswahlsignal (CBSEL) generiert, wobei das Spaltenblock-Auswahlsignal (CBSEL) die die gewählte Speicherzelle enthaltende Speicherzellenanordnung angibt.
Einrichtung nach Anspruch 1, bei der jeder Leseverstärkertreiber (SYD) folgendes aufweist: einen PMOS-Transistor (MP11) mit einem ersten Gate, einem ersten Drain und einer ersten Source, wobei die erste Source das Spaltenadreß-Auswahlsignal (YSEL) und das erste Gate das invertierte Spaltengruppen-Auswahlsignal (CBSELB) empfängt; einen ersten NMOS-Transistor (MN1) mit einem zweiten Gate, einem zweiten Drain und einer zweiten Source, wobei das zweite Drain mit dem ersten Drain und die zweite Source mit einer Massespannung (VSS) verbunden ist, und das zweite Gate das invertierte Spaltengruppen-Auswahlsignal (CBSELB) empfängt; und einen zweiten NMOS-Transistor (MN2) mit einem dritten Gate, einem dritten Drain und einer dritten Source, wobei das dritte Drain das Spaltenadreß-Auswahlsignal (YSEL), das dritte Gate das Spaltengruppen-Auswahlsignal (CBSEL) empfängt, die dritte Source mit dem ersten und zweiten Drain verbunden ist, und die Verbindung der dritten Source, des ersten und des zweiten Drain ein Steuersignal an den zugehörigen Leseverstärker (SA) liefert, um zu steuern, ob dessen Bitleitung und komplementäre Bitleitung (BL0, BL0B) mit den entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) verbunden werden.
Einrichtung nach Anspruch 1, bei der jeder Leseverstärkertreiber (SYD) folgendes aufweist: einen ersten NMOS-Transistor (MN1) mit einem ersten Gate, einer ersten Source und einem ersten Drain, wobei das erste Drain das Spaltengruppen-Auswahlsignal (CBSELB) empfängt und das erste Gate mit einer auf logisch High liegenden Referenzspannung verbunden ist; einen zweiten NMOS-Transistor (MN2) mit einem zweiten Gate, einer zweiten Source und einem zweiten Drain, wobei das zweite Drain das Spaltenadreß-Auswahlsignal (YSEL) empfängt und das zweite Gate mit der ersten Source verbunden ist; und einen dritten NMOS-Transistor (MN11) mit einem dritten Gate, einer dritten Source und einem dritten Drain, wobei die dritte Source mit einer Massespannung (VSS) verbunden ist, das dritte Gate das invertierte Spaltengruppen-Auswahlsignal (CBSELB) empfängt, und die Verbindung der zweiten Source und des dritten Drain ein Steuersignal an den zugehörigen Leseverstärker (SA) liefert, um zu steuern, ob dessen Bitleitung und komplementäre Bitleitung (BL0, BL0B) mit den entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) verbunden werden.
Einrichtung nach Anspruch 1, bei der jeder Leseverstärkertreiber (SYD) folgendes aufweist: einen PMOS-Transistor (MP11) mit einem ersten Gate, einem ersten Drain und einer ersten Source, wobei die erste Source das Spaltengruppen-Auswahlsignal (CBSEL) und das erste Gate das invertierte Spaltenadreß-Auswahlsignal (YSELB) empfängt; einen ersten NMOS-Transistor (MN1) mit einem zweiten Gate, einem zweiten Drain und einer zweiten Source, wobei das zweite Drain mit dem ersten Drain, die zweite Source mit einer Massespannung (VSS) verbunden ist und das zweite Gate das invertierte Spaltenadreß-Auswahlsignal (YSELB) empfängt; und einen zweiten NMOS-Transistor (MN2) mit einem dritten Gate, einem dritten Drain und einer dritten Source, wobei das dritte Drain das Spaltengruppen-Auswahlsignal (CBSEL), das dritte Gate das Spaltenadreß-Auswahlsignal (YSEL) empfängt, die dritte Source mit dem ersten und zweiten Drain verbunden ist, und die Verbindung der dritten Source, des ersten und des zweiten Drain ein Steuersignal an den zugehörigen Leseverstärker (SA) liefert, um zu steuern, ob dessen Bitleitung und komplementäre Bitleitung (BL0, BL0B) mit den entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) verbunden werden.
Einrichtung nach Anspruch 1, bei der jeder Leseverstärkertreiber (SYD) folgendes aufweist: einen PMOS-Transistor (MP11) mit einem ersten Gate, einem ersten Drain und einer ersten Source, wobei die erste Source das Spaltengruppen-Auswahlsignal (CBSEL) und das erste Gate das invertierte Spaltenadreß-Auswahlsignal (YSELB) empfängt; einen ersten NMOS-Transistor (MN1) mit einem zweiten Gate, einem zweiten Drain und einer zweiten Source, wobei das zweite Drain mit dem ersten Drain, die zweite Source mit einer Massespannung (VSS) verbunden ist und das zweite Gate das invertierte Spaltenadreß-Auswahlsignal (YSELB) empfängt; und einen zweiten NMOS-Transistor (MN2) mit einem dritten Gate, einem dritten Drain und einer dritten Source, wobei das dritte Drain das Spaltengruppen-Auswahlsignal (CBSEL), das dritte Gate das invertierte Spaltengruppen-Auswahlsignal (CBSELB) empfängt, die dritte Source mit dem ersten und zweiten Drain verbunden ist, und die Verbindung der dritten Source, des ersten und des zweiten Drain ein Steuersignal an den zugehörigen Leseverstärker (SA) liefert, um zu steuern, ob dessen Bitleitung und komplementäre Bitleitung (BL0, BL0B) mit den entsprechenden Eingangs-/Ausgangsleitungen (SRIO, SAIOB) verbunden werden.
Einrichtung nach Anspruch 1, bei der jeder Leseverstärkertreiber (SYD) folgendes aufweist: einen PMOS-Transistor (MP11) mit einem ersten Gate, einem ersten Drain und einer ersten Source, wobei die erste Source das Spaltenadreß-Auswahlsignal (YSEL) und das erste Gate das invertierte Spaltengruppen-Auswahlsignal (CBSELB) empfängt; einen ersten NMOS-Transistor (MN1) mit einem zweiten Gate, einem zweiten Drain und einer zweiten Source, wobei das zweite Drain mit dem ersten Drain, die zweite Source mit einer Masse spannung (VSS) verbunden ist und das zweite Gate das invertierte Spaltengruppen-Auswahlsignal (CBSELB) empfängt; und einen zweiten NMOS-Transistor (MN2) mit einem dritten Gate, einem dritten Drain und einer dritten Source, wobei das dritte Drain das Spaltenadreß-Auswahlsignal (YSEL), das dritte Gate das invertierte Spaltenadreß-Auswahlsignal (YSELB) empfängt, die dritte Source mit dem ersten und zweiten Drain verbunden ist, und die Verbindung der dritten Source, des ersten und des zweiten Drain ein Steuersignal an den zugehörigen Leseverstärker (SA) liefert, um zu steuern, ob dessen Bitleitung und komplementäre Bitleitung (BL0, BL0B) mit den entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) verbunden werden.
Einrichtung nach Anspruch 1, bei der jeder Leseverstärkertreiber (SYD) folgendes aufweist: einen PMOS-Transistor (MP11) mit einem ersten Gate, einem ersten Drain und einer ersten Source, wobei die erste Source das Spaltenadreß-Auswahlsignal (YSEL) und das erste Gate das invertierte Spaltengruppen-Auswahlsignal (CBSELB) empfängt; einen ersten NMOS-Transistor (MN1) mit einem zweiten Gate, einem zweiten Drain und einer zweiten Source, wobei das zweite Drain mit dem ersten Drain, die zweite Source mit einer Massespannung (VSS) verbunden ist und das zweite Gate das invertierte Spaltengruppen-Auswahlsignal (CBSELB) empfängt; und einen zweiten NMOS-Transistor (MN2) mit einem dritten Gate, einem dritten Drain und einer dritten Source, wobei das dritte Drain mit dem ersten und zweiten Drain verbunden ist, das dritte Gate das invertierte Spaltenadreß-Auswahlsignal (YSELB) empfängt, die dritte Source mit der Massespannung (VSS) verbunden ist, und die Verbindung des ersten, zweiten und dritten Drain ein Steuersignal an den zugehörigen Leseverstärker (SA) liefert, um zu steuern, ob dessen Bitleitung und komplementäre Bitleitung (BL0, BL0B) mit den entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) verbunden werden.
Einrichtung nach Anspruch 1, bei der jeder Leseverstärkertreiber (SYD) folgendes aufweist: einen PMOS-Transistor (MP11) mit einem ersten Gate, einem ersten Drain und einer ersten Source, wobei die erste Source das Spaltengruppen-Auswahlsignal (CBSEL) und das erste Gate das invertierte Spaltenadreß-Auswahlsignal (YSELB) empfängt; einen ersten NMOS-Transistor (MN1) mit einem zweiten Gate, einem zweiten Drain und einer zweiten Source, wobei das zweite Drain mit dem ersten Drain, die zweite Source mit einer Massespannung (VSS) verbunden ist und das zweite Gate das invertierte Spaltenadreß-Auswahlsignal (YSELB) empfängt; und einen zweiten NMOS-Transistor (MN2) mit einem dritten Gate, einem dritten Drain und einer dritten Source, wobei das dritte Drain mit dem ersten und zweiten Drain verbunden ist, das dritte Gate das invertierte Spaltengruppen-Auswahlsignal (CBSELB) empfängt, die dritte Source mit der Massespannung (VSS) verbunden ist, und die Verbindung des ersten, zweiten und dritten Drain ein Steuersignal an den zugehörigen Leseverstärker (SA) liefert, um zu steuern, ob dessen Bitleitung und komplementäre Bitleitung (BL0, BL0B) mit den entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) verbunden werden.
Einrichtung nach Anspruch 1, bei der jeder Leseverstärkertreiber (SYD) folgendes aufweist: einen PMOS-Transistor (MP11) mit einem ersten Gate, einem ersten Drain und einer ersten Source, wobei die erste Source das Spaltengruppen-Auswahlsignal (CBSEL) und das erste Gate das invertierte Spaltenadreß-Auswahlsignal (YSELB) empfängt; einen ersten NMOS-Transistor (MN1) mit einem zweiten Gate, einem zweiten Drain und einer zweiten Source, wobei das zweite Drain mit dem ersten Drain, die zweite Source mit einer Massespannung (VSS) verbunden ist und das zweite Gate das invertierte Spaltenadreß-Auswahlsignal (YSELB) empfängt, und die Verbindung des ersten und zweiten Drain ein Steuersignal an den zugehörigen Leseverstärker (SA) liefert, um zu steuern, ob dessen Bitleitung und komplementäre Bitleitung (BL0, BL0B) mit den entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) verbunden werden.
Einrichtung nach Anspruch 1, bei der jeder Leseverstärkertreiber (SYD) folgendes aufweist: einen PMOS-Transistor (MP11) mit einem ersten Gate, einem ersten Drain und einer ersten Source, wobei die erste Source das Spaltenadreß-Auswahlsignal (YSEL) und das erste Gate das invertierte Spaltengruppen-Auswahlsignal (CBSELB) empfängt; einen ersten NMOS-Transistor (MN1) mit einem zweiten Gate, einem zweiten Drain und einer zweiten Source, wobei das zweite Drain mit dem ersten Drain, die zweite Source mit einer Massespannung (VSS) verbunden ist und das zweite Gate das invertierte Spaltengruppen-Auswahlsignal (CBSELB) empfängt, und die Verbindung des ersten und zweiten Drain ein Steuersignal an den zugehörigen Leseverstärker (SA) liefert, um zu steuern, ob dessen Bitleitung und komplementäre Bitleitung (BL0, BL0B) mit den entsprechenden Eingangs-/Ausgangsleitungen (SAIO, SAIOB) verbunden werden.