JP3136483B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JP3136483B2 JP3136483B2 JP10310239A JP31023998A JP3136483B2 JP 3136483 B2 JP3136483 B2 JP 3136483B2 JP 10310239 A JP10310239 A JP 10310239A JP 31023998 A JP31023998 A JP 31023998A JP 3136483 B2 JP3136483 B2 JP 3136483B2
- Authority
- JP
- Japan
- Prior art keywords
- column
- terminal
- selection signal
- signal
- column block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 36
- 102100037224 Noncompact myelin-associated protein Human genes 0.000 claims description 18
- 101710184695 Noncompact myelin-associated protein Proteins 0.000 claims description 18
- 238000003491 array Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 101000739577 Homo sapiens Selenocysteine-specific elongation factor Proteins 0.000 description 2
- 102100037498 Selenocysteine-specific elongation factor Human genes 0.000 description 2
- 101100256584 Dictyostelium discoideum selk gene Proteins 0.000 description 1
- 101150098459 SELENOK gene Proteins 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係るもので、詳しくは、コラム動作を行うとき、コラ
ムブロック選択信号及びコラムアドレス選択信号によっ
て選択されたセンスアンプのデータのみを入出力させ
て、消耗電力を低減し得る半導体メモリ装置に関するも
のである。
に係るもので、詳しくは、コラム動作を行うとき、コラ
ムブロック選択信号及びコラムアドレス選択信号によっ
て選択されたセンスアンプのデータのみを入出力させ
て、消耗電力を低減し得る半導体メモリ装置に関するも
のである。
【０００２】
【従来の技術】従来、半導体メモリ装置は、図１０に示
したように、データの記録される複数個のメモリセルア
レイ13-i〜13-lと、入力されるローアドレス信号を受け
て該当のワードラインを駆動するワードライン駆動部50
と、前記駆動するワードラインに応じてメモリセルに格
納されたデータを増幅させる複数個のセンスアンプ部12
-i〜12-mと、コラムアドレス信号をデコーディングし
て、コラムアドレス選択信号mYSEL を出力するコラムデ
コーダ20と、複数のコラムブロック10-i〜10-mのうちの
特定のコラムブロックを選択するために、コラムブロッ
ク選択信号CBSELi〜CBSELlのうちのいずれかを出力する
コラムブロックデコーダ30と、選択されたワードライン
及びビットラインに応じたメモリセルに格納されたデー
タを伝送するセンスアンプローカル入出力ライン SAIOi
〜SAIOm,SAIOBi〜SAIOBm及びデータバス入出力ラインDB
IO0,DBIOB0,DBIO1,DBIOB1 と、前記出力されたコラムブ
ロック選択信号CBSEL によってスイッチングし、該当の
センスアンプローカル入出力ラインSAIO,SAIOBとデータ
バス入出力ラインDBIO,DBIOBとを連結する複数個のスイ
ッチ SWi〜SWm,SWBi〜SWBmを備えるスイッチ部40と、か
ら構成されていた。
したように、データの記録される複数個のメモリセルア
レイ13-i〜13-lと、入力されるローアドレス信号を受け
て該当のワードラインを駆動するワードライン駆動部50
と、前記駆動するワードラインに応じてメモリセルに格
納されたデータを増幅させる複数個のセンスアンプ部12
-i〜12-mと、コラムアドレス信号をデコーディングし
て、コラムアドレス選択信号mYSEL を出力するコラムデ
コーダ20と、複数のコラムブロック10-i〜10-mのうちの
特定のコラムブロックを選択するために、コラムブロッ
ク選択信号CBSELi〜CBSELlのうちのいずれかを出力する
コラムブロックデコーダ30と、選択されたワードライン
及びビットラインに応じたメモリセルに格納されたデー
タを伝送するセンスアンプローカル入出力ライン SAIOi
〜SAIOm,SAIOBi〜SAIOBm及びデータバス入出力ラインDB
IO0,DBIOB0,DBIO1,DBIOB1 と、前記出力されたコラムブ
ロック選択信号CBSEL によってスイッチングし、該当の
センスアンプローカル入出力ラインSAIO,SAIOBとデータ
バス入出力ラインDBIO,DBIOBとを連結する複数個のスイ
ッチ SWi〜SWm,SWBi〜SWBmを備えるスイッチ部40と、か
ら構成されていた。
【０００３】そして、前記各センスアンプ11-i〜11-mに
おいては、図１１に示したように、ＮＭＯＳトランジス
タMN1,MN2 を備えるＹ−ゲート60を有して構成されてい
た。以下、このように構成された従来の半導体メモリ装
置の動作を、図面を用いて説明する。例えば、メモリセ
ルアレイ13-k内のアドレスＰを有するメモリセルにデー
タをライト又はリードする場合、ローアドレス信号／RA
S によってワードライン駆動部50が駆動されると、メモ
リセルアレイ13-kに隣接した、センスアンプ部12-k,12-
l 内の１対のセンスアンプ11-k,11-l が動作を開始し、
データがビットラインに出力される。
おいては、図１１に示したように、ＮＭＯＳトランジス
タMN1,MN2 を備えるＹ−ゲート60を有して構成されてい
た。以下、このように構成された従来の半導体メモリ装
置の動作を、図面を用いて説明する。例えば、メモリセ
ルアレイ13-k内のアドレスＰを有するメモリセルにデー
タをライト又はリードする場合、ローアドレス信号／RA
S によってワードライン駆動部50が駆動されると、メモ
リセルアレイ13-kに隣接した、センスアンプ部12-k,12-
l 内の１対のセンスアンプ11-k,11-l が動作を開始し、
データがビットラインに出力される。
【０００４】次いで、コラム動作が開始されると、コラ
ムデコーダ20によってコラムアドレス選択信号mYSEL が
出力され、図１１に示したように、センスアンプ11-k,1
1-l内部のＹ−ゲート60のＮＭＯＳトランジスタMN1,MN2
がターンオンされる。従って、該当のビットラインに
格納されたデータが、センスアンプローカル入出力ライ
ンSAIOk,SAIOBk,SAIOl,SAIOBl に出力される。
ムデコーダ20によってコラムアドレス選択信号mYSEL が
出力され、図１１に示したように、センスアンプ11-k,1
1-l内部のＹ−ゲート60のＮＭＯＳトランジスタMN1,MN2
がターンオンされる。従って、該当のビットラインに
格納されたデータが、センスアンプローカル入出力ライ
ンSAIOk,SAIOBk,SAIOl,SAIOBl に出力される。
【０００５】次いで、コラムブロックデコーダ30により
特定のコラムブロック選択信号CBSELkが活性化されて選
択されたスイッチSWk,SWBk,SWl,SWBl により、該当のセ
ンスアンプローカル入出力ラインSAIOk,SAIOBk,SAIOl,S
AIOBl とデータバス入出力ラインDBIO1,DBIOB1,DBIO0,D
BIOB0 とが連結されて、データが出力されるようになっ
ていた。
特定のコラムブロック選択信号CBSELkが活性化されて選
択されたスイッチSWk,SWBk,SWl,SWBl により、該当のセ
ンスアンプローカル入出力ラインSAIOk,SAIOBk,SAIOl,S
AIOBl とデータバス入出力ラインDBIO1,DBIOB1,DBIO0,D
BIOB0 とが連結されて、データが出力されるようになっ
ていた。
【０００６】
【発明が解決しようとする課題】然るに、このような従
来の半導体メモリ装置においては、前記コラムアドレス
選択信号mYSEL が複数個のセンスアンプ11-i〜11-mのＹ
−ゲート60に共通連結されているため、特定のメモリセ
ルにデータをライト又はリードするとき、全てのコラム
ブロック10-i〜10-m内の同一コラムに連結された複数個
のセンスアンプ11-i〜11-mが全てオンされ、感知された
データが各センスアンプローカル入出力ライン SAIOi〜
SAIOm,SAIOBi〜SAIOBmに出力されるようになっていた。
来の半導体メモリ装置においては、前記コラムアドレス
選択信号mYSEL が複数個のセンスアンプ11-i〜11-mのＹ
−ゲート60に共通連結されているため、特定のメモリセ
ルにデータをライト又はリードするとき、全てのコラム
ブロック10-i〜10-m内の同一コラムに連結された複数個
のセンスアンプ11-i〜11-mが全てオンされ、感知された
データが各センスアンプローカル入出力ライン SAIOi〜
SAIOm,SAIOBi〜SAIOBmに出力されるようになっていた。
【０００７】従って、電流の消耗が増加し、コラムアド
レス選択信号mYSEL の負荷もメモリセルの容量の増加に
伴い大きくなって動作速度が低下するため、メモリセル
に供給すべき電流が増加されるという不都合な点があっ
た。本発明は、このような従来の課題に鑑みてなされた
もので、コラム動作を行うとき、消耗電力を節減し得る
半導体メモリ装置を提供することを目的とする。
レス選択信号mYSEL の負荷もメモリセルの容量の増加に
伴い大きくなって動作速度が低下するため、メモリセル
に供給すべき電流が増加されるという不都合な点があっ
た。本発明は、このような従来の課題に鑑みてなされた
もので、コラム動作を行うとき、消耗電力を節減し得る
半導体メモリ装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に記載の半導体メモリ装置
は、複数のビットライン及びワードラインにそれぞれ連
結された複数のメモリセルを有した複数のメモリセルア
レイと、前記各メモリセルに貯蔵されたデータを感知し
て増幅する複数のセンスアンプ及び該センスアンプに対
してデータを入出力するゲート手段を複数備えたセンス
アンプ部と、前記センスアンプ部のゲート手段を介して
前記センスアンプとデータバスラインとを接続するセン
スアンプローカル入出力ラインと、を備えるコラムブロ
ックを複数備え、コラムアドレス選択信号を出力して、
各コラムブロック内の同一コラムのゲート手段を駆動す
るコラムデコーダと、前記各センスアンプローカル入出
力ラインに介装されて、前記センスアンプローカル入出
力ラインと前記データバスラインとを導通／遮断する複
数のスイッチを備えるスイッチ部と、コラムブロック選
択信号を出力して、前記スイッチ部のスイッチを選択す
るコラムブロックデコーダと、包含して構成される半導
体メモリ装置において、前記コラムブロック選択信号で
所定のコラムブロックを選択し、該選択されたコラムブ
ロック内のゲート手段のみ、前記コラムブロック選択信
号及び前記コラムアドレス選択信号に基づいて駆動する
制御手段を、各コラムブロック毎に設け、前記制御手段
は、ソース端子及びゲート端子に前記コラムアドレス選
択信号及び前記コラムブロック選択信号の反転信号がそ
れぞれ入力されるＰＭＯＳトランジスタ（MP11）と、ゲ
ート端子は前記ＰＭＯＳトランジスタ（MP11）のゲート
端子に連結されて前記コラムブロック選択信号の反転信
号が入力され、ソース端子は接地電圧端子に連結され、
ドレイン端子は前記ＰＭＯＳトランジスタ（MP11）のド
レイン端子に連結されて出力端子に連結される第１ＮＭ
ＯＳトランジスタ（MN11）と、ドレイン端子は前記ＰＭ
ＯＳトランジスタ（MP11）のソース端子に連結されて前
記コラムアドレス選択信号が入力され、ゲート端子には
前記コラムブロック選択信号が入力され、ソース端子は
前記ＰＭＯＳトランジスタ（MP11）及び前記第１ＮＭＯ
Ｓトランジスタ（MN11）のドレイン端子に連結された出
力端子に連結される第２ＮＭＯＳトランジスタ（MN12）
と、から構成される。
るため、本発明の請求項１に記載の半導体メモリ装置
は、複数のビットライン及びワードラインにそれぞれ連
結された複数のメモリセルを有した複数のメモリセルア
レイと、前記各メモリセルに貯蔵されたデータを感知し
て増幅する複数のセンスアンプ及び該センスアンプに対
してデータを入出力するゲート手段を複数備えたセンス
アンプ部と、前記センスアンプ部のゲート手段を介して
前記センスアンプとデータバスラインとを接続するセン
スアンプローカル入出力ラインと、を備えるコラムブロ
ックを複数備え、コラムアドレス選択信号を出力して、
各コラムブロック内の同一コラムのゲート手段を駆動す
るコラムデコーダと、前記各センスアンプローカル入出
力ラインに介装されて、前記センスアンプローカル入出
力ラインと前記データバスラインとを導通／遮断する複
数のスイッチを備えるスイッチ部と、コラムブロック選
択信号を出力して、前記スイッチ部のスイッチを選択す
るコラムブロックデコーダと、包含して構成される半導
体メモリ装置において、前記コラムブロック選択信号で
所定のコラムブロックを選択し、該選択されたコラムブ
ロック内のゲート手段のみ、前記コラムブロック選択信
号及び前記コラムアドレス選択信号に基づいて駆動する
制御手段を、各コラムブロック毎に設け、前記制御手段
は、ソース端子及びゲート端子に前記コラムアドレス選
択信号及び前記コラムブロック選択信号の反転信号がそ
れぞれ入力されるＰＭＯＳトランジスタ（MP11）と、ゲ
ート端子は前記ＰＭＯＳトランジスタ（MP11）のゲート
端子に連結されて前記コラムブロック選択信号の反転信
号が入力され、ソース端子は接地電圧端子に連結され、
ドレイン端子は前記ＰＭＯＳトランジスタ（MP11）のド
レイン端子に連結されて出力端子に連結される第１ＮＭ
ＯＳトランジスタ（MN11）と、ドレイン端子は前記ＰＭ
ＯＳトランジスタ（MP11）のソース端子に連結されて前
記コラムアドレス選択信号が入力され、ゲート端子には
前記コラムブロック選択信号が入力され、ソース端子は
前記ＰＭＯＳトランジスタ（MP11）及び前記第１ＮＭＯ
Ｓトランジスタ（MN11）のドレイン端子に連結された出
力端子に連結される第２ＮＭＯＳトランジスタ（MN12）
と、から構成される。
【０００９】請求項２に記載の発明では、複数のビット
ライン及びワードラインにそれぞれ連結された複数のメ
モリセルを有した複数のメモリセルアレイと、前記各メ
モリセルに貯蔵されたデータを感知して増幅する複数の
センスアンプ及び該センスアンプに対してデータを入出
力するゲート手段を複数備えたセンスアンプ部と、前 記
センスアンプ部のゲート手段を介して前記センスアンプ
とデータバスラインとを接続するセンスアンプローカル
入出力ラインと、を備えるコラムブロックを複数備え、
コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、前記各センスアンプローカル入出力ラインに介装さ
れて、前記センスアンプローカル入出力ラインと前記デ
ータバスラインとを導通／遮断する複数のスイッチを備
えるスイッチ部と、コラムブロック選択信号を出力し
て、前記スイッチ部のスイッチを選択するコラムブロッ
クデコーダと、包含して構成される半導体メモリ装置に
おいて、前記コラムブロック選択信号で所定のコラムブ
ロックを選択し、該選択されたコラムブロック内のゲー
ト手段のみ、前記コラムブロック選択信号及び前記コラ
ムアドレス選択信号に基づいて駆動する制御手段を、各
コラムブロック毎に設け、前記制御手段は、ソース端子
及びゲート端子に前記コラムブロック選択信号及び前記
コラムアドレス選択信号の反転信号がそれぞれ入力され
るＰＭＯＳトランジスタ（MP31）と、ゲート端子は前記
ＰＭＯＳトランジスタ（MP31）のゲート端子に連結され
て前記コラムアドレス選択信号の反転信号が入力され、
ソース端子は接地電圧端子に連結され、ドレイン端子は
前記ＰＭＯＳトランジスタ（MP31）のドレイン端子に連
結されて出力端子に連結される第１ＮＭＯＳトランジス
タ（MN31）と、ドレイン端子は前記ＰＭＯＳトランジス
タ（MP31）のソース端子に連結されて前記コラムブロッ
ク選択信号が入力され、ゲート端子には前記コラムアド
レス選択信号が入力され、ソース端子は前記ＰＭＯＳト
ランジスタ（MP31）及び前記第１ＮＭＯＳトランジスタ
（MN31）のドレイン端子に連結された出力端子に連結さ
れる第２ＮＭＯＳトランジスタ（MN32）と、から構成さ
れる。
ライン及びワードラインにそれぞれ連結された複数のメ
モリセルを有した複数のメモリセルアレイと、前記各メ
モリセルに貯蔵されたデータを感知して増幅する複数の
センスアンプ及び該センスアンプに対してデータを入出
力するゲート手段を複数備えたセンスアンプ部と、前 記
センスアンプ部のゲート手段を介して前記センスアンプ
とデータバスラインとを接続するセンスアンプローカル
入出力ラインと、を備えるコラムブロックを複数備え、
コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、前記各センスアンプローカル入出力ラインに介装さ
れて、前記センスアンプローカル入出力ラインと前記デ
ータバスラインとを導通／遮断する複数のスイッチを備
えるスイッチ部と、コラムブロック選択信号を出力し
て、前記スイッチ部のスイッチを選択するコラムブロッ
クデコーダと、包含して構成される半導体メモリ装置に
おいて、前記コラムブロック選択信号で所定のコラムブ
ロックを選択し、該選択されたコラムブロック内のゲー
ト手段のみ、前記コラムブロック選択信号及び前記コラ
ムアドレス選択信号に基づいて駆動する制御手段を、各
コラムブロック毎に設け、前記制御手段は、ソース端子
及びゲート端子に前記コラムブロック選択信号及び前記
コラムアドレス選択信号の反転信号がそれぞれ入力され
るＰＭＯＳトランジスタ（MP31）と、ゲート端子は前記
ＰＭＯＳトランジスタ（MP31）のゲート端子に連結され
て前記コラムアドレス選択信号の反転信号が入力され、
ソース端子は接地電圧端子に連結され、ドレイン端子は
前記ＰＭＯＳトランジスタ（MP31）のドレイン端子に連
結されて出力端子に連結される第１ＮＭＯＳトランジス
タ（MN31）と、ドレイン端子は前記ＰＭＯＳトランジス
タ（MP31）のソース端子に連結されて前記コラムブロッ
ク選択信号が入力され、ゲート端子には前記コラムアド
レス選択信号が入力され、ソース端子は前記ＰＭＯＳト
ランジスタ（MP31）及び前記第１ＮＭＯＳトランジスタ
（MN31）のドレイン端子に連結された出力端子に連結さ
れる第２ＮＭＯＳトランジスタ（MN32）と、から構成さ
れる。
【００１０】請求項３に記載の発明では、複数のビット
ライン及びワードラインにそれぞれ連結された複数のメ
モリセルを有した複数のメモリセルアレイと、前記各メ
モリセルに貯蔵されたデータを感知して増幅する複数の
センスアンプ及び該センスアンプに対してデータを入出
力するゲート手段を複数備えたセンスアンプ部と、前記
センスアンプ部のゲート手段を介して前記センスアンプ
とデータバスラインとを接続するセンスアンプローカル
入出力ラインと、を備えるコラムブロックを複 数備え、
コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、前記各センスアンプローカル入出力ラインに介装さ
れて、前記センスアンプローカル入出力ラインと前記デ
ータバスラインとを導通／遮断する複数のスイッチを備
えるスイッチ部と、コラムブロック選択信号を出力し
て、前記スイッチ部のスイッチを選択するコラムブロッ
クデコーダと、包含して構成される半導体メモリ装置に
おいて、前記コラムブロック選択信号で所定のコラムブ
ロックを選択し、該選択されたコラムブロック内のゲー
ト手段のみ、前記コラムブロック選択信号及び前記コラ
ムアドレス選択信号に基づいて駆動する制御手段を、各
コラムブロック毎に設け、前記制御手段は、ソース端子
及びゲート端子に前記コラムブロック選択信号及び前記
コラムアドレス選択信号の反転信号がそれぞれ入力され
るＰＭＯＳトランジスタ（MP41）と、ゲート端子は前記
ＰＭＯＳトランジスタ（MP41）のゲート端子に連結され
て前記コラムアドレス選択信号の反転信号が入力され、
ソース端子は接地電圧端子に連結され、ドレイン端子は
前記ＰＭＯＳトランジスタ（MP41）のドレイン端子に連
結されて出力端子に連結される第１ＮＭＯＳトランジス
タ（MN41）と、ドレイン端子は前記ＰＭＯＳトランジス
タ（MP41）のソース端子に連結されて前記コラムブロッ
ク選択信号が入力され、ゲート端子には前記コラムブロ
ック選択信号の反転信号が入力され、ソース端子は前記
ＰＭＯＳトランジスタ（MP41）及び前記第１ＮＭＯＳト
ランジスタ（MN41）のドレイン端子に連結された出力端
子に連結される第２ＮＭＯＳトランジスタ（MN42）と、
から構成される。
ライン及びワードラインにそれぞれ連結された複数のメ
モリセルを有した複数のメモリセルアレイと、前記各メ
モリセルに貯蔵されたデータを感知して増幅する複数の
センスアンプ及び該センスアンプに対してデータを入出
力するゲート手段を複数備えたセンスアンプ部と、前記
センスアンプ部のゲート手段を介して前記センスアンプ
とデータバスラインとを接続するセンスアンプローカル
入出力ラインと、を備えるコラムブロックを複 数備え、
コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、前記各センスアンプローカル入出力ラインに介装さ
れて、前記センスアンプローカル入出力ラインと前記デ
ータバスラインとを導通／遮断する複数のスイッチを備
えるスイッチ部と、コラムブロック選択信号を出力し
て、前記スイッチ部のスイッチを選択するコラムブロッ
クデコーダと、包含して構成される半導体メモリ装置に
おいて、前記コラムブロック選択信号で所定のコラムブ
ロックを選択し、該選択されたコラムブロック内のゲー
ト手段のみ、前記コラムブロック選択信号及び前記コラ
ムアドレス選択信号に基づいて駆動する制御手段を、各
コラムブロック毎に設け、前記制御手段は、ソース端子
及びゲート端子に前記コラムブロック選択信号及び前記
コラムアドレス選択信号の反転信号がそれぞれ入力され
るＰＭＯＳトランジスタ（MP41）と、ゲート端子は前記
ＰＭＯＳトランジスタ（MP41）のゲート端子に連結され
て前記コラムアドレス選択信号の反転信号が入力され、
ソース端子は接地電圧端子に連結され、ドレイン端子は
前記ＰＭＯＳトランジスタ（MP41）のドレイン端子に連
結されて出力端子に連結される第１ＮＭＯＳトランジス
タ（MN41）と、ドレイン端子は前記ＰＭＯＳトランジス
タ（MP41）のソース端子に連結されて前記コラムブロッ
ク選択信号が入力され、ゲート端子には前記コラムブロ
ック選択信号の反転信号が入力され、ソース端子は前記
ＰＭＯＳトランジスタ（MP41）及び前記第１ＮＭＯＳト
ランジスタ（MN41）のドレイン端子に連結された出力端
子に連結される第２ＮＭＯＳトランジスタ（MN42）と、
から構成される。
【００１１】請求項４に記載の発明では、複数のビット
ライン及びワードラインにそれぞれ連結された複数のメ
モリセルを有した複数のメモリセルアレイと、前記各メ
モリセルに貯蔵されたデータを感知して増幅する複数の
センスアンプ及び該センスアンプに対してデータを入出
力するゲート手段を複数備えたセンスアンプ部と、前記
センスアンプ部のゲート手段を介して前記センスアンプ
とデータバスラインとを接続するセンスアンプローカル
入出力ラインと、を備えるコラムブロックを複数備え、
コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、前記各センスアンプローカル入出力 ラインに介装さ
れて、前記センスアンプローカル入出力ラインと前記デ
ータバスラインとを導通／遮断する複数のスイッチを備
えるスイッチ部と、コラムブロック選択信号を出力し
て、前記スイッチ部のスイッチを選択するコラムブロッ
クデコーダと、包含して構成される半導体メモリ装置に
おいて、前記コラムブロック選択信号で所定のコラムブ
ロックを選択し、該選択されたコラムブロック内のゲー
ト手段のみ、前記コラムブロック選択信号及び前記コラ
ムアドレス選択信号に基づいて駆動する制御手段を、各
コラムブロック毎に設け、前記制御手段は、ソース端子
及びゲート端子に前記コラムアドレス選択信号及び前記
コラムブロック選択信号の反転信号がそれぞれ入力され
るＰＭＯＳトランジスタ（MP51）と、ゲート端子は前記
ＰＭＯＳトランジスタ（MP51）のゲート端子に連結され
て前記コラムブロック選択信号の反転信号が入力され、
ソース端子は接地電圧端子に連結され、ドレイン端子は
前記ＰＭＯＳトランジスタ（MP51）のドレイン端子に連
結されて出力端子に連結される第１ＮＭＯＳトランジス
タ（MN51）と、ドレイン端子は前記ＰＭＯＳトランジス
タ（MP51）のソース端子に連結されて前記コラムアドレ
ス選択信号が入力され、ゲート端子には前記コラムアド
レス選択信号の反転信号が入力され、ソース端子は前記
ＰＭＯＳトランジスタ（MP51）及び前記第１ＮＭＯＳト
ランジスタ（MN51）のドレイン端子に連結された出力端
子に連結される第２ＮＭＯＳトランジスタ（MN52）と、
から構成される。
ライン及びワードラインにそれぞれ連結された複数のメ
モリセルを有した複数のメモリセルアレイと、前記各メ
モリセルに貯蔵されたデータを感知して増幅する複数の
センスアンプ及び該センスアンプに対してデータを入出
力するゲート手段を複数備えたセンスアンプ部と、前記
センスアンプ部のゲート手段を介して前記センスアンプ
とデータバスラインとを接続するセンスアンプローカル
入出力ラインと、を備えるコラムブロックを複数備え、
コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、前記各センスアンプローカル入出力 ラインに介装さ
れて、前記センスアンプローカル入出力ラインと前記デ
ータバスラインとを導通／遮断する複数のスイッチを備
えるスイッチ部と、コラムブロック選択信号を出力し
て、前記スイッチ部のスイッチを選択するコラムブロッ
クデコーダと、包含して構成される半導体メモリ装置に
おいて、前記コラムブロック選択信号で所定のコラムブ
ロックを選択し、該選択されたコラムブロック内のゲー
ト手段のみ、前記コラムブロック選択信号及び前記コラ
ムアドレス選択信号に基づいて駆動する制御手段を、各
コラムブロック毎に設け、前記制御手段は、ソース端子
及びゲート端子に前記コラムアドレス選択信号及び前記
コラムブロック選択信号の反転信号がそれぞれ入力され
るＰＭＯＳトランジスタ（MP51）と、ゲート端子は前記
ＰＭＯＳトランジスタ（MP51）のゲート端子に連結され
て前記コラムブロック選択信号の反転信号が入力され、
ソース端子は接地電圧端子に連結され、ドレイン端子は
前記ＰＭＯＳトランジスタ（MP51）のドレイン端子に連
結されて出力端子に連結される第１ＮＭＯＳトランジス
タ（MN51）と、ドレイン端子は前記ＰＭＯＳトランジス
タ（MP51）のソース端子に連結されて前記コラムアドレ
ス選択信号が入力され、ゲート端子には前記コラムアド
レス選択信号の反転信号が入力され、ソース端子は前記
ＰＭＯＳトランジスタ（MP51）及び前記第１ＮＭＯＳト
ランジスタ（MN51）のドレイン端子に連結された出力端
子に連結される第２ＮＭＯＳトランジスタ（MN52）と、
から構成される。
【００１２】請求項５に記載の発明では、複数のビット
ライン及びワードラインにそれぞれ連結された複数のメ
モリセルを有した複数のメモリセルアレイと、前記各メ
モリセルに貯蔵されたデータを感知して増幅する複数の
センスアンプ及び該センスアンプに対してデータを入出
力するゲート手段を複数備えたセンスアンプ部と、前記
センスアンプ部のゲート手段を介して前記センスアンプ
とデータバスラインとを接続するセンスアンプローカル
入出力ラインと、を備えるコラムブロックを複数備え、
コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、前記各センスアンプローカル入出力ラインに介装さ
れて、前記センスアンプローカル入出力ラインと前記デ
ータバスラインとを導通／遮断する複数のスイッチを備
えるスイッチ部と、コラムブロッ ク選択信号を出力し
て、前記スイッチ部のスイッチを選択するコラムブロッ
クデコーダと、包含して構成される半導体メモリ装置に
おいて、前記コラムブロック選択信号で所定のコラムブ
ロックを選択し、該選択されたコラムブロック内のゲー
ト手段のみ、前記コラムブロック選択信号及び前記コラ
ムアドレス選択信号に基づいて駆動する制御手段を、各
コラムブロック毎に設け、前記制御手段は、ソース端子
及びゲート端子に前記コラムアドレス選択信号及び前記
コラムブロック選択信号の反転信号がそれぞれ入力され
るＰＭＯＳトランジスタ（MP61）と、ゲート端子は前記
ＰＭＯＳトランジスタ（MP61）のゲート端子に連結され
て前記コラムブロック選択信号の反転信号が入力され、
ソース端子は接地電圧端子に連結され、ドレイン端子は
前記ＰＭＯＳトランジスタ（MP61）のドレイン端子に連
結されて出力端子に連結される第１ＮＭＯＳトランジス
タ（MN61）と、ソース端子は前記第１ＮＭＯＳトランジ
スタ（MN61）のソース端子に連結されて接地電圧端子に
連結され、ゲート端子には前記コラムアドレス選択信号
の反転信号が入力され、ドレイン端子は前記ＰＭＯＳト
ランジスタ（MP61）及び前記第１ＮＭＯＳトランジスタ
（MN61）のドレイン端子に連結された出力端子に連結さ
れる第２ＮＭＯＳトランジスタ（MN62）と、から構成さ
れる。
ライン及びワードラインにそれぞれ連結された複数のメ
モリセルを有した複数のメモリセルアレイと、前記各メ
モリセルに貯蔵されたデータを感知して増幅する複数の
センスアンプ及び該センスアンプに対してデータを入出
力するゲート手段を複数備えたセンスアンプ部と、前記
センスアンプ部のゲート手段を介して前記センスアンプ
とデータバスラインとを接続するセンスアンプローカル
入出力ラインと、を備えるコラムブロックを複数備え、
コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、前記各センスアンプローカル入出力ラインに介装さ
れて、前記センスアンプローカル入出力ラインと前記デ
ータバスラインとを導通／遮断する複数のスイッチを備
えるスイッチ部と、コラムブロッ ク選択信号を出力し
て、前記スイッチ部のスイッチを選択するコラムブロッ
クデコーダと、包含して構成される半導体メモリ装置に
おいて、前記コラムブロック選択信号で所定のコラムブ
ロックを選択し、該選択されたコラムブロック内のゲー
ト手段のみ、前記コラムブロック選択信号及び前記コラ
ムアドレス選択信号に基づいて駆動する制御手段を、各
コラムブロック毎に設け、前記制御手段は、ソース端子
及びゲート端子に前記コラムアドレス選択信号及び前記
コラムブロック選択信号の反転信号がそれぞれ入力され
るＰＭＯＳトランジスタ（MP61）と、ゲート端子は前記
ＰＭＯＳトランジスタ（MP61）のゲート端子に連結され
て前記コラムブロック選択信号の反転信号が入力され、
ソース端子は接地電圧端子に連結され、ドレイン端子は
前記ＰＭＯＳトランジスタ（MP61）のドレイン端子に連
結されて出力端子に連結される第１ＮＭＯＳトランジス
タ（MN61）と、ソース端子は前記第１ＮＭＯＳトランジ
スタ（MN61）のソース端子に連結されて接地電圧端子に
連結され、ゲート端子には前記コラムアドレス選択信号
の反転信号が入力され、ドレイン端子は前記ＰＭＯＳト
ランジスタ（MP61）及び前記第１ＮＭＯＳトランジスタ
（MN61）のドレイン端子に連結された出力端子に連結さ
れる第２ＮＭＯＳトランジスタ（MN62）と、から構成さ
れる。
【００１３】請求項６に記載の発明では、複数のビット
ライン及びワードラインにそれぞれ連結された複数のメ
モリセルを有した複数のメモリセルアレイと、前記各メ
モリセルに貯蔵されたデータを感知して増幅する複数の
センスアンプ及び該センスアンプに対してデータを入出
力するゲート手段を複数備えたセンスアンプ部と、前記
センスアンプ部のゲート手段を介して前記センスアンプ
とデータバスラインとを接続するセンスアンプローカル
入出力ラインと、を備えるコラムブロックを複数備え、
コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、前記各センスアンプローカル入出力ラインに介装さ
れて、前記センスアンプローカル入出力ラインと前記デ
ータバスラインとを導通／遮断する複数のスイッチを備
えるスイッチ部と、コラムブロック選択信号を出力し
て、前記スイッチ部のスイッチを選択するコラムブロッ
クデコーダと、包含して構成される半導体メモリ装置に
おいて、前記コラムブロック 選択信号で所定のコラムブ
ロックを選択し、該選択されたコラムブロック内のゲー
ト手段のみ、前記コラムブロック選択信号及び前記コラ
ムアドレス選択信号に基づいて駆動する制御手段を、各
コラムブロック毎に設け、前記制御手段は、ソース端子
及びゲート端子に前記コラムブロック選択信号及び前記
コラムアドレス選択信号の反転信号がそれぞれ入力され
るＰＭＯＳトランジスタ（MP71）と、ゲート端子は前記
ＰＭＯＳトランジスタ（MP71）のゲート端子に連結され
て前記コラムアドレス選択信号の反転信号が入力され、
ソース端子は接地電圧端子に連結され、ドレイン端子は
前記ＰＭＯＳトランジスタ（MP71）のドレイン端子に連
結されて出力端子に連結される第１ＮＭＯＳトランジス
タ（MN71）と、ソース端子は前記第１ＮＭＯＳトランジ
スタ（MN71）のソース端子に連結されて接地電圧端子に
連結され、ゲート端子には前記コラムブロック選択信号
の反転信号が入力され、ドレイン端子は前記ＰＭＯＳト
ランジスタ（MP71）及び前記第１ＮＭＯＳトランジスタ
（MN71）のドレイン端子に連結された出力端子に連結さ
れる第２ＮＭＯＳトランジスタ（MN72）と、から構成さ
れる。
ライン及びワードラインにそれぞれ連結された複数のメ
モリセルを有した複数のメモリセルアレイと、前記各メ
モリセルに貯蔵されたデータを感知して増幅する複数の
センスアンプ及び該センスアンプに対してデータを入出
力するゲート手段を複数備えたセンスアンプ部と、前記
センスアンプ部のゲート手段を介して前記センスアンプ
とデータバスラインとを接続するセンスアンプローカル
入出力ラインと、を備えるコラムブロックを複数備え、
コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、前記各センスアンプローカル入出力ラインに介装さ
れて、前記センスアンプローカル入出力ラインと前記デ
ータバスラインとを導通／遮断する複数のスイッチを備
えるスイッチ部と、コラムブロック選択信号を出力し
て、前記スイッチ部のスイッチを選択するコラムブロッ
クデコーダと、包含して構成される半導体メモリ装置に
おいて、前記コラムブロック 選択信号で所定のコラムブ
ロックを選択し、該選択されたコラムブロック内のゲー
ト手段のみ、前記コラムブロック選択信号及び前記コラ
ムアドレス選択信号に基づいて駆動する制御手段を、各
コラムブロック毎に設け、前記制御手段は、ソース端子
及びゲート端子に前記コラムブロック選択信号及び前記
コラムアドレス選択信号の反転信号がそれぞれ入力され
るＰＭＯＳトランジスタ（MP71）と、ゲート端子は前記
ＰＭＯＳトランジスタ（MP71）のゲート端子に連結され
て前記コラムアドレス選択信号の反転信号が入力され、
ソース端子は接地電圧端子に連結され、ドレイン端子は
前記ＰＭＯＳトランジスタ（MP71）のドレイン端子に連
結されて出力端子に連結される第１ＮＭＯＳトランジス
タ（MN71）と、ソース端子は前記第１ＮＭＯＳトランジ
スタ（MN71）のソース端子に連結されて接地電圧端子に
連結され、ゲート端子には前記コラムブロック選択信号
の反転信号が入力され、ドレイン端子は前記ＰＭＯＳト
ランジスタ（MP71）及び前記第１ＮＭＯＳトランジスタ
（MN71）のドレイン端子に連結された出力端子に連結さ
れる第２ＮＭＯＳトランジスタ（MN72）と、から構成さ
れる。
【００１４】請求項７に記載の発明では、複数のビット
ライン及びワードラインにそれぞれ連結された複数のメ
モリセルを有した複数のメモリセルアレイと、前記各メ
モリセルに貯蔵されたデータを感知して増幅する複数の
センスアンプ及び該センスアンプに対してデータを入出
力するゲート手段を複数備えたセンスアンプ部と、前記
センスアンプ部のゲート手段を介して前記センスアンプ
とデータバスラインとを接続するセンスアンプローカル
入出力ラインと、を備えるコラムブロックを複数備え、
コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、前記各センスアンプローカル入出力ラインに介装さ
れて、前記センスアンプローカル入出力ラインと前記デ
ータバスラインとを導通／遮断する複数のスイッチを備
えるスイッチ部と、コラムブロック選択信号を出力し
て、前記スイッチ部のスイッチを選択するコラムブロッ
クデコーダと、包含して構成される半導体メモリ装置に
おいて、前記コラムブロック選択信号で所定のコラムブ
ロックを選択し、該選択されたコラムブロック内のゲー
ト手段のみ、前記コラムブロック選択信号及び前記コラ
ムアドレス選択信号に 基づいて駆動する制御手段を、各
コラムブロック毎に設け、前記制御手段は、ソース端子
及びゲート端子に前記コラムブロック選択信号及び前記
コラムアドレス選択信号の反転信号がそれぞれ入力され
るＰＭＯＳトランジスタ（MP81）と、ゲート端子は前記
ＰＭＯＳトランジスタ（MP81）のゲート端子に連結され
て前記コラムアドレス選択信号の反転信号が入力され、
ソース端子は接地電圧端子に連結され、ドレイン端子は
前記ＰＭＯＳトランジスタ（MP81）のドレイン端子に連
結されて出力端子に連結されるＮＭＯＳトランジスタ
（MN81）と、から構成される。
ライン及びワードラインにそれぞれ連結された複数のメ
モリセルを有した複数のメモリセルアレイと、前記各メ
モリセルに貯蔵されたデータを感知して増幅する複数の
センスアンプ及び該センスアンプに対してデータを入出
力するゲート手段を複数備えたセンスアンプ部と、前記
センスアンプ部のゲート手段を介して前記センスアンプ
とデータバスラインとを接続するセンスアンプローカル
入出力ラインと、を備えるコラムブロックを複数備え、
コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、前記各センスアンプローカル入出力ラインに介装さ
れて、前記センスアンプローカル入出力ラインと前記デ
ータバスラインとを導通／遮断する複数のスイッチを備
えるスイッチ部と、コラムブロック選択信号を出力し
て、前記スイッチ部のスイッチを選択するコラムブロッ
クデコーダと、包含して構成される半導体メモリ装置に
おいて、前記コラムブロック選択信号で所定のコラムブ
ロックを選択し、該選択されたコラムブロック内のゲー
ト手段のみ、前記コラムブロック選択信号及び前記コラ
ムアドレス選択信号に 基づいて駆動する制御手段を、各
コラムブロック毎に設け、前記制御手段は、ソース端子
及びゲート端子に前記コラムブロック選択信号及び前記
コラムアドレス選択信号の反転信号がそれぞれ入力され
るＰＭＯＳトランジスタ（MP81）と、ゲート端子は前記
ＰＭＯＳトランジスタ（MP81）のゲート端子に連結され
て前記コラムアドレス選択信号の反転信号が入力され、
ソース端子は接地電圧端子に連結され、ドレイン端子は
前記ＰＭＯＳトランジスタ（MP81）のドレイン端子に連
結されて出力端子に連結されるＮＭＯＳトランジスタ
（MN81）と、から構成される。
【００１５】請求項８に記載の発明では、前記制御手段
は、前記コラムブロック選択信号及び前記コラムアドレ
ス選択信号がハイ状態であるとき、前記ゲート手段をオ
ンさせる制御信号を出力する。
は、前記コラムブロック選択信号及び前記コラムアドレ
ス選択信号がハイ状態であるとき、前記ゲート手段をオ
ンさせる制御信号を出力する。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を、図
１及び図２を用いて説明する。本発明に係る半導体メモ
リ装置は、複数のビットライン及びワードラインにそれ
ぞれ連結された複数個のメモリセルを有した複数のメモ
リセルアレイ 150-i〜150-l と、前記各メモリセルに貯
蔵されたデータを正確に感知して増幅する複数のセンス
アンプ120 及びそれらのセンスアンプ120 に対してデー
タを入出力するゲート手段であるＹ−ゲート190 を複数
備えたセンスアンプ部 130-i〜130-m と、前記センスア
ンプ部 130-i〜130-m のＹ−ゲート190 を介して前記セ
ンスアンプ120 とデータバスラインDBIO0,DBIOB0,DBIO
1,DBIOB1 とを接続するセンスアンプローカル入出力ラ
イン SAIOi〜SAIOm,SAIOBi〜SAIOBmと、を備えるコラム
ブロック 110-i〜110-m を複数備え、コラムアドレス選
択信号mYSEL を出力して、各コラムブロック 110-i〜11
0-m 内の同一コラムのＹ−ゲート190 を駆動するコラム
デコーダ160 と、前記 各センスアンプローカル入出力
ライン SAIOi〜SAIOm,SAIOBi〜SAIOBmに介装されて、前
記センスアンプローカル入出力ライン SAIOi〜SAIOm,SA
IOBi〜SAIOBmと前記データバスラインDBIO0,DBIOB0,DBI
O1,DBIOB1 とを導通／遮断する複数のスイッチ SWi〜SW
m,SWBi〜SWBmを備えるスイッチ部180 と、コラムブロッ
ク選択信号CBSELi〜CBSELlを出力して、前記スイッチ部
180 のスイッチ SWi〜SWm,SWBi〜SWBmを選択するコラム
ブロックデコーダ170 と、包含して構成される半導体メ
モリ装置において、前記コラムブロック選択信号CBSELi
〜CBSELlで所定のコラムブロック 110-i〜110-m を選択
し、該選択されたコラムブロック内のＹ−ゲート190 の
み、前記コラムブロック選択信号CBSELi〜CBSELl及び前
記コラムアドレス選択信号mYSEL に基づいて駆動する制
御手段としての制御信号発生部 140-i〜140-m を、各コ
ラムブロック 110-i〜110-m 毎に設けた構成である。
１及び図２を用いて説明する。本発明に係る半導体メモ
リ装置は、複数のビットライン及びワードラインにそれ
ぞれ連結された複数個のメモリセルを有した複数のメモ
リセルアレイ 150-i〜150-l と、前記各メモリセルに貯
蔵されたデータを正確に感知して増幅する複数のセンス
アンプ120 及びそれらのセンスアンプ120 に対してデー
タを入出力するゲート手段であるＹ−ゲート190 を複数
備えたセンスアンプ部 130-i〜130-m と、前記センスア
ンプ部 130-i〜130-m のＹ−ゲート190 を介して前記セ
ンスアンプ120 とデータバスラインDBIO0,DBIOB0,DBIO
1,DBIOB1 とを接続するセンスアンプローカル入出力ラ
イン SAIOi〜SAIOm,SAIOBi〜SAIOBmと、を備えるコラム
ブロック 110-i〜110-m を複数備え、コラムアドレス選
択信号mYSEL を出力して、各コラムブロック 110-i〜11
0-m 内の同一コラムのＹ−ゲート190 を駆動するコラム
デコーダ160 と、前記 各センスアンプローカル入出力
ライン SAIOi〜SAIOm,SAIOBi〜SAIOBmに介装されて、前
記センスアンプローカル入出力ライン SAIOi〜SAIOm,SA
IOBi〜SAIOBmと前記データバスラインDBIO0,DBIOB0,DBI
O1,DBIOB1 とを導通／遮断する複数のスイッチ SWi〜SW
m,SWBi〜SWBmを備えるスイッチ部180 と、コラムブロッ
ク選択信号CBSELi〜CBSELlを出力して、前記スイッチ部
180 のスイッチ SWi〜SWm,SWBi〜SWBmを選択するコラム
ブロックデコーダ170 と、包含して構成される半導体メ
モリ装置において、前記コラムブロック選択信号CBSELi
〜CBSELlで所定のコラムブロック 110-i〜110-m を選択
し、該選択されたコラムブロック内のＹ−ゲート190 の
み、前記コラムブロック選択信号CBSELi〜CBSELl及び前
記コラムアドレス選択信号mYSEL に基づいて駆動する制
御手段としての制御信号発生部 140-i〜140-m を、各コ
ラムブロック 110-i〜110-m 毎に設けた構成である。
【００１７】前記Ｙ−ゲート190 を駆動するための、前
記各制御信号発生部 140-i〜140-m内の制御信号発生回
路200 の第１実施形態は、図２に示したように、ソース
端子及びゲート端子に前記コラムアドレス選択信号mYSE
L 及び前記コラムブロック選択信号の反転信号CBSELBが
それぞれ入力されるＰＭＯＳトランジスタMP11と、ゲー
ト端子は前記ＰＭＯＳトランジスタMP11のゲート端子に
連結されて前記コラムブロック選択信号の反転信号CBSE
LBが入力され、ソース端子は接地電圧端子VSSに連結さ
れ、ドレイン端子は前記ＰＭＯＳトランジスタMP11のド
レイン端子に連結されて出力端子に連結される第１ＮＭ
ＯＳトランジスタMN11と、ドレイン端子は前記ＰＭＯＳ
トランジスタMP11のソース端子に連結されて前記コラム
アドレス選択信号mYSEL が入力され、ゲート端子には前
記コラムブロック選択信号CBSELが入力され、ソース端
子は前記ＰＭＯＳトランジスタMP11及び前記第１ＮＭＯ
ＳトランジスタMN11のドレイン端子に連結された出力端
子に連結される第２ＮＭＯＳトランジスタMN12と、から
構成されている。
記各制御信号発生部 140-i〜140-m内の制御信号発生回
路200 の第１実施形態は、図２に示したように、ソース
端子及びゲート端子に前記コラムアドレス選択信号mYSE
L 及び前記コラムブロック選択信号の反転信号CBSELBが
それぞれ入力されるＰＭＯＳトランジスタMP11と、ゲー
ト端子は前記ＰＭＯＳトランジスタMP11のゲート端子に
連結されて前記コラムブロック選択信号の反転信号CBSE
LBが入力され、ソース端子は接地電圧端子VSSに連結さ
れ、ドレイン端子は前記ＰＭＯＳトランジスタMP11のド
レイン端子に連結されて出力端子に連結される第１ＮＭ
ＯＳトランジスタMN11と、ドレイン端子は前記ＰＭＯＳ
トランジスタMP11のソース端子に連結されて前記コラム
アドレス選択信号mYSEL が入力され、ゲート端子には前
記コラムブロック選択信号CBSELが入力され、ソース端
子は前記ＰＭＯＳトランジスタMP11及び前記第１ＮＭＯ
ＳトランジスタMN11のドレイン端子に連結された出力端
子に連結される第２ＮＭＯＳトランジスタMN12と、から
構成されている。
【００１８】次に、このように構成された本発明に係る
半導体メモリ装置の動作を説明する。例えば、コラムブ
ロック110-k のメモリセルアレイ150-k 内のアドレスＰ
を有するメモリセルに記録されたデータをリードする場
合、ローアドレス信号／RASによりワードライン駆動部1
00 が所定のワードラインを駆動する。
半導体メモリ装置の動作を説明する。例えば、コラムブ
ロック110-k のメモリセルアレイ150-k 内のアドレスＰ
を有するメモリセルに記録されたデータをリードする場
合、ローアドレス信号／RASによりワードライン駆動部1
00 が所定のワードラインを駆動する。
【００１９】次いで、コラム動作が開始されると、コラ
ムデコーダ160 は、入力されるコラムアドレス信号をデ
コーディングして、所定のビットラインを選択するため
のコラムアドレス選択信号mYSEL を出力し、コラムブロ
ックデコーダ170 は、所定のコラムブロック110-k,110-
l を選択するためのコラムブロック選択信号CBSELkを出
力する。
ムデコーダ160 は、入力されるコラムアドレス信号をデ
コーディングして、所定のビットラインを選択するため
のコラムアドレス選択信号mYSEL を出力し、コラムブロ
ックデコーダ170 は、所定のコラムブロック110-k,110-
l を選択するためのコラムブロック選択信号CBSELkを出
力する。
【００２０】次いで、制御信号発生部140-k,140-l は、
前記コラムアドレス選択信号mYSEL及びコラムブロック
選択信号CBSELkをそれぞれ入力し、それらの信号mYSEL,
CBSELkにより選択された該当のセンスアンプ120-k,120-
l のＹ−ゲート190 のみをオンさせるための制御信号sY
SELk,sYSELlを以下のように出力する。即ち、両信号mYS
EL,CBSELkが‘ハイ(high)’レベルであるときだけ、制
御信号sYSELk,sYSELlが出力される。
前記コラムアドレス選択信号mYSEL及びコラムブロック
選択信号CBSELkをそれぞれ入力し、それらの信号mYSEL,
CBSELkにより選択された該当のセンスアンプ120-k,120-
l のＹ−ゲート190 のみをオンさせるための制御信号sY
SELk,sYSELlを以下のように出力する。即ち、両信号mYS
EL,CBSELkが‘ハイ(high)’レベルであるときだけ、制
御信号sYSELk,sYSELlが出力される。
【００２１】図２に示したような、制御信号発生部140-
k,140-l 内の各制御信号発生回路200 では、コラムアド
レス選択信号mYSEL 及びコラムブロック選択信号CBSELk
が‘ハイ’レベルに入力されると、ＰＭＯＳトランジス
タMP11及び第１ＮＭＯＳトランジスタMN11のゲート端子
には前記コラムブロック選択信号CBSELkの反転された
‘ロー(Low) ’レベルのコラムブロック選択信号CBSELB
k が入力されるため、前記ＰＭＯＳトランジスタMP11は
ターンオンされて、前記第１ＮＭＯＳトランジスタMN11
はターンオフされる。
k,140-l 内の各制御信号発生回路200 では、コラムアド
レス選択信号mYSEL 及びコラムブロック選択信号CBSELk
が‘ハイ’レベルに入力されると、ＰＭＯＳトランジス
タMP11及び第１ＮＭＯＳトランジスタMN11のゲート端子
には前記コラムブロック選択信号CBSELkの反転された
‘ロー(Low) ’レベルのコラムブロック選択信号CBSELB
k が入力されるため、前記ＰＭＯＳトランジスタMP11は
ターンオンされて、前記第１ＮＭＯＳトランジスタMN11
はターンオフされる。
【００２２】よって、前記ＰＭＯＳトランジスタMP11の
ソース端子に入力された‘ハイ’レベルのコラムアドレ
ス選択信号mYSEL がドレイン端子側の出力端子に入力さ
れるため、‘ハイ’レベルのＹ−ゲート190 の制御信号
sYSELk,sYSELl がそれぞれ発生される。このとき、第２
ＮＭＯＳトランジスタMN12のゲート端子には‘ハイ’レ
ベルのコラムブロック選択信号CBSELkが入力して、前記
第２ＮＭＯＳトランジスタMN12がターンオンされるた
め、前記ＰＭＯＳトランジスタMP11に連結された前記第
２ＮＭＯＳトランジスタMN12のドレイン端子に入力する
‘ハイ’レベルのコラムアドレス選択信号mYSEL がソー
ス端子側の出力端子に一層速く伝送される。
ソース端子に入力された‘ハイ’レベルのコラムアドレ
ス選択信号mYSEL がドレイン端子側の出力端子に入力さ
れるため、‘ハイ’レベルのＹ−ゲート190 の制御信号
sYSELk,sYSELl がそれぞれ発生される。このとき、第２
ＮＭＯＳトランジスタMN12のゲート端子には‘ハイ’レ
ベルのコラムブロック選択信号CBSELkが入力して、前記
第２ＮＭＯＳトランジスタMN12がターンオンされるた
め、前記ＰＭＯＳトランジスタMP11に連結された前記第
２ＮＭＯＳトランジスタMN12のドレイン端子に入力する
‘ハイ’レベルのコラムアドレス選択信号mYSEL がソー
ス端子側の出力端子に一層速く伝送される。
【００２３】このように、前記制御信号発生部140-k,14
0-l から発生された‘ハイ’レベルの制御信号sYSELk,s
YSELl によって所定コラムブロック110-k,110-l におけ
るセンスアンプ120-k,120-l のＹ−ゲート190 の第１，
第２ＮＭＯＳトランジスタMN11,MN12 がターンオンさ
れ、該当のビットラインに出力されたデータが、該当の
センスアンプローカル入出力ラインSAIOk,SAIOBk,SAIO
l,SAIOBl に出力される。
0-l から発生された‘ハイ’レベルの制御信号sYSELk,s
YSELl によって所定コラムブロック110-k,110-l におけ
るセンスアンプ120-k,120-l のＹ−ゲート190 の第１，
第２ＮＭＯＳトランジスタMN11,MN12 がターンオンさ
れ、該当のビットラインに出力されたデータが、該当の
センスアンプローカル入出力ラインSAIOk,SAIOBk,SAIO
l,SAIOBl に出力される。
【００２４】次いで、前記コラムブロックデコーダ170
のコラムブロック選択信号CBSELkにより選択されたスイ
ッチSWk,SWBk,SWl,SWBl が動作して、該当のセンスアン
プローカル入出力ラインSAIOk,SAIOBk,SAIOl,SAIOBl と
該当のデータバス入出力ラインDBIO1,DBIOB1,DBIO0,DBI
OB0 とが連結されて、所定アドレスＰに記録されたデー
タが外部に出力されるようになる。
のコラムブロック選択信号CBSELkにより選択されたスイ
ッチSWk,SWBk,SWl,SWBl が動作して、該当のセンスアン
プローカル入出力ラインSAIOk,SAIOBk,SAIOl,SAIOBl と
該当のデータバス入出力ラインDBIO1,DBIOB1,DBIO0,DBI
OB0 とが連結されて、所定アドレスＰに記録されたデー
タが外部に出力されるようになる。
【００２５】次に、本発明に係る半導体メモリ装置の制
御信号発生回路200 の第２〜第７実施形態について説明
する。本発明に係る半導体メモリ装置の第２実施形態の
制御信号発生回路200 は、図３に示したように、ソース
端子及びゲート端子に前記コラムブロック選択信号CBSE
L 及び前記コラムアドレス選択信号の反転信号mYSELBが
それぞれ入力されるＰＭＯＳトランジスタMP31と、ゲー
ト端子は前記ＰＭＯＳトランジスタMP31のゲート端子に
連結されて前記コラムアドレス選択信号の反転信号mYSE
LBが入力され、ソース端子は接地電圧端子VSS に連結さ
れ、ドレイン端子は前記ＰＭＯＳトランジスタMP31のド
レイン端子に連結されて出力端子に連結される第１ＮＭ
ＯＳトランジスタMN31と、ドレイン端子は前記ＰＭＯＳ
トランジスタMP31のソース端子に連結されて前記コラム
ブロック選択信号CBSEL が入力され、ゲート端子には前
記コラムアドレス選択信号mYSEL が入力され、ソース端
子は前記ＰＭＯＳトランジスタMP31及び前記第１ＮＭＯ
ＳトランジスタMN31のドレイン端子に連結された出力端
子に連結される第２ＮＭＯＳトランジスタMN32と、から
構成されている。
御信号発生回路200 の第２〜第７実施形態について説明
する。本発明に係る半導体メモリ装置の第２実施形態の
制御信号発生回路200 は、図３に示したように、ソース
端子及びゲート端子に前記コラムブロック選択信号CBSE
L 及び前記コラムアドレス選択信号の反転信号mYSELBが
それぞれ入力されるＰＭＯＳトランジスタMP31と、ゲー
ト端子は前記ＰＭＯＳトランジスタMP31のゲート端子に
連結されて前記コラムアドレス選択信号の反転信号mYSE
LBが入力され、ソース端子は接地電圧端子VSS に連結さ
れ、ドレイン端子は前記ＰＭＯＳトランジスタMP31のド
レイン端子に連結されて出力端子に連結される第１ＮＭ
ＯＳトランジスタMN31と、ドレイン端子は前記ＰＭＯＳ
トランジスタMP31のソース端子に連結されて前記コラム
ブロック選択信号CBSEL が入力され、ゲート端子には前
記コラムアドレス選択信号mYSEL が入力され、ソース端
子は前記ＰＭＯＳトランジスタMP31及び前記第１ＮＭＯ
ＳトランジスタMN31のドレイン端子に連結された出力端
子に連結される第２ＮＭＯＳトランジスタMN32と、から
構成されている。
【００２６】また、本発明に係る半導体メモリ装置の第
３実施形態の制御信号発生回路200は、図４に示したよ
うに、ソース端子及びゲート端子に前記コラムブロック
選択信号CBSEL 及び前記コラムアドレス選択信号の反転
信号mYSELBがそれぞれ入力されるＰＭＯＳトランジスタ
MP41と、ゲート端子は前記ＰＭＯＳトランジスタMP41の
ゲート端子に連結されて前記コラムアドレス選択信号の
反転信号mYSELBが入力され、ソース端子は接地電圧端子
VSS に連結され、ドレイン端子は前記ＰＭＯＳトランジ
スタMP41のドレイン端子に連結されて出力端子に連結さ
れる第１ＮＭＯＳトランジスタMN41と、ドレイン端子は
前記ＰＭＯＳトランジスタMP41のソース端子に連結され
て前記コラムブロック選択信号CBSEL が入力され、ゲー
ト端子には前記コラムブロック選択信号の反転信号CBSE
LBが入力され、ソース端子は前記ＰＭＯＳトランジスタ
MP41及び前記第１ＮＭＯＳトランジスタMN41のドレイン
端子に連結された出力端子に連結される第２ＮＭＯＳト
ランジスタMN42と、から構成されている。
３実施形態の制御信号発生回路200は、図４に示したよ
うに、ソース端子及びゲート端子に前記コラムブロック
選択信号CBSEL 及び前記コラムアドレス選択信号の反転
信号mYSELBがそれぞれ入力されるＰＭＯＳトランジスタ
MP41と、ゲート端子は前記ＰＭＯＳトランジスタMP41の
ゲート端子に連結されて前記コラムアドレス選択信号の
反転信号mYSELBが入力され、ソース端子は接地電圧端子
VSS に連結され、ドレイン端子は前記ＰＭＯＳトランジ
スタMP41のドレイン端子に連結されて出力端子に連結さ
れる第１ＮＭＯＳトランジスタMN41と、ドレイン端子は
前記ＰＭＯＳトランジスタMP41のソース端子に連結され
て前記コラムブロック選択信号CBSEL が入力され、ゲー
ト端子には前記コラムブロック選択信号の反転信号CBSE
LBが入力され、ソース端子は前記ＰＭＯＳトランジスタ
MP41及び前記第１ＮＭＯＳトランジスタMN41のドレイン
端子に連結された出力端子に連結される第２ＮＭＯＳト
ランジスタMN42と、から構成されている。
【００２７】また、本発明に係る半導体メモリ装置の第
４実施形態の制御信号発生回路200は、図５に示したよ
うに、ソース端子及びゲート端子に前記コラムアドレス
選択信号mYSEL 及び前記コラムブロック選択信号の反転
信号CBSELBがそれぞれ入力されるＰＭＯＳトランジスタ
MP51と、ゲート端子は前記ＰＭＯＳトランジスタMP51の
ゲート端子に連結されて前記コラムブロック選択信号の
反転信号CBSELBが入力され、ソース端子は接地電圧端子
VSS に連結され、ドレイン端子は前記ＰＭＯＳトランジ
スタMP51のドレイン端子に連結されて出力端子に連結さ
れる第１ＮＭＯＳトランジスタMN51と、ドレイン端子は
前記ＰＭＯＳトランジスタMP51のソース端子に連結され
て前記コラムアドレス選択信号mYSEL が入力され、ゲー
ト端子には前記コラムアドレス選択信号の反転信号mYSE
LBが入力され、ソース端子は前記ＰＭＯＳトランジスタ
MP51及び前記第１ＮＭＯＳトランジスタMN51のドレイン
端子に連結された出力端子に連結される第２ＮＭＯＳト
ランジスタMN52と、から構成されている。
４実施形態の制御信号発生回路200は、図５に示したよ
うに、ソース端子及びゲート端子に前記コラムアドレス
選択信号mYSEL 及び前記コラムブロック選択信号の反転
信号CBSELBがそれぞれ入力されるＰＭＯＳトランジスタ
MP51と、ゲート端子は前記ＰＭＯＳトランジスタMP51の
ゲート端子に連結されて前記コラムブロック選択信号の
反転信号CBSELBが入力され、ソース端子は接地電圧端子
VSS に連結され、ドレイン端子は前記ＰＭＯＳトランジ
スタMP51のドレイン端子に連結されて出力端子に連結さ
れる第１ＮＭＯＳトランジスタMN51と、ドレイン端子は
前記ＰＭＯＳトランジスタMP51のソース端子に連結され
て前記コラムアドレス選択信号mYSEL が入力され、ゲー
ト端子には前記コラムアドレス選択信号の反転信号mYSE
LBが入力され、ソース端子は前記ＰＭＯＳトランジスタ
MP51及び前記第１ＮＭＯＳトランジスタMN51のドレイン
端子に連結された出力端子に連結される第２ＮＭＯＳト
ランジスタMN52と、から構成されている。
【００２８】また、本発明に係る半導体メモリ装置の第
５実施形態の制御信号発生回路200は、図６に示したよ
うに、ソース端子及びゲート端子に前記コラムアドレス
選択信号mYSEL 及び前記コラムブロック選択信号の反転
信号CBSELBがそれぞれ入力されるＰＭＯＳトランジスタ
MP61と、ゲート端子は前記ＰＭＯＳトランジスタMP61の
ゲート端子に連結されて前記コラムブロック選択信号の
反転信号CBSELBが入力され、ソース端子は接地電圧端子
VSS に連結され、ドレイン端子は前記ＰＭＯＳトランジ
スタMP61のドレイン端子に連結されて出力端子に連結さ
れる第１ＮＭＯＳトランジスタMN61と、ソース端子は前
記第１ＮＭＯＳトランジスタMN61のソース端子に連結さ
れて接地電圧端子VSS に連結され、ゲート端子には前記
コラムアドレス選択信号の反転信号mYSELBが入力され、
ドレイン端子は前記ＰＭＯＳトランジスタMP61及び前記
第１ＮＭＯＳトランジスタMN61のドレイン端子に連結さ
れた出力端子に連結される第２ＮＭＯＳトランジスタMN
62と、から構成されている。
５実施形態の制御信号発生回路200は、図６に示したよ
うに、ソース端子及びゲート端子に前記コラムアドレス
選択信号mYSEL 及び前記コラムブロック選択信号の反転
信号CBSELBがそれぞれ入力されるＰＭＯＳトランジスタ
MP61と、ゲート端子は前記ＰＭＯＳトランジスタMP61の
ゲート端子に連結されて前記コラムブロック選択信号の
反転信号CBSELBが入力され、ソース端子は接地電圧端子
VSS に連結され、ドレイン端子は前記ＰＭＯＳトランジ
スタMP61のドレイン端子に連結されて出力端子に連結さ
れる第１ＮＭＯＳトランジスタMN61と、ソース端子は前
記第１ＮＭＯＳトランジスタMN61のソース端子に連結さ
れて接地電圧端子VSS に連結され、ゲート端子には前記
コラムアドレス選択信号の反転信号mYSELBが入力され、
ドレイン端子は前記ＰＭＯＳトランジスタMP61及び前記
第１ＮＭＯＳトランジスタMN61のドレイン端子に連結さ
れた出力端子に連結される第２ＮＭＯＳトランジスタMN
62と、から構成されている。
【００２９】また、本発明に係る半導体メモリ装置の第
６実施形態の制御信号発生回路200は、図７に示したよ
うに、ソース端子及びゲート端子に前記コラムブロック
選択信号CBSEL 及び前記コラムアドレス選択信号の反転
信号mYSELBがそれぞれ入力されるＰＭＯＳトランジスタ
MP71と、ゲート端子は前記ＰＭＯＳトランジスタMP71の
ゲート端子に連結されて前記コラムアドレス選択信号の
反転信号mYSELBが入力され、ソース端子は接地電圧端子
VSS に連結され、ドレイン端子は前記ＰＭＯＳトランジ
スタMP71のドレイン端子に連結されて出力端子に連結さ
れる第１ＮＭＯＳトランジスタMN71と、ソース端子は前
記第１ＮＭＯＳトランジスタMN71のソース端子に連結さ
れて接地電圧端子VSS に連結され、ゲート端子には前記
コラムブロック選択信号の反転信号CBSELBが入力され、
ドレイン端子は前記ＰＭＯＳトランジスタMP71及び前記
第１ＮＭＯＳトランジスタMN71のドレイン端子に連結さ
れた出力端子に連結される第２ＮＭＯＳトランジスタMN
72と、から構成されている。
６実施形態の制御信号発生回路200は、図７に示したよ
うに、ソース端子及びゲート端子に前記コラムブロック
選択信号CBSEL 及び前記コラムアドレス選択信号の反転
信号mYSELBがそれぞれ入力されるＰＭＯＳトランジスタ
MP71と、ゲート端子は前記ＰＭＯＳトランジスタMP71の
ゲート端子に連結されて前記コラムアドレス選択信号の
反転信号mYSELBが入力され、ソース端子は接地電圧端子
VSS に連結され、ドレイン端子は前記ＰＭＯＳトランジ
スタMP71のドレイン端子に連結されて出力端子に連結さ
れる第１ＮＭＯＳトランジスタMN71と、ソース端子は前
記第１ＮＭＯＳトランジスタMN71のソース端子に連結さ
れて接地電圧端子VSS に連結され、ゲート端子には前記
コラムブロック選択信号の反転信号CBSELBが入力され、
ドレイン端子は前記ＰＭＯＳトランジスタMP71及び前記
第１ＮＭＯＳトランジスタMN71のドレイン端子に連結さ
れた出力端子に連結される第２ＮＭＯＳトランジスタMN
72と、から構成されている。
【００３０】また、本発明に係る半導体メモリ装置の第
７実施形態の制御信号発生回路200は、図８に示したよ
うに、ソース端子及びゲート端子に前記コラムブロック
選択 信号CBSEL 及び前記コラムアドレス選択信号の反転
信号mYSELBがそれぞれ入力されるＰＭＯＳトランジスタ
MP81と、ゲート端子は前記ＰＭＯＳトランジスタMP81の
ゲート端子に連結されて前記コラムアドレス選択信号の
反転信号mYSELBが入力され、ソース端子は接地電圧端子
VSS に連結され、ドレイン端子は前記ＰＭＯＳトランジ
スタMP81のドレイン端子に連結されて出力端子に連結さ
れるＮＭＯＳトランジスタMN81と、から構成されてい
る。
７実施形態の制御信号発生回路200は、図８に示したよ
うに、ソース端子及びゲート端子に前記コラムブロック
選択 信号CBSEL 及び前記コラムアドレス選択信号の反転
信号mYSELBがそれぞれ入力されるＰＭＯＳトランジスタ
MP81と、ゲート端子は前記ＰＭＯＳトランジスタMP81の
ゲート端子に連結されて前記コラムアドレス選択信号の
反転信号mYSELBが入力され、ソース端子は接地電圧端子
VSS に連結され、ドレイン端子は前記ＰＭＯＳトランジ
スタMP81のドレイン端子に連結されて出力端子に連結さ
れるＮＭＯＳトランジスタMN81と、から構成されてい
る。
【００３１】図３に示した制御信号発生回路200 の第２
実施形態の動作においては、コラムアドレス選択信号mY
SEL 及びコラムブロック選択信号CBSEL が‘ハイ’レベ
ルに入力されると、ＰＭＯＳトランジスタMP31及び第１
ＮＭＯＳトランジスタMN31のゲート端子には前記コラム
アドレス選択信号mYSEL が反転されて‘ロー’レベルの
コラムアドレス選択信号の反転信号mYSELBが入力される
ため、前記ＰＭＯＳトランジスタMP31はターンオンされ
て、前記第１ＮＭＯＳトランジスタMN31はターンオフさ
れる。 よって、前記ＰＭＯＳトランジスタMP31のソース
端子に入力された‘ハイ’レベルのコラムブロック選択
信号CBSEL がドレイン端子側の出力端子に入力されるた
め、‘ハイ’レベルのＹ−ゲート190 の制御信号sYSEL
が発生される。
実施形態の動作においては、コラムアドレス選択信号mY
SEL 及びコラムブロック選択信号CBSEL が‘ハイ’レベ
ルに入力されると、ＰＭＯＳトランジスタMP31及び第１
ＮＭＯＳトランジスタMN31のゲート端子には前記コラム
アドレス選択信号mYSEL が反転されて‘ロー’レベルの
コラムアドレス選択信号の反転信号mYSELBが入力される
ため、前記ＰＭＯＳトランジスタMP31はターンオンされ
て、前記第１ＮＭＯＳトランジスタMN31はターンオフさ
れる。 よって、前記ＰＭＯＳトランジスタMP31のソース
端子に入力された‘ハイ’レベルのコラムブロック選択
信号CBSEL がドレイン端子側の出力端子に入力されるた
め、‘ハイ’レベルのＹ−ゲート190 の制御信号sYSEL
が発生される。
【００３２】このとき、第２ＮＭＯＳトランジスタMN32
のゲート端子には‘ハイ’レベルのコラムアドレス選択
信号mYSEL が入力されて、前記第２ＮＭＯＳトランジス
タMN32がターンオンされるため、前記ＰＭＯＳトランジ
スタMP31のソース端子に連結された前記第２ＮＭＯＳト
ランジスタMN32のドレイン端子に入力された‘ハイ’レ
ベルのコラムブロック選択信号CBSEL がソース端子側の
出力端子に一層速く伝送される。また、図４に示した制
御信号発生回路200 の第３実施形態の動作においては、
コラムアドレス選択信号mYSEL 及びコラムブロック選択
信号CBSEL が‘ハイ’レベルに入力されると、ＰＭＯＳ
トランジスタMP41及び第１ＮＭＯＳトランジスタMN41の
ゲート端子には前記コラムアドレス選択信号mYSEL が反
転されて‘ロー’レベルのコラムアドレス選択信号の反
転信号mYSELBが入力されるため、前記ＰＭ ＯＳトランジ
スタMP41はターンオンされて、前記第１ＮＭＯＳトラン
ジスタMN41はターンオフされる。
のゲート端子には‘ハイ’レベルのコラムアドレス選択
信号mYSEL が入力されて、前記第２ＮＭＯＳトランジス
タMN32がターンオンされるため、前記ＰＭＯＳトランジ
スタMP31のソース端子に連結された前記第２ＮＭＯＳト
ランジスタMN32のドレイン端子に入力された‘ハイ’レ
ベルのコラムブロック選択信号CBSEL がソース端子側の
出力端子に一層速く伝送される。また、図４に示した制
御信号発生回路200 の第３実施形態の動作においては、
コラムアドレス選択信号mYSEL 及びコラムブロック選択
信号CBSEL が‘ハイ’レベルに入力されると、ＰＭＯＳ
トランジスタMP41及び第１ＮＭＯＳトランジスタMN41の
ゲート端子には前記コラムアドレス選択信号mYSEL が反
転されて‘ロー’レベルのコラムアドレス選択信号の反
転信号mYSELBが入力されるため、前記ＰＭ ＯＳトランジ
スタMP41はターンオンされて、前記第１ＮＭＯＳトラン
ジスタMN41はターンオフされる。
【００３３】よって、前記ＰＭＯＳトランジスタMP41の
ソース端子に入力された‘ハイ’レベルのコラムブロッ
ク選択信号CBSEL がドレイン端子側の出力端子に入力さ
れるため、‘ハイ’レベルのＹ−ゲート190 の制御信号
sYSEL が発生される。このとき、第２ＮＭＯＳトランジ
スタMN42のゲート端子には‘ロー’レベルのコラムブロ
ック選択信号の反転信号CBSELBが入力されて、前記第２
ＮＭＯＳトランジスタMN42はターンオフされる。
ソース端子に入力された‘ハイ’レベルのコラムブロッ
ク選択信号CBSEL がドレイン端子側の出力端子に入力さ
れるため、‘ハイ’レベルのＹ−ゲート190 の制御信号
sYSEL が発生される。このとき、第２ＮＭＯＳトランジ
スタMN42のゲート端子には‘ロー’レベルのコラムブロ
ック選択信号の反転信号CBSELBが入力されて、前記第２
ＮＭＯＳトランジスタMN42はターンオフされる。
【００３４】また、図５に示した制御信号発生回路200
の第４実施形態の動作においては、コラムアドレス選択
信号mYSEL 及びコラムブロック選択信号CBSEL が‘ハ
イ’レベルに入力されると、ＰＭＯＳトランジスタMP51
及び第１ＮＭＯＳトランジスタMN51のゲート端子には
‘ロー’レベルのコラムブロック選択信号の反転信号CB
SELBが入力されるため、前記ＰＭＯＳトランジスタMP51
はターンオンされて、前記第１ＮＭＯＳトランジスタMN
51はターンオフされる。
の第４実施形態の動作においては、コラムアドレス選択
信号mYSEL 及びコラムブロック選択信号CBSEL が‘ハ
イ’レベルに入力されると、ＰＭＯＳトランジスタMP51
及び第１ＮＭＯＳトランジスタMN51のゲート端子には
‘ロー’レベルのコラムブロック選択信号の反転信号CB
SELBが入力されるため、前記ＰＭＯＳトランジスタMP51
はターンオンされて、前記第１ＮＭＯＳトランジスタMN
51はターンオフされる。
【００３５】よって、前記ＰＭＯＳトランジスタMP51の
ソース端子に入力された‘ハイ’レベルのコラムアドレ
ス選択信号mYSEL がドレイン端子側の出力端子に入力さ
れるため、‘ハイ’レベルのＹ−ゲート190 の制御信号
sYSEL が発生される。 このとき、第２ＮＭＯＳトランジ
スタMN52のゲート端子には‘ロー’レベルのコラムアド
レス選択信号の反転信号mYSELBが入力されて、前記第２
ＮＭＯＳトランジスタMN52はターンオフされる。
ソース端子に入力された‘ハイ’レベルのコラムアドレ
ス選択信号mYSEL がドレイン端子側の出力端子に入力さ
れるため、‘ハイ’レベルのＹ−ゲート190 の制御信号
sYSEL が発生される。 このとき、第２ＮＭＯＳトランジ
スタMN52のゲート端子には‘ロー’レベルのコラムアド
レス選択信号の反転信号mYSELBが入力されて、前記第２
ＮＭＯＳトランジスタMN52はターンオフされる。
【００３６】また、図６に示した制御信号発生回路200
の第５実施形態の動作においては、コラムアドレス選択
信号mYSEL 及びコラムブロック選択信号CBSEL が‘ハ
イ’レベルに入力されると、ＰＭＯＳトランジスタMP61
及び第１ＮＭＯＳトランジスタMN61のゲート端子には
‘ロー’レベルのコラムブロック選択信号の反転信号CB
SELBが入力されるため、前記ＰＭＯＳトランジスタMP61
はターンオンされて、前記 第１ＮＭＯＳトランジスタMN
61はターンオフされる。
の第５実施形態の動作においては、コラムアドレス選択
信号mYSEL 及びコラムブロック選択信号CBSEL が‘ハ
イ’レベルに入力されると、ＰＭＯＳトランジスタMP61
及び第１ＮＭＯＳトランジスタMN61のゲート端子には
‘ロー’レベルのコラムブロック選択信号の反転信号CB
SELBが入力されるため、前記ＰＭＯＳトランジスタMP61
はターンオンされて、前記 第１ＮＭＯＳトランジスタMN
61はターンオフされる。
【００３７】よって、前記ＰＭＯＳトランジスタMP61の
ソース端子に入力された‘ハイ’レベルのコラムアドレ
ス選択信号mYSEL がドレイン端子側の出力端子に入力さ
れるため、‘ハイ’レベルのＹ−ゲート190 の制御信号
sYSEL が発生される。 このとき、第２ＮＭＯＳトランジ
スタMN62のゲート端子には‘ロー’レベルのコラムアド
レス選択信号の反転信号mYSELBが入力され、前記第２Ｎ
ＭＯＳトランジスタMN62はターンオフされる。
ソース端子に入力された‘ハイ’レベルのコラムアドレ
ス選択信号mYSEL がドレイン端子側の出力端子に入力さ
れるため、‘ハイ’レベルのＹ−ゲート190 の制御信号
sYSEL が発生される。 このとき、第２ＮＭＯＳトランジ
スタMN62のゲート端子には‘ロー’レベルのコラムアド
レス選択信号の反転信号mYSELBが入力され、前記第２Ｎ
ＭＯＳトランジスタMN62はターンオフされる。
【００３８】また、図７に示した制御信号発生回路200
の第６実施形態の動作においては、コラムアドレス選択
信号mYSEL 及びコラムブロック選択信号CBSEL が‘ハ
イ’レベルに入力されると、ＰＭＯＳトランジスタMP71
及び第１ＮＭＯＳトランジスタMN71のゲート端子には前
記コラムアドレス選択信号mYSEL が反転されて‘ロー’
レベルのコラムアドレス選択信号の反転信号mYSELBが入
力されるため、前記ＰＭＯＳトランジスタMP71はターン
オンされて、前記第１ＮＭＯＳトランジスタMN71はター
ンオフされる。
の第６実施形態の動作においては、コラムアドレス選択
信号mYSEL 及びコラムブロック選択信号CBSEL が‘ハ
イ’レベルに入力されると、ＰＭＯＳトランジスタMP71
及び第１ＮＭＯＳトランジスタMN71のゲート端子には前
記コラムアドレス選択信号mYSEL が反転されて‘ロー’
レベルのコラムアドレス選択信号の反転信号mYSELBが入
力されるため、前記ＰＭＯＳトランジスタMP71はターン
オンされて、前記第１ＮＭＯＳトランジスタMN71はター
ンオフされる。
【００３９】よって、前記ＰＭＯＳトランジスタMP71の
ソース端子に入力された‘ハイ’レベルのコラムブロッ
ク選択信号CBSEL がドレイン端子側の出力端子に入力さ
れるため、‘ハイ’レベルのＹ−ゲート190 の制御信号
sYSEL が発生される。このとき、第２ＮＭＯＳトランジ
スタMN72のゲート端子には‘ロー’レベルのコラムブロ
ック選択信号の反転信号CBSELBが入力されて、前記第２
ＮＭＯＳトランジスタMN72がターンオンされる。
ソース端子に入力された‘ハイ’レベルのコラムブロッ
ク選択信号CBSEL がドレイン端子側の出力端子に入力さ
れるため、‘ハイ’レベルのＹ−ゲート190 の制御信号
sYSEL が発生される。このとき、第２ＮＭＯＳトランジ
スタMN72のゲート端子には‘ロー’レベルのコラムブロ
ック選択信号の反転信号CBSELBが入力されて、前記第２
ＮＭＯＳトランジスタMN72がターンオンされる。
【００４０】また、図８に示した制御信号発生回路200
の第７実施形態の動作においては、コラムアドレス選択
信号mYSEL 及びコラムブロック選択信号CBSEL が‘ハ
イ’レベルに入力されると、ＰＭＯＳトランジスタMP81
及びＮＭＯＳトランジスタMN81のゲート端子には前記コ
ラムアドレス選択信号mYSEL が反転されて‘ロー’レベ
ルのコラムアドレス選択信号の反転信号mYSELBが入力さ
れるため、前記ＰＭＯＳ トランジスタMP81はターンオン
されて、前記ＮＭＯＳトランジスタMN81はターンオフさ
れる。
の第７実施形態の動作においては、コラムアドレス選択
信号mYSEL 及びコラムブロック選択信号CBSEL が‘ハ
イ’レベルに入力されると、ＰＭＯＳトランジスタMP81
及びＮＭＯＳトランジスタMN81のゲート端子には前記コ
ラムアドレス選択信号mYSEL が反転されて‘ロー’レベ
ルのコラムアドレス選択信号の反転信号mYSELBが入力さ
れるため、前記ＰＭＯＳ トランジスタMP81はターンオン
されて、前記ＮＭＯＳトランジスタMN81はターンオフさ
れる。
【００４１】よって、前記ＰＭＯＳトランジスタMP81の
ソース端子に入力された‘ハイ’レベルのコラムブロッ
ク選択信号CBSEL がドレイン端子側の出力端子に入力さ
れるため、‘ハイ’レベルのＹ−ゲート190 の制御信号
sYSEL が発生される。
ソース端子に入力された‘ハイ’レベルのコラムブロッ
ク選択信号CBSEL がドレイン端子側の出力端子に入力さ
れるため、‘ハイ’レベルのＹ−ゲート190 の制御信号
sYSEL が発生される。
【００４２】上述したように、コラムブロック選択信号
CBSELkが出力される場合には、図１１に示す各信号のタ
イミングの波形からも分かるように、図９（Ａ）のコラ
ムブロック選択信号CBSELk及び図９（Ｃ）のコラムアド
レス選択信号mYSEL の両方が‘ハイ’レベルであるとき
のみ、所定のコラムブロック110-k,110-l のＹ−ゲート
190 をターンオンさせるべき、図９（Ｄ）に示す、所定
の制御信号sYSELk,sYSELl が発生されるため、その他の
コラムブロック110-i,110-j,110-m の各センスアンプ12
0-i,120-j,120-m の各Ｙ−ゲート190 は、全てオフ状態
のまま維持される。
CBSELkが出力される場合には、図１１に示す各信号のタ
イミングの波形からも分かるように、図９（Ａ）のコラ
ムブロック選択信号CBSELk及び図９（Ｃ）のコラムアド
レス選択信号mYSEL の両方が‘ハイ’レベルであるとき
のみ、所定のコラムブロック110-k,110-l のＹ−ゲート
190 をターンオンさせるべき、図９（Ｄ）に示す、所定
の制御信号sYSELk,sYSELl が発生されるため、その他の
コラムブロック110-i,110-j,110-m の各センスアンプ12
0-i,120-j,120-m の各Ｙ−ゲート190 は、全てオフ状態
のまま維持される。
【００４３】上述したように、本発明に係る半導体メモ
リ装置においては、コラムブロック選択信号により、各
コラムブロック内の共通のコラムアドレス選択信号で駆
動されるセンスアンプのうちの選択された所定のセンス
アンプのＹ−ゲートのみをオンさせるようになっている
ため、選択されないセンスアンプに連結されるセンスア
ンプローカル入出力ラインからの漏洩電流量を低減し
て、消耗電力を低減し得る。
リ装置においては、コラムブロック選択信号により、各
コラムブロック内の共通のコラムアドレス選択信号で駆
動されるセンスアンプのうちの選択された所定のセンス
アンプのＹ−ゲートのみをオンさせるようになっている
ため、選択されないセンスアンプに連結されるセンスア
ンプローカル入出力ラインからの漏洩電流量を低減し
て、消耗電力を低減し得る。
【００４４】
【発明の効果】以上説明したように、本発明に係る半導
体メモリ装置においては、コラムブロック選択信号によ
り、各コラムブロック内の共通のコラムアドレス選択信
号で駆動されるセンスアンプのうちの選択された所定の
センスアンプのＹ−ゲートのみをオンさせるようになっ
ているため、選択されないセンスアンプに連結されるセ
ンスアンプローカル入出力ラインからの漏洩電流量を低
減して、消耗電力を低減し得るという効果がある。
体メモリ装置においては、コラムブロック選択信号によ
り、各コラムブロック内の共通のコラムアドレス選択信
号で駆動されるセンスアンプのうちの選択された所定の
センスアンプのＹ−ゲートのみをオンさせるようになっ
ているため、選択されないセンスアンプに連結されるセ
ンスアンプローカル入出力ラインからの漏洩電流量を低
減して、消耗電力を低減し得るという効果がある。
【００４５】また、コラムアドレス選択信号をローディ
ングさせる速度が速くなる。
ングさせる速度が速くなる。
【図１】本発明に係る半導体メモリ装置の実施形態の回
路図である。
路図である。
【図２】制御信号発生回路の第１実施形態の回路図であ
る。
る。
【図３】制御信号発生回路の第２実施形態の回路図であ
る。
る。
【図４】制御信号発生回路の第３実施形態の回路図であ
る。
る。
【図５】制御信号発生回路の第４実施形態の回路図であ
る。
る。
【図６】制御信号発生回路の第５実施形態の回路図であ
る。
る。
【図７】制御信号発生回路の第６実施形態の回路図であ
る。
る。
【図８】制御信号発生回路の第７実施形態の回路図であ
る。
る。
【図９】各信号のタイミングを示した波形図である。
【図１０】従来の半導体メモリ装置の回路図である。
【図１１】図１２のセンスアンプ部の回路図である。
100 ワードライン駆動部 110-i 〜110-m コラムブロック 120-i 〜120-m センスアンプ 130-i 〜130-m センスアンプ部 140-i 〜140-m 制御信号発生部 150-i 〜150-l メモリセルアレイ 160 コラムデコーダ 170 コラムブロックデコーダ 180 スイッチ部 190 Ｙ−ゲート 200 制御信号発生回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン−マン クウァン 大韓民国、ソウル、カンナム−ク、ダエ チ−ドン、28 (72)発明者 タエ−ヒョウン キム 大韓民国、キュンキ−ド、コーンポ、ケ エウムジェオン−ドン、849 (56)参考文献 特開 平９−190695（ＪＰ，Ａ) 特開 平８−339687（ＪＰ，Ａ) 特開 平10−40683（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4063
Claims (8)
- 【請求項１】複数のビットライン及びワードラインにそ
れぞれ連結された複数のメモリセルを有した複数のメモ
リセルアレイと、前記各メモリセルに貯蔵されたデータ
を感知して増幅する複数のセンスアンプ及び該センスア
ンプに対してデータを入出力するゲート手段を複数備え
たセンスアンプ部と、前記センスアンプ部のゲート手段
を介して前記センスアンプとデータバスラインとを接続
するセンスアンプローカル入出力ラインと、を備えるコ
ラムブロックを複数備え、 コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、 前記各センスアンプローカル入出力ラインに介装され
て、前記センスアンプローカル入出力ラインと前記デー
タバスラインとを導通／遮断する複数のスイッチを備え
るスイッチ部と、 コラムブロック選択信号を出力して、前記スイッチ部の
スイッチを選択するコラムブロックデコーダと、 包含して構成される半導体メモリ装置において、 前記コラムブロック選択信号で所定のコラムブロックを
選択し、該選択されたコラムブロック内のゲート手段の
み、前記コラムブロック選択信号及び前記コラムアドレ
ス選択信号に基づいて駆動する制御手段を、各コラムブ
ロック毎に設け、 前記制御手段は、 ソース端子及びゲート端子に前記コラムアドレス選択信
号及び前記コラムブロック選択信号の反転信号がそれぞ
れ入力されるＰＭＯＳトランジスタ（MP11）と、 ゲート端子は前記ＰＭＯＳトランジスタ（MP11）のゲー
ト端子に連結されて前記コラムブロック選択信号の反転
信号が入力され、ソース端子は接地電圧端子に連結さ
れ、ドレイン端子は前記ＰＭＯＳトランジスタ（MP11）
のドレイン端子に連結されて出力端子に連結される第１
ＮＭＯＳトランジスタ（MN11）と、 ドレイン端子は前記ＰＭＯＳトランジスタ（MP11）のソ
ース端子に連結されて前記コラムアドレス選択信号が入
力され、ゲート端子には前記コラムブロック選択信号が
入力され、ソース端子は前記ＰＭＯＳトランジスタ（MP
11）及び前記第１ＮＭＯＳトランジスタ（MN11）のドレ
イン端子に連結された出力端子に連結される第２ＮＭＯ
Ｓトランジスタ（MN12）と、 から構成されることを特徴とする半導体メモリ装置。 - 【請求項２】複数のビットライン及びワードラインにそ
れぞれ連結された複数のメモリセルを有した複数のメモ
リセルアレイと、前記各メモリセルに貯蔵されたデータ
を感知して増幅する複数のセンスアンプ及び該センスア
ンプに対してデータを入出力するゲート手段を複数備え
たセンスアンプ部と、前記センスアンプ部のゲート手段
を介して前記センスアンプとデータバスラインとを接続
するセンスアンプローカル入出力ラインと、を備えるコ
ラムブロックを複数備え、 コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、 前記各センスアンプローカル入出力ラインに介装され
て、前記センスアンプローカル入出力ラインと前記デー
タバスラインとを導通／遮断する複数のスイッチを備え
るスイッチ部と、 コラムブロック選択信号を出力して、前記スイッチ部の
スイッチを選択するコラムブロックデコーダと、 包含して構成される半導体メモリ装置において、 前記コラムブロック選択信号で所定のコラムブロックを
選択し、該選択されたコラムブロック内のゲート手段の
み、前記コラムブロック選択信号及び前記コラムアドレ
ス選択信号に基づいて駆動する制御手段を、各コラムブ
ロック毎に設け、 前記制御手段は、 ソース端子及びゲート端子に前記コラムブロック選択信
号及び前記コラムアドレス選択信号の反転信号がそれぞ
れ入力されるＰＭＯＳトランジスタ（MP31）と、 ゲート端子は前記ＰＭＯＳトランジスタ（MP31）のゲー
ト端子に連結されて前 記コラムアドレス選択信号の反転
信号が入力され、ソース端子は接地電圧端子に連結さ
れ、ドレイン端子は前記ＰＭＯＳトランジスタ（MP31）
のドレイン端子に連結されて出力端子に連結される第１
ＮＭＯＳトランジスタ（MN31）と、 ドレイン端子は前記ＰＭＯＳトランジスタ（MP31）のソ
ース端子に連結されて前記コラムブロック選択信号が入
力され、ゲート端子には前記コラムアドレス選択信号が
入力され、ソース端子は前記ＰＭＯＳトランジスタ（MP
31）及び前記第１ＮＭＯＳトランジスタ（MN31）のドレ
イン端子に連結された出力端子に連結される第２ＮＭＯ
Ｓトランジスタ（MN32）と、 から構成されることを特徴とする半導体メモリ装置。 - 【請求項３】複数のビットライン及びワードラインにそ
れぞれ連結された複数のメモリセルを有した複数のメモ
リセルアレイと、前記各メモリセルに貯蔵されたデータ
を感知して増幅する複数のセンスアンプ及び該センスア
ンプに対してデータを入出力するゲート手段を複数備え
たセンスアンプ部と、前記センスアンプ部のゲート手段
を介して前記センスアンプとデータバスラインとを接続
するセンスアンプローカル入出力ラインと、を備えるコ
ラムブロックを複数備え、 コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、 前記各センスアンプローカル入出力ラインに介装され
て、前記センスアンプローカル入出力ラインと前記デー
タバスラインとを導通／遮断する複数のスイッチを備え
るスイッチ部と、 コラムブロック選択信号を出力して、前記スイッチ部の
スイッチを選択するコラムブロックデコーダと、 包含して構成される半導体メモリ装置において、 前記コラムブロック選択信号で所定のコラムブロックを
選択し、該選択されたコラムブロック内のゲート手段の
み、前記コラムブロック選択信号及び前記コラムアドレ
ス選択信号に基づいて駆動する制御手段を、各コラムブ
ロック毎に設け、 前記制御手段は、 ソース端子及びゲート端子に前記コラムブロック選択信
号及び前記コラムアド レス選択信号の反転信号がそれぞ
れ入力されるＰＭＯＳトランジスタ（MP41）と、 ゲート端子は前記ＰＭＯＳトランジスタ（MP41）のゲー
ト端子に連結されて前記コラムアドレス選択信号の反転
信号が入力され、ソース端子は接地電圧端子に連結さ
れ、ドレイン端子は前記ＰＭＯＳトランジスタ（MP41）
のドレイン端子に連結されて出力端子に連結される第１
ＮＭＯＳトランジスタ（MN41）と、 ドレイン端子は前記ＰＭＯＳトランジスタ（MP41）のソ
ース端子に連結されて前記コラムブロック選択信号が入
力され、ゲート端子には前記コラムブロック選択信号の
反転信号が入力され、ソース端子は前記ＰＭＯＳトラン
ジスタ（MP41）及び前記第１ＮＭＯＳトランジスタ（MN
41）のドレイン端子に連結された出力端子に連結される
第２ＮＭＯＳトランジスタ（MN42）と、 から構成されることを特徴とする半導体メモリ装置。 - 【請求項４】複数のビットライン及びワードラインにそ
れぞれ連結された複数のメモリセルを有した複数のメモ
リセルアレイと、前記各メモリセルに貯蔵されたデータ
を感知して増幅する複数のセンスアンプ及び該センスア
ンプに対してデータを入出力するゲート手段を複数備え
たセンスアンプ部と、前記センスアンプ部のゲート手段
を介して前記センスアンプとデータバスラインとを接続
するセンスアンプローカル入出力ラインと、を備えるコ
ラムブロックを複数備え、 コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、 前記各センスアンプローカル入出力ラインに介装され
て、前記センスアンプローカル入出力ラインと前記デー
タバスラインとを導通／遮断する複数のスイッチを備え
るスイッチ部と、 コラムブロック選択信号を出力して、前記スイッチ部の
スイッチを選択するコラムブロックデコーダと、 包含して構成される半導体メモリ装置において、 前記コラムブロック選択信号で所定のコラムブロックを
選択し、該選択されたコラムブロック内のゲート手段の
み、前記コラムブロック選択信号及び前記コラムアドレ
ス選択信号に基づいて駆動する制御手段を、各コラムブ
ロック毎に設け 、 前記制御手段は、 ソース端子及びゲート端子に前記コラムアドレス選択信
号及び前記コラムブロック選択信号の反転信号がそれぞ
れ入力されるＰＭＯＳトランジスタ（MP51）と、 ゲート端子は前記ＰＭＯＳトランジスタ（MP51）のゲー
ト端子に連結されて前記コラムブロック選択信号の反転
信号が入力され、ソース端子は接地電圧端子に連結さ
れ、ドレイン端子は前記ＰＭＯＳトランジスタ（MP51）
のドレイン端子に連結されて出力端子に連結される第１
ＮＭＯＳトランジスタ（MN51）と、 ドレイン端子は前記ＰＭＯＳトランジスタ（MP51）のソ
ース端子に連結されて前記コラムアドレス選択信号が入
力され、ゲート端子には前記コラムアドレス選択信号の
反転信号が入力され、ソース端子は前記ＰＭＯＳトラン
ジスタ（MP51）及び前記第１ＮＭＯＳトランジスタ（MN
51）のドレイン端子に連結された出力端子に連結される
第２ＮＭＯＳトランジスタ（MN52）と、 から構成されることを特徴とする半導体メモリ装置。 - 【請求項５】複数のビットライン及びワードラインにそ
れぞれ連結された複数のメモリセルを有した複数のメモ
リセルアレイと、前記各メモリセルに貯蔵されたデータ
を感知して増幅する複数のセンスアンプ及び該センスア
ンプに対してデータを入出力するゲート手段を複数備え
たセンスアンプ部と、前記センスアンプ部のゲート手段
を介して前記センスアンプとデータバスラインとを接続
するセンスアンプローカル入出力ラインと、を備えるコ
ラムブロックを複数備え、 コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、 前記各センスアンプローカル入出力ラインに介装され
て、前記センスアンプローカル入出力ラインと前記デー
タバスラインとを導通／遮断する複数のスイッチを備え
るスイッチ部と、 コラムブロック選択信号を出力して、前記スイッチ部の
スイッチを選択するコラムブロックデコーダと、 包含して構成される半導体メモリ装置において、 前記コラムブロック選択信号で所定のコラムブロックを
選択し、該選択されたコラムブロック内のゲート手段の
み、前記コラムブロック選択信号及び前記コラムアドレ
ス選択信号に基づいて駆動する制御手段を、各コラムブ
ロック毎に設け、 前記制御手段は、 ソース端子及びゲート端子に前記コラムアドレス選択信
号及び前記コラムブロック選択信号の反転信号がそれぞ
れ入力されるＰＭＯＳトランジスタ（MP61）と、 ゲート端子は前記ＰＭＯＳトランジスタ（MP61）のゲー
ト端子に連結されて前記コラムブロック選択信号の反転
信号が入力され、ソース端子は接地電圧端子に連結さ
れ、ドレイン端子は前記ＰＭＯＳトランジスタ（MP61）
のドレイン端子に連結されて出力端子に連結される第１
ＮＭＯＳトランジスタ（MN61）と、 ソース端子は前記第１ＮＭＯＳトランジスタ（MN61）の
ソース端子に連結されて接地電圧端子に連結され、ゲー
ト端子には前記コラムアドレス選択信号の反転信号が入
力され、ドレイン端子は前記ＰＭＯＳトランジスタ（MP
61）及び前記第１ＮＭＯＳトランジスタ（MN61）のドレ
イン端子に連結された出力端子に連結される第２ＮＭＯ
Ｓトランジスタ（MN62）と、 から構成されることを特徴とする半導体メモリ装置。 - 【請求項６】複数のビットライン及びワードラインにそ
れぞれ連結された複数のメモリセルを有した複数のメモ
リセルアレイと、前記各メモリセルに貯蔵されたデータ
を感知して増幅する複数のセンスアンプ及び該センスア
ンプに対してデータを入出力するゲート手段を複数備え
たセンスアンプ部と、前記センスアンプ部のゲート手段
を介して前記センスアンプとデータバスラインとを接続
するセンスアンプローカル入出力ラインと、を備えるコ
ラムブロックを複数備え、 コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、 前記各センスアンプローカル入出力ラインに介装され
て、前記センスアンプローカル入出力ラインと前記デー
タバスラインとを導通／遮断する複数のスイッチを備え
るスイッチ部と、 コラムブロック選択信号を出力して、前記スイッチ部の
スイッチを選択するコラムブロックデコーダと、 包含して構成される半導体メモリ装置において、 前記コラムブロック選択信号で所定のコラムブロックを
選択し、該選択されたコラムブロック内のゲート手段の
み、前記コラムブロック選択信号及び前記コラムアドレ
ス選択信号に基づいて駆動する制御手段を、各コラムブ
ロック毎に設け、 前記制御手段は、 ソース端子及びゲート端子に前記コラムブロック選択信
号及び前記コラムアドレス選択信号の反転信号がそれぞ
れ入力されるＰＭＯＳトランジスタ（MP71）と、 ゲート端子は前記ＰＭＯＳトランジスタ（MP71）のゲー
ト端子に連結されて前記コラムアドレス選択信号の反転
信号が入力され、ソース端子は接地電圧端子に連結さ
れ、ドレイン端子は前記ＰＭＯＳトランジスタ（MP71）
のドレイン端子に連結されて出力端子に連結される第１
ＮＭＯＳトランジスタ（MN71）と、 ソース端子は前記第１ＮＭＯＳトランジスタ（MN71）の
ソース端子に連結されて接地電圧端子に連結され、ゲー
ト端子には前記コラムブロック選択信号の反転信号が入
力され、ドレイン端子は前記ＰＭＯＳトランジスタ（MP
71）及び前記第１ＮＭＯＳトランジスタ（MN71）のドレ
イン端子に連結された出力端子に連結される第２ＮＭＯ
Ｓトランジスタ（MN72）と、 から構成されることを特徴とする半導体メモリ装置。 - 【請求項７】複数のビットライン及びワードラインにそ
れぞれ連結された複数のメモリセルを有した複数のメモ
リセルアレイと、前記各メモリセルに貯蔵されたデータ
を感知して増幅する複数のセンスアンプ及び該センスア
ンプに対してデータを入出力するゲート手段を複数備え
たセンスアンプ部と、前記センスアンプ部のゲート手段
を介して前記センスアンプとデータバスラインとを接続
するセンスアンプローカル入出力ラインと、を備えるコ
ラムブロックを複数備え、 コラムアドレス選択信号を出力して、各コラムブロック
内の同一コラムのゲート手段を駆動するコラムデコーダ
と、 前記各センスアンプローカル入出力ラインに介装され
て、前記センスアンプローカル入出力ラインと前記デー
タバスラインとを導通／遮断する複数のスイッチを備え
るスイッチ部と、 コラムブロック選択信号を出力して、前記スイッチ部の
スイッチを選択するコラムブロックデコーダと、 包含して構成される半導体メモリ装置において、 前記コラムブロック選択信号で所定のコラムブロックを
選択し、該選択されたコラムブロック内のゲート手段の
み、前記コラムブロック選択信号及び前記コラムアドレ
ス選択信号に基づいて駆動する制御手段を、各コラムブ
ロック毎に設け、 前記制御手段は、 ソース端子及びゲート端子に前記コラムブロック選択信
号及び前記コラムアドレス選択信号の反転信号がそれぞ
れ入力されるＰＭＯＳトランジスタ（MP81）と、 ゲート端子は前記ＰＭＯＳトランジスタ（MP81）のゲー
ト端子に連結されて前記コラムアドレス選択信号の反転
信号が入力され、ソース端子は接地電圧端子に連結さ
れ、ドレイン端子は前記ＰＭＯＳトランジスタ（MP81）
のドレイン端子に連結されて出力端子に連結されるＮＭ
ＯＳトランジスタ（MN81）と、 から構成されることを特徴とする半導体メモリ装置。 - 【請求項８】前記制御手段は、前記コラムブロック選択
信号及び前記コラムアドレス選択信号がハイ状態である
とき、前記ゲート手段をオンさせる制御信号を出力する
ことを特徴とする請求項１〜請求項７のいずれか１つに
記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR58890/1997 | 1997-11-08 | ||
| KR1019970058890A KR100300026B1 (ko) | 1997-11-08 | 1997-11-08 | 블록디코드칼럼선택장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11219588A JPH11219588A (ja) | 1999-08-10 |
| JP3136483B2 true JP3136483B2 (ja) | 2001-02-19 |
Family
ID=19524414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10310239A Expired - Fee Related JP3136483B2 (ja) | 1997-11-08 | 1998-10-30 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6075736A (ja) |
| JP (1) | JP3136483B2 (ja) |
| KR (1) | KR100300026B1 (ja) |
| DE (1) | DE19848283B4 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6208575B1 (en) * | 1999-02-13 | 2001-03-27 | Robert J. Proebsting | Dynamic memory array bit line sense amplifier enabled to drive toward, but stopped before substantially reaching, a source of voltage |
| US6356485B1 (en) * | 1999-02-13 | 2002-03-12 | Integrated Device Technology, Inc. | Merging write cycles by comparing at least a portion of the respective write cycle addresses |
| US6275435B1 (en) * | 1999-03-31 | 2001-08-14 | Vanguard International Semiconductor Corp. | Bi-directional sense amplifier stage for memory datapath |
| FR2819091B1 (fr) * | 2000-12-29 | 2003-04-11 | St Microelectronics Sa | Rafraichissement de memoire dram |
| KR20020096411A (ko) * | 2001-06-19 | 2002-12-31 | (주)이엠엘에스아이 | 메모리 어레이별 센스 앰프의 구동이 가능한 분할워드라인 구조의 반도체 메모리 장치 |
| KR100425476B1 (ko) * | 2001-12-05 | 2004-03-30 | 삼성전자주식회사 | 안정적인 입출력라인 센싱제어 스킴을 갖는 반도체메모리장치 및 이의 센싱제어 방법 |
| KR100728571B1 (ko) * | 2006-02-09 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 센싱장치 |
| KR100831678B1 (ko) * | 2006-11-24 | 2008-05-22 | 주식회사 하이닉스반도체 | 반도체 장치의 센스 앰프 |
| KR101391355B1 (ko) * | 2007-07-23 | 2014-05-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 데이터 감지 방법 |
| KR101855295B1 (ko) * | 2011-09-08 | 2018-05-09 | 삼성전자주식회사 | 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0388176B1 (en) * | 1989-03-17 | 1996-01-10 | Matsushita Electronics Corporation | Semiconductor memory device |
| KR940003409B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| KR960009953B1 (ko) * | 1994-01-27 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| JPH0887887A (ja) * | 1994-09-17 | 1996-04-02 | Toshiba Corp | 半導体記憶装置 |
| JP3100849B2 (ja) * | 1994-11-11 | 2000-10-23 | 株式会社東芝 | 半導体記憶装置 |
| KR100224769B1 (ko) * | 1995-12-29 | 1999-10-15 | 김영환 | 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치 |
| JP3192081B2 (ja) * | 1996-02-28 | 2001-07-23 | 日本電気株式会社 | 半導体記憶装置 |
-
1997
- 1997-11-08 KR KR1019970058890A patent/KR100300026B1/ko not_active IP Right Cessation
-
1998
- 1998-10-20 DE DE19848283A patent/DE19848283B4/de not_active Expired - Fee Related
- 1998-10-27 US US09/179,564 patent/US6075736A/en not_active Expired - Lifetime
- 1998-10-30 JP JP10310239A patent/JP3136483B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6075736A (en) | 2000-06-13 |
| JPH11219588A (ja) | 1999-08-10 |
| DE19848283A1 (de) | 1999-05-27 |
| KR100300026B1 (ko) | 2001-09-03 |
| DE19848283B4 (de) | 2005-03-17 |
| KR19990038982A (ko) | 1999-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950007451B1 (ko) | 반도체 기억 장치에 사용되는 증폭기 | |
| US4730280A (en) | Semiconductor memory device having sense amplifiers with different driving abilities | |
| US5724291A (en) | Semiconductor memory device with reduced chip area | |
| EP4435788A2 (en) | Read/write switching circuit and memory | |
| JP3136483B2 (ja) | 半導体メモリ装置 | |
| US5880990A (en) | Dual port memory apparatus operating a low voltage to maintain low operating current during charging and discharging | |
| US6845049B2 (en) | Semiconductor memory device including a delaying circuit capable of generating a delayed signal with a substantially constant delay time | |
| US5715204A (en) | Sense amplifier with hysteresis | |
| KR20000009375A (ko) | 기입 시간을 최소화하는 메모리장치 및 데이터 기입방법 | |
| US6314045B1 (en) | Semiconductor memory device with a plurality of memory blocks | |
| US20030174533A1 (en) | Dynamic random access memory (DRAM) and method of operating the same | |
| JP2869336B2 (ja) | 半導体記憶装置 | |
| JP2001319476A (ja) | 半導体メモリ | |
| JP3064561B2 (ja) | 半導体記憶装置 | |
| JP2927344B2 (ja) | 半導体記憶回路 | |
| KR100732287B1 (ko) | 패킷 명령어 구동형 반도체 메모리 장치 | |
| JPH02244479A (ja) | 半導体メモリ装置 | |
| US6226220B1 (en) | Semiconductor memory device | |
| KR20100051278A (ko) | 반도체 메모리 장치 | |
| JP3238481B2 (ja) | 半導体読み出し専用記憶装置 | |
| US8004916B2 (en) | Semiconductor circuit | |
| JPH10112183A (ja) | 半導体記憶装置 | |
| JPH056669A (ja) | Ｍｏｓ型ｒａｍ | |
| JP3254348B2 (ja) | ビットライン選択信号の駆動方法とその発生回路 | |
| JP3078749B2 (ja) | メモリ情報の読み出し方法、メモリ情報の読み出し／再書き込み方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071208 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081208 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091208 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101208 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111208 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111208 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121208 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131208 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |