CN114512494A - 存储元件及其制造方法 - Google Patents

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CN114512494A CN202110237405.7A CN202110237405A CN114512494A CN 114512494 A CN114512494 A CN 114512494A CN 202110237405 A CN202110237405 A CN 202110237405A CN 114512494 A CN114512494 A CN 114512494A
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吕函庭
李冠儒
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Abstract

本发明公开了一种存储元件及其制造方法，该存储元件包括：衬底、叠层结构、多晶硅层、垂直通道结构以及电荷存储结构。叠层结构配置在衬底上。叠层结构包括交替叠层的多个介电层与多个导体层。多晶硅层配置在衬底与叠层结构之间。垂直通道结构贯穿叠层结构与多晶硅层。电荷存储结构至少配置在垂直通道结构与多个导体层之间。

Description

存储元件及其制造方法
技术领域
本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种存储元件及其制造方法。
背景技术
非易失性存储器(例如闪存)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人计算机和其他电子设备所广泛采用的一种存储器。
目前业界较常使用的三维闪存包括或非门(NOR)闪存以及与非门(NAND)闪存。此外，另一种三维闪存为与门(AND)闪存，其可应用在多维度的闪存阵列中而具有高集成度与高面积利用率，且具有操作速度快的优点。因此，三维闪存的发展已逐渐成为目前的趋势。
发明内容
本发明提供一种存储元件包括：衬底、叠层结构、多晶硅层、垂直通道结构以及电荷存储结构。叠层结构配置在衬底上。叠层结构包括交替叠层的多个介电层与多个导体层。多晶硅层配置在衬底与叠层结构之间。垂直通道结构贯穿叠层结构与多晶硅层。电荷存储结构至少配置在垂直通道结构与多个导体层之间。
在本发明的一实施例中，上述的多晶硅层包括掺杂多晶硅材料，且掺杂多晶硅材料为P型掺杂多晶硅材料。
在本发明的一实施例中，上述的垂直通道结构包括：两个源极/漏极柱，贯穿叠层结构与多晶硅层，并部分延伸至衬底中；绝缘柱，配置在两个源极/漏极柱之间，以分隔两个源极/漏极柱；以及通道层，环绕两个源极/漏极柱。
在本发明的一实施例中，上述的两个源极/漏极柱中的一者包括：第一部分，内埋在衬底中；以及第二部分，配置在第一部分上，其中第一部分的横截面积小于第二部分的横截面积，且第一部分与第二部分具有相同的掺杂多晶硅材料，而掺杂多晶硅材料为N型掺杂多晶硅材料。
在本发明的一实施例中，上述的通道层向下突出于多晶硅层的底面，且通道层的底面与多晶硅层的底面之间的距离小于
Figure BDA0002959821040000021
在本发明的一实施例中，上述的电荷存储结构环绕叠层结构中的每一个导体层，通道层向上突出于最顶导体层的顶面，且通道层的顶面与环绕最顶导体层的相应的电荷存储结构的顶面之间的距离小于
Figure BDA0002959821040000022
在本发明的一实施例中，上述的电荷存储结构配置在通道层与叠层结构之间，通道层向上突出于最顶导体层的顶面，且通道层的顶面与最顶导体层的顶面之间的距离小于
Figure BDA0002959821040000023
在本发明的一实施例中，上述的通道层包括：主体部，配置在两个源极/漏极柱与叠层结构之间，且配置在两个源极/漏极柱与多晶硅层之间；以及延伸部，连接主体部的底面，并部分延伸至两个源极/漏极柱中。
在本发明的一实施例中，上述的存储元件，还包括栅介电层配置在多晶硅层与通道层之间。
在本发明的一实施例中，上述的叠层结构中的多个导体层的材料不同于多晶硅层的材料。
本发明提供一种存储元件的制造方法，包括；在衬底上形成刻蚀停止层；在刻蚀停止层上形成叠层结构，其中叠层结构包括交替叠层的多个介电层与多个导体层；以及形成贯穿叠层结构与刻蚀停止层的垂直通道结构。
在本发明的一实施例中，上述的刻蚀停止层包括掺杂多晶硅材料，且掺杂多晶硅材料为P型掺杂多晶硅材料。
在本发明的一实施例中，在上述的衬底上形成刻蚀停止层之前，方法还包括在衬底中形成两个多晶硅层。
在本发明的一实施例中，上述的垂直通道结构包括：两个源极/漏极柱，贯穿叠层结构与刻蚀停止层，并部分延伸至衬底中；绝缘柱，配置在两个源极/漏极柱之间，以分隔两个源极/漏极柱；以及通道层，环绕两个源极/漏极柱。
在本发明的一实施例中，上述的两个源极/漏极柱中的一者包括：：第一部分，内埋在衬底中；以及第二部分，配置在第一部分上，其中第一部分的横截面积小于第二部分的横截面积，且第一部分与第二部分具有相同的掺杂多晶硅材料，而掺杂多晶硅材料为N型掺杂多晶硅材料。
在本发明的一实施例中，上述的通道层向上突出于最顶导体层的顶面，且通道层的顶面与最顶导体层的顶面之间的距离小于
Figure BDA0002959821040000033
在本发明的一实施例中，上述的通道层向下突出于刻蚀停止层的底面，且通道层的底面与刻蚀停止层的底面之间的距离小于
Figure BDA0002959821040000034
在本发明的一实施例中，上述的叠层结构中的多个导体层的材料不同于刻蚀停止层的材料。
在本发明的一实施例中，上述的方法还包括将电荷存储层形成在叠层结构与通道层之间。
在本发明的一实施例中，在形成上述的多个导体层之前，上述的方法还包括形成电荷存储层，以环绕多个导体层。
基于上述，本实施例将P型多晶硅层形成在衬底与叠层结构之间，以将此P型多晶硅层当作后续垂直通道开孔(vertical channel holes)的刻蚀停止层，从而避免过度刻蚀。另外，本实施例将两个N型多晶硅层形成在衬底中，以将此两个N型多晶硅层当作后续源极/漏极开孔的刻蚀停止层，从而避免过度刻蚀。
此外，本实施例还将通道层向上突出于电荷存储层的顶面至一小于
Figure BDA0002959821040000031
的距离，并将通道层向下突出于P型多晶硅层的底面至一小于
Figure BDA0002959821040000032
的距离，以有效地降低不必要的寄生漏电流，进而增加存储元件的操作裕度。
附图说明
图1A至图1R是依照本发明第一实施例的一种存储元件的制造流程的剖面示意图。
图2A至图2R分别是沿着图1A至图1R的A-A切线的平面示意图。
图3是依照本发明替代实施例的一种存储元件的剖面示意图。
图4与图5分别是图1R的区域的放大图。
图6是依照本发明第二实施例的一种存储元件的剖面示意图。
图7与图8分别是图6的区域的放大图。
【符号说明】
1、2：存储元件
10、12、16、18、20、22、24：开口
14：凹陷
30：狭缝
32：空隙
100：衬底
102、104：多晶硅层
106：盖层
108：多晶硅层
108bt、132bt：底面
108s、108s′、112s、114s、124s、128s、128s′：侧壁
110、210：叠层结构
110t、112t、114t、132t、132t′、133t、154t：顶面
112：介电层
112tm：最顶介电层
114：牺牲层
114tm：最顶牺牲层
120、220：电荷存储层
124、128：氧化物层
124t、128t：厚度
130：垂直通道结构
132：通道层
132a：通道材料
133：间隙壁
133a：间隙壁材料
134：绝缘柱
135：介电材料
136：第一源极/漏极柱
138：第二源极/漏极柱
142、144：多晶硅材料
154：导体层
154tm：最顶导体层
160：存储单元
170：晶体管
D1、D2、D3、D4、D5：距离
EP：延伸部
MP：主体部
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的元件标号表示相同或相似之元件，以下段落将不再一一赘述。
图1A至图1R是依照本发明第一实施例的一种存储元件1的制造流程的剖面示意图。图2A至图2R分别是沿着图1A至图1R的A-A切线的平面示意图。以下实施例是以三维闪存为与门(AND)闪存为例来说明，但本发明不以此为限。
请参照图1A与图2A，首先，提供衬底100。在一实施例中，衬底100包括介电衬底。介电衬底可以是形成在硅基板上的介电层，例如是氧化硅层。
接着，在衬底100中形成多晶硅层102、104。在一实施例中，多晶硅层102、104的形成方法可包括：在衬底100中形成开口；在开口中形成多晶硅材料；以及对多晶硅材料进行平坦化工艺。在一实施例中，多晶硅层102、104可具有相同材料，例如是掺杂多晶硅材料。举例来说，多晶硅层102、104可以是N型掺杂(N+)多晶硅层。
之后，在衬底100上依序形成盖层106与多晶硅层108。在一实施例中，盖层106的材料包括介电材料，例如是氧化硅。在一实施例中，多晶硅层108的材料包括掺杂多晶硅材料。举例来说，多晶硅层108可以是P型掺杂(P+)多晶硅层。在替代实施例中，多晶硅层108包括高功函数材料，例如是功函数高于4eV的材料。在其他实施例中，多晶硅层108可以是功函数高于4.5eV的材料。在其他实施例中，多晶硅层108与多晶硅层102、104可具有不同导电类型。
然后，在多晶硅层108上形成叠层结构110，使得盖层106与多晶硅层108配置在衬底100与叠层结构110之间。具体来说，叠层结构110包括交替叠层的多个介电层112与多个牺牲层114。在一实施例中，介电层112与牺牲层114可以是不同的介电材料。举例来说，介电层112可以是氧化硅层；牺牲层114可以是氮化硅层。在一实施例中，介电层112与牺牲层114的数量可以是8层、16层、32层、64层或更多层。
请参照图1B与图2B，在叠层结构110中形成开口10(亦可称为第一开口)。如图1B所示，开口10贯穿叠层结构110，且暴露出多晶硅层108。在此实施例中，多晶硅层108可视为形成开口10的刻蚀停止层，以避免过度刻蚀。在此情况下，开口10可视为垂直通道开孔。在一实施例中，以平面图2B的角度来看，开口10具有圆形的轮廓，但本发明不限于此。在其他实施例中，开口10可具有其他形状的轮廓，例如椭圆形、矩形、多边形或其组合。
请参照图1C与图2C，将开口10向下延伸以形成贯穿多晶硅层108的开口12(亦可称为第二开口)。在此实施例中，盖层106可视为形成开口12的刻蚀停止层，以避免过度刻蚀。详细地说，如图1C所示，开口12亦可部分延伸至盖层106中。在一实施例中，开口12与开口10空间连通，且开口12的宽度小于或等于开口10的宽度。也就是说，多晶硅层108的侧壁108s可突出于介电层112的侧壁112s。
请参照图1D与图2D，对多晶硅层108进行干法刻蚀工艺，以侧向凹蚀多晶硅层108，使得多晶硅层108的侧壁108s′内凹于介电层112的侧壁112s。在此情况下，如图1D所示，凹陷14可形成在盖层106、叠层结构110以及多晶硅层108之间。在一实施例中，上述的干法刻蚀工艺包括化学干法刻蚀(chemical dry etching，CDE)工艺。上述的化学干法刻蚀工艺包括使用对多晶硅层108具有高的刻蚀选择性的刻蚀气体。也就是说，在上述的干法刻蚀工艺中，外露于开口12的多晶硅层108被移除，但盖层106、介电层112以及牺牲层114则不被移除或仅少量移除。某种程度来说，上述的干法刻蚀工艺可避免多晶硅层108的突出，且可形成更平滑的轮廓，以利于后续沉积工艺。
请参照图1E与图2E，进行氧化处理，以在外露于开口10的牺牲层114的侧壁114s上形成氧化物层124(亦可称为第一氧化物层)，并在外露于开口12的多晶硅层108的侧壁108s′上形成氧化物层128(亦可称为第二氧化物层)。在一实施例中，氧化物层124与氧化物层128具有不同材料。举例来说，氧化物层124可以是氮氧化硅层，而氧化物层128则可以是氧化硅层。在一实施例中，氧化处理包括热氧化法，湿式氧化法或其组合。值得注意的是，由于多晶硅层108的氧化速度快于牺牲层114的氧化速度，因此，氧化物层128的厚度128t可大于氧化物层124的厚度124t。如图1E所示，氧化物层128可填满凹陷14，使得氧化物层128的侧壁128s、介电层112的侧壁112s以及氧化物层124的侧壁124s实质上共平面。也就是说，开口12的宽度可实质上等于开口10的宽度，以下段落便将开口10、12的组合称为复合开口20。但本发明不以此为限，在其他实施例中，氧化物层128的侧壁128s、介电层112的侧壁112s以及氧化物层124的侧壁124s亦可有些许落差。
在替代实施例中，可选择不进行上述的干法刻蚀工艺。也就是说，不侧向凹蚀多晶硅层108。在此情况下，在进行氧化处理之后，氧化物层128的侧壁128s′可突出于介电层112的侧壁112s以及氧化物层124的侧壁124s，如图3所示。在此实施例中，氧化物层128可延伸至后续形成的垂直通道结构130(如图1O)中。
请参照图1F与图2F，在衬底100上形成通道材料132a。具体来说，如图1F所示，通道材料132a共形地覆盖叠层结构110的顶面以及复合开口20的表面。在一实施例中，通道材料132a包括未经掺杂的多晶硅材料或是本征(intrinsic)多晶硅材料，其形成方法可以是化学气相沉积法(CVD)。
请参照图1G与图2G，在通道材料132a上形成间隙壁材料133a。在一实施例中，间隙壁材料133a包括低温氧化物(LTO)，其形成方法可以是低温氧化物沉积法。
请参照图1H与图2H，进行第一非等向性刻蚀工艺，以移除叠层结构110的顶面上以及复合开口20的底面上的间隙壁材料133a，进而在复合开口20的侧壁上形成间隙壁133。在一实施例中，上述的第一非等向性刻蚀工艺包括反应性离子刻蚀(RIE)工艺。
请参照图1I与图2I，进行第二非等向性刻蚀工艺，以移除叠层结构110的顶面上以及复合开口20的底面上的通道材料132a，进而形成通道层132。具体来说，如图1I所示，通道层132也是以间隙壁的形式，形成在叠层结构110与间隙壁133之间，以及多晶硅层108与间隙壁133之间。在一实施例中，通道层132的顶面132t可与叠层结构110的顶面110t共平面，且通道层132的顶面132t可低于间隙壁133的顶面133t。在一实施例中，上述的第二非等向性刻蚀工艺包括反应性离子刻蚀(RIE)工艺。
请参照图1J与图2J，以间隙壁133为掩模，对通道层132进行过刻蚀工艺，进而调整通道层132的高度。在一实施例中，通道层132的顶面132t′可被降低至低于叠层结构110的顶面110t。举例来说，通道层132的顶面132t′可介于最顶介电层112tm的顶面112t与最顶牺牲层114tm的顶面114t之间。在本实施例中，通道层132的顶面132t′与最顶牺牲层114tm的顶面114t之间的距离D1小于
Figure BDA0002959821040000081
在一实施例中，距离D1可介于
Figure BDA0002959821040000084
至
Figure BDA0002959821040000085
之间。在替代实施例中，距离D1可介于
Figure BDA0002959821040000082
至
Figure BDA0002959821040000083
之间。在一些实施例中，上述的过刻蚀工艺包括使用对通道层132具有高的刻蚀选择性的刻蚀气体。也就是说，在上述的过刻蚀工艺中，大部分的通道层132被移除，但盖层106、介电层112以及间隙壁133则不被移除或仅少量移除。
请参照图1K与图2K，在调整通道层132的高度之后，移除间隙壁133，以暴露出通道层132。在一实施例中，移除间隙壁133的方法可包括湿法刻蚀、干法刻蚀或其组合。
请参照图1K至图1L与图2K至图2L，在复合开口20中形成介电材料135，并在介电材料135中形成绝缘柱134。具体来说，通过化学气相沉积法在复合开口20中形成介电材料135。值得注意的是，介电材料135并未将复合开口20填满，而是保留复合开口20的中央部分。之后，在复合开口20中形成绝缘柱134，以将复合开口20的中央部分填满。在一实施例中，绝缘柱134与介电材料135可具有不同介电材料。举例来说，绝缘柱134可以是氮化硅，而介电材料135可以是氧化硅。在其他实施例中，也可以是先以介电材料135将复合开口20填满，然后在介电材料135中形成中央开口，并以绝缘柱134填满此中央开口。在此实施例中，绝缘柱134可贯穿介电材料135与盖层106，以接触多晶硅层102、104之间的衬底100。
请参照图1M与图2M，在介电材料135中形成两个开口16、18(亦可称为第三开口)。具体来说，开口16贯穿介电材料135及与盖层106，以暴露出衬底100中的多晶硅层102；而开口18贯穿介电材料135及与盖层106，以暴露出衬底100中的多晶硅层104。在此情况下，开口16、18可视为源极/漏极开孔。在一实施例中，以平面图2M的角度来看，开口16、18具有圆形的轮廓，但本发明不限于此。在其他实施例中，开口16、18可具有其他形状的轮廓，例如椭圆形、矩形、多边形或其组合。在本实施例中，开口16、18分别形成在绝缘柱134的相对两侧，且不与绝缘柱134以及通道层132接触，但本发明不限于此。在其他实施例中，开口16、18可与绝缘柱134及/或通道层132接触。开口16、18可用以界定本实施例的存储元件的源极/漏极的位置。在本实施例中，形成开口16、18的布局与形成多晶硅层102、104的布局相同。也就是说，上述两道工艺可适用于同一掩模，以减少制造成本。
请参照图1N与图2N，加宽开口16、18的横截面积，以使加宽后的开口22、24各自与绝缘柱134以及/或通道层132接触。在一实施例中，加宽开口16、18的方法例如是对开口16、18进行等向性刻蚀工艺。详细地说，在进行等向性刻蚀工艺时，利用绝缘柱134(例如是氮化硅)、通道层132(例如是多晶硅)以及多晶硅层102、104作为刻蚀停止层以移除开口16、18周围的介电材料135(例如是氧化硅)。在此情况下，加宽后的开口22、24便可与绝缘柱134以及/或通道层132接触，如图2N所示。但本发明不以此为限，在其他实施例中，如图1N所示，拓宽后的开口22、24的一侧可与通道层132接触，而拓宽后的开口22、24的另一侧则不与绝缘柱134接触。
请参照图1O与图2O，在拓宽后的开口22、24中分别填入多晶硅材料142、144，以与多晶硅层102、104接触，进而形成本实施例的存储元件的第一源极/漏极柱136与第二源极/漏极柱138。在本实施例中，多晶硅材料142、144与多晶硅层102、104具有相同的材料，例如是N型掺杂(N+)多晶硅材料。在此情况下，第一源极/漏极柱136可包括内埋在衬底100中的多晶硅层102(亦可称为第一部分)以及配置在多晶硅层102上的多晶硅材料142(亦可称为第二部分)。另外，第二源极/漏极柱138亦可包括内埋在衬底100中的多晶硅层104以及配置在多晶硅层104上的多晶硅材料144。如图2O所示，多晶硅层102、104的横截面积(以虚线表示)小于多晶硅材料142、144的横截面积，且多晶硅层102、104位于多晶硅材料142、144的范围内。在形成源极/漏极柱136、138之后，便完成了本发明的垂直通道结构130。如图1O所示，垂直通道结构130贯穿叠层结构110、多晶硅层108以及盖层106，以接触衬底100。具体来说，垂直通道结构130可包括通道层132、绝缘柱134、介电材料135、第一源极/漏极柱136以及第二源极/漏极柱138。第一源极/漏极柱136与第二源极/漏极柱138贯穿介电材料135，并部分延伸至衬底100中。绝缘柱134配置在第一源极/漏极柱136与第二源极/漏极柱138之间，以分隔第一源极/漏极柱136与第二源极/漏极柱138。另外，如平面图2O所示，通道层132横向环绕绝缘柱134、介电材料135、第一源极/漏极柱136以及第二源极/漏极柱138。
在形成垂直通道结构130之后，可进行栅极替换工艺，以将叠层结构110中的牺牲层114替换成导体层154，如图1P至图1R与图2P至图2R所示。
首先，请参照图1P与图2P，在垂直通道结构130旁的叠层结构110中形成狭缝(slit)30。狭缝30贯穿叠层结构110、多晶硅层108以及盖层106，以暴露出衬底100的一部分。虽然图1P所绘示的狭缝30的底面低于盖层106的底面，但本发明不以此为限。在其他实施例中，只要狭缝30的底面等于或低于最底牺牲层114bm的底面，即为本发明所保护的范畴。
接着，请参照图1Q与图2Q，进行刻蚀工艺，移除牺牲层114，以在介电层112之间形成多个空隙34。空隙34横向暴露出氧化物层124。也就是说，空隙34是由介电层112与氧化物层124所定义的。值得注意的是，氧化物层124可视为上述的刻蚀工艺的刻蚀停止层，以避免过度刻蚀进而损坏通道层132。在一实施例中，所述刻蚀工艺可以是湿法刻蚀工艺。举例来说，当牺牲层114为氮化硅时，所述刻蚀工艺可以是使用含有磷酸的刻蚀液，并将所述刻蚀液倒入狭缝30中，藉此移除牺牲层114。由于所述刻蚀液对于牺牲层114具有高刻蚀选择性，因此，牺牲层114可被完全移除，而介电层112、多晶硅层108以及盖层106未被移除或仅少量移除。
请参照图1R与图2R，在空隙34中依序形成电荷存储层120与导体层154，由此完成了本发明的存储元件1。具体来说，如图1R所示，电荷存储层120共形覆盖空隙34，以环绕导体层154。在一实施例中，电荷存储层120可以是氧化物/氮化物/氧化物(ONO)的复合层、氧化物/氮化物/氧化物/氮化物/氧化物(ONONO)的复合层、硅/氧化物/氮化物/氧化物/硅(SONOS)的复合层或是其他合适的材料。在一实施例中，导体层154的材料例如为多晶硅、非晶硅、钨(W)、钴(Co)、铝(Al)、硅化钨(WSix)或硅化钴(CoSix)。此外，在形成电荷存储层120之后且在形成导体层154之前，可在电荷存储层120与导体层154之间依序形成缓冲层以及势垒层。缓冲层的材料例如为介电常数大于7的高介电常数的材料，例如氧化铝(Al2O3)、氧化铪(HfO2)、氧化镧(La2O5)、过渡金属氧化物、镧系元素氧化物或其组合。势垒层的材料例如为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。
在本实施例中，存储元件1具有多个存储单元160。详细地说，如图1R所示，在存储元件1中，具有彼此叠层的4个存储单元160。但本发明不以此为限，在其他实施例中，存储单元160的数量可随着叠层结构210中的导体层154的数量来调整。另外，虽然图1R与图2R仅绘示出单一个垂直通道结构130，但本发明不以此为限。在替代实施例中，存储元件1可包括多个垂直通道结构130，且这些垂直通道结构130可在上视角度中以阵列的方式排列。
为了对存储元件1进行操作，在制造存储元件1之后，会在存储元件1上方形成导电线以电性连接至存储元件1。在本实施例中，在作为源极的第一源极/漏极柱136上方形成并与其电性连接的一些导电线作为源极线，在作为漏极的第二源极/漏极柱138上方形成并与其电性连接的其他导电线作为位线，且这些源极线与位线彼此平行排列而彼此不接触。
以下对存储元件1中的存储单元160的操作进行说明。
对于存储元件1来说，可个别地对每一个存储单元160进行操作。可对存储单元160的第一源极/漏极柱136、第二源极/漏极柱138与对应的导体层154(可视为栅极或字符线)施加操作电压，来进行写入(编程)操作、读取操作或擦除操作。在对第一源极/漏极柱136与第二源极/漏极柱138施加写入电压时，由于第一源极/漏极柱136与第二源极/漏极柱138与通道层132连接，因此电子可沿着第一电路径E1与第二电路径E2(例如是双面(doublesides)电路径)传送并存储在整个电荷存储结构120中。
值得注意的是，存储元件1还包括配置在叠层结构210与衬底100之间的晶体管170。在本实施例中，晶体管170可以是，但不限于是金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。具体来说，如图1R所示，晶体管170可包括用以当作栅极的多晶硅层108、用以当作栅介电层的氧化物层128、用以当作源极的第一源极/漏极柱136以及用以当作漏极的第二源极/漏极柱138。在对上方的存储单元160进行读取操作时，可对多晶硅层108施加0V或接地，以关闭(turn-off)不必要的寄生漏电流(parasitic leakage current)，进而提升存储元件1的效能。
图4绘示为图1R的区域140的放大图，而图5绘示为图1R的区域150的放大图。
请参照图4，通道层132的顶面132t′可介于最顶介电层112tm的顶面112t与电荷存储层120的顶面120t之间。在本实施例中，通道层132的顶面132t′与电荷存储层120的顶面120t之间的距离D2小于
Figure BDA0002959821040000123
在一实施例中，距离D2可介于
Figure BDA0002959821040000127
至
Figure BDA0002959821040000128
之间。在替代实施例中，距离D2可介于
Figure BDA0002959821040000125
至
Figure BDA0002959821040000126
之间。值得注意的是，当通道层132突出于电荷存储层120的顶面120t的距离D2大于
Figure BDA0002959821040000124
时，会在最顶导体层154tm操作时产生不必要的寄生漏电流，进而影响存储元件1的效能。因此，本发明将通道层132突出于电荷存储层120的顶面120t的距离D2控制在小于
Figure BDA0002959821040000129
以有效地降低不必要的寄生漏电流，进而增加存储元件1的操作裕度(operation window)。
请参照图5，通道层132的底面132bt可向下突出于多晶硅层108的底面108bt。在本实施例中，通道层132的底面132bt与多晶硅层108的底面108bt之间的距离D3小于
Figure BDA0002959821040000121
在一实施例中，距离D3可介于
Figure BDA0002959821040000122
至
Figure BDA0002959821040000131
之间。在替代实施例中，距离D3可介于
Figure BDA0002959821040000132
至
Figure BDA0002959821040000133
之间。值得注意的是，当通道层132突出于多晶硅层108的底面108bt的距离D3大于
Figure BDA0002959821040000134
时，会在进行读取操作时产生不必要的寄生漏电流，进而影响存储元件1的效能。因此，本发明将通道层132突出于多晶硅层108的底面108bt的距离D3控制在小于200A，以有效地降低不必要的寄生漏电流，进而增加存储元件1的操作裕度。
在一实施例中，如图5所示，通道层132可包括主体部MP与延伸部EP。主体部MP配置在源极/漏极柱138(或136)与叠层结构210之间，且配置在源极/漏极柱138(或136)与多晶硅层108之间。延伸部EP连接主体部MP的底面，并侧向延伸至源极/漏极柱138(或136)中。在一些实施例中，延伸部EP的厚度实质上等于距离D3，亦即延伸部EP的厚度可小于
Figure BDA0002959821040000135
上述的第一实施例的存储元件1是以氧化物/氮化物/氧化物最后(ONO last)工艺来形成电荷存储层120。但本发明不以此为限，第二实施例的存储元件2亦可以ONO优先(ONOfirst)工艺来形成电荷存储层220，详细说明请参照以下段落。
图6是依照本发明第二实施例的一种存储元件2的剖面示意图。图7绘示为图6的区域270的放大图，而图8绘示为图6的区域280的放大图。
请参照图6，第二实施例的存储元件2与第一实施例的存储元件1相似，相同或相似的构件则以相同或相似的元件标号来表示，于此便不再赘述。上述两者主要不同之处在于：存储元件2的电荷存储层220配置在通道层132与叠层结构210之间。具体来说，电荷存储层220的形成方法可包括：在通道材料形成之前，形成电荷存储材料以共形地覆盖叠层结构110的顶面以及复合开口20的表面；以及进行非等向性刻蚀工艺，以移除叠层结构110的顶面上以及复合开口20底面上的电荷存储材料，进而在复合开口20的侧壁上形成电荷存储层220。也就是说，电荷存储层220是以间隙壁的形式形成在复合开口20的侧壁上。在形成电荷存储层220之后，接续图1F至图1K的步骤来形成通道层132，并接续图1L至图1R的步骤来形成垂直通道结构130以及导体层154。在此情况下，如图6所示，通道层132与电荷存储层220可在垂直于衬底100的顶面的方向上连续地延伸。
另外，在进行栅极替换工艺时，由于电荷存储层220已先形成在通道层132与叠层结构110之间，因此将导体层154填入介电层112之间的空隙34(如图1Q所示)中时，导体层154可直接接触相邻的介电层112与相应的氧化物层124。在不形成氧化物层124的替代实施例中，导体层154可直接接触电荷存储层220。
值得注意的是，如图7所示，存储元件2的通道层132与电荷存储层220向上突出于最顶导体层154tm的顶面154t，且通道层132的顶面132t′与最顶导体层154tm的顶面154t之间的距离D4小于
Figure BDA0002959821040000141
在一实施例中，距离D4可介于
Figure BDA0002959821040000142
至
Figure BDA0002959821040000143
之间。在替代实施例中，距离D4可介于
Figure BDA0002959821040000144
至
Figure BDA0002959821040000145
之间。值得一提的是，当通道层132突出于最顶导体层154tm的顶面154t的距离D4大于
Figure BDA0002959821040000146
时，会在最顶导体层154tm操作时产生不必要的寄生漏电流，进而影响存储元件2的效能。因此，本发明将通道层132突出于最顶导体层154tm的顶面154t的距离D4控制在小于
Figure BDA00029598210400001414
以有效地降低不必要的寄生漏电流，进而增加存储元件2的操作裕度。
此外，请参照图8，通道层132与电荷存储层220向下突出于多晶硅层108的底面108bt，且通道层132的底面132bt与多晶硅层108的底面108bt之间的距离D5小于
Figure BDA0002959821040000147
在一实施例中，距离D5可介于
Figure BDA0002959821040000148
至
Figure BDA0002959821040000149
之间。在替代实施例中，距离D5可介于
Figure BDA00029598210400001410
至
Figure BDA00029598210400001411
之间。值得注意的是，当通道层132突出于多晶硅层108的底面108bt的距离D5大于
Figure BDA00029598210400001412
时，会在进行读取操作时产生不必要的寄生漏电流，进而影响存储元件2的效能。因此，本发明将通道层132突出于多晶硅层108的底面108bt的距离D5控制在小于
Figure BDA00029598210400001413
以有效地降低不必要的寄生漏电流，进而增加存储元件2的操作裕度。
综上所述，本实施例将P型多晶硅层形成在衬底与叠层结构之间，以将此P型多晶硅层当作后续垂直通道开孔的刻蚀停止层，从而避免过度刻蚀。另外，本实施例将两个N型多晶硅层形成在衬底中，以将此两个N型多晶硅层当作后续源极/漏极开孔的刻蚀停止层，从而避免过度刻蚀。
此外，本实施例还将通道层向上突出于电荷存储层的顶面至一小于
Figure BDA0002959821040000151
的距离，并将通道层向下突出于P型多晶硅层的底面至一小于
Figure BDA0002959821040000152
的距离，以有效地降低不必要的寄生漏电流，进而增加存储元件的操作裕度。
至此，已经结合附图对本公开实施例进行了详细描述。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种存储元件，其中，包括：
衬底；
叠层结构，配置在所述衬底上，其中所述叠层结构包括交替叠层的多个介电层与多个导体层；
多晶硅层，配置在所述衬底与所述叠层结构之间；
垂直通道结构，贯穿所述叠层结构与所述多晶硅层；以及
电荷存储结构，至少配置在所述垂直通道结构与所述多个导体层之间。
2.根据权利要求1所述的存储元件，其中，所述多晶硅层包括掺杂多晶硅材料，且所述掺杂多晶硅材料为P型掺杂多晶硅材料。
3.根据权利要求1所述的存储元件，其中，所述垂直通道结构包括：
两个源极/漏极柱，贯穿所述叠层结构与所述多晶硅层，并部分延伸至所述衬底中；
绝缘柱，配置在所述两个源极/漏极柱之间，以分隔所述两个源极/漏极柱；以及
通道层，环绕所述两个源极/漏极柱。
4.根据权利要求3所述的存储元件，其中，所述两个源极/漏极柱中的一者包括：
第一部分，内埋在所述衬底中；以及
第二部分，配置在所述第一部分上，其中所述第一部分的横截面积小于所述第二部分的横截面积，且所述第一部分与所述第二部分具有相同的掺杂多晶硅材料，而所述掺杂多晶硅材料为N型掺杂多晶硅材料。
5.根据权利要求3所述的存储元件，其中，所述通道层向下突出于所述多晶硅层的底面，且所述通道层的底面与所述多晶硅层的所述底面之间的距离小于
Figure FDA0002959821030000011
6.根据权利要求3所述的存储元件，其中，所述电荷存储结构环绕所述叠层结构中的每一个导体层，所述通道层向上突出于最顶导体层的顶面，且所述通道层的顶面与环绕所述最顶导体层的相应的电荷存储结构的顶面之间的距离小于
Figure FDA0002959821030000012
7.根据权利要求3所述的存储元件，其中，所述电荷存储结构连续延伸在所述通道层与所述叠层结构之间，所述通道层向上突出于所述最顶导体层的顶面，且所述通道层的顶面与所述最顶导体层的所述顶面之间的距离小于
Figure FDA0002959821030000021
8.根据权利要求3所述的存储元件，其中，所述通道层包括：
主体部，配置在所述两个源极/漏极柱与所述叠层结构之间，且配置在所述两个源极/漏极柱与所述多晶硅层之间；以及
延伸部，连接所述主体部的底面，并部分延伸至所述两个源极/漏极柱中。
9.根据权利要求3所述的存储元件，其中，还包括栅介电层配置在所述多晶硅层与所述通道层之间。
10.根据权利要求3所述的存储元件，其中，所述叠层结构中的所述多个导体层的材料不同于所述多晶硅层的材料。
11.一种存储元件的制造方法，其中，包括：
在衬底上形成刻蚀停止层；
在所述刻蚀停止层上形成叠层结构，其中所述叠层结构包括交替叠层的多个介电层与多个导体层；以及
形成贯穿所述叠层结构与所述刻蚀停止层的垂直通道结构。
12.根据权利要求11所述的存储元件的制造方法，其中，所述刻蚀停止层包括掺杂多晶硅材料，且所述掺杂多晶硅材料为P型掺杂多晶硅材料。
13.根据权利要求11所述的存储元件的制造方法，其中，在所述衬底上形成所述刻蚀停止层之前，所述方法还包括在所述衬底中形成两个多晶硅层。
14.根据权利要求13所述的存储元件的制造方法，其中，所述垂直通道结构包括：
两个源极/漏极柱，贯穿所述叠层结构与所述刻蚀停止层，并部分延伸至所述衬底中；
绝缘柱，配置在所述两个源极/漏极柱之间，以分隔所述两个源极/漏极柱；以及
通道层，环绕所述两个源极/漏极柱。
15.根据权利要求14所述的存储元件的制造方法，其中，所述两个源极/漏极柱中的一者包括：
第一部分，内埋在所述衬底中；以及
第二部分，配置在所述第一部分上，其中所述第一部分的横截面积小于所述第二部分的横截面积，且所述第一部分与所述第二部分具有相同的掺杂多晶硅材料，而所述掺杂多晶硅材料为N型掺杂多晶硅材料。
16.根据权利要求14所述的存储元件的制造方法，其中，所述通道层向上突出于最顶导体层的顶面，且所述通道层的所述顶面与所述最顶导体层的所述顶面之间的距离小于
Figure FDA0002959821030000031
17.根据权利要求14所述的存储元件的制造方法，其中，所述通道层向下突出于所述刻蚀停止层的底面，且所述通道层的底面与所述刻蚀停止层的所述底面之间的距离小于
Figure FDA0002959821030000032
18.根据权利要求14所述的存储元件的制造方法，其中，所述叠层结构中的所述多个导体层的材料不同于所述刻蚀停止层的材料。
19.根据权利要求14所述的存储元件的制造方法，其中，还包括将电荷存储层形成在所述叠层结构与所述通道层之间。
20.根据权利要求11所述的存储元件的制造方法，其中在形成所述多个导体层之前，所述方法还包括形成电荷存储层，以环绕所述多个导体层。
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