CN107482016A - 防止seg损坏的3d nand制备方法及获得的3d nand闪存 - Google Patents

Abstract

本发明提供了防止SEG损坏的3D NAND制备方法及获得的3D NAND闪存，所述方法包括，从沟道孔制备工艺到栅极线槽磷酸刻蚀氮化物牺牲介质层的过程中，在至少一个沟道孔结构刻蚀进行前，去除Si衬底背面的膜层，并通过后续沉积的多晶硅将衬底前面和后面电连接以释放刻蚀过程中产生的电荷；从而防止磷酸刻蚀过程中发生电化学反应而对SEG造成损坏。进而可以防止3D结构的崩塌，并且降低BSG失效率；获得更高的产品收得率。

Description

防止SEG损坏的3D NAND制备方法及获得的3D NAND闪存

技术领域

本发明涉及半导体制造领域，尤其涉及一种防止SEG损坏的3D NAND制备方法及获得的3D NAND闪存。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，具有三维(3D)结构的存储器件今年来的研究逐渐升温，通过将存储器单元三维地布置在衬底之上来提高集成密度。

3D NAND闪存，如图1-3所示，包括周边器件区域1-1和核心台阶堆叠区域1-2，核心台阶堆叠区域1-2包括有沟道孔2-1和栅极线槽3-1；上述结构通常包括如下制备进程：

S1：周边器件的制备；

S2：核心区域台阶堆叠区域的制备；

S3：核心区域沟道孔3的制备；

S4：核心区域栅极线槽的制备；

S5：利用栅极线槽通过磷酸(H₃PO₄)刻蚀去除堆叠结构中的牺牲介质层氮化物。

其中S5步骤中，硅不会被磷酸通过化学反应刻蚀，但当电化学反应条件存在时，硅会被刻蚀，其化学反应过程、电化学反应过程和刻蚀过程原理如图4 所示，图中4-1为化学氧化过程，4-2为电化学氧化过程，4-3为刻蚀反应过程，反应式如下：

≡Si-H+H₂O→Si-OH+2H⁺+2e^- (1)

(≡Si)₃Si-OH+3H₂O→3(≡Si-H)+Si(OH)₄ (2)

其中，式(1)为电化学氧化反应条件存在时的反应过程，式(2)为蚀刻过程。

此时，衬底分子是活跃态，会与自由电子直接反应，导致Si-H的随机热分解，该与衬底分子的反应导致在导带(conduction band，CB)中产生两个电子；额外电源施加的阳极电位以及相对的电极将驱动第一个自由电子离开表面进入导带中，这一过程在水分子(H₂O)攻击下易于发生，并且在湿刻蚀过程中加速进行，由于这一分解留下了与水反应的充足空间——此时与水的反应涉及一个分子，而不是化学氧化条件下的两个——并且该反应可以在任何位置发生，因此，电化学氧化过程是相当无选择性的，即各项同性的(尽管由于双电子注入需要更高的激活能)。因此，各项异性的程度取决于化学和电化学氧化的发生进行比例并且随着附加电位而发生改变。

当衬底进行完周边区域栅极的工艺循环而进入沟道孔的工艺循环时，现有技术进行沟道孔工艺循环时衬底背面的膜层结构的变化如图5a-c所示，其中：图5a中硅衬底5-1将随着如下工艺过程发生变化：

在沟道孔中沉积，分别形成阻挡层、存储层和隧穿层，通常所述阻挡层、存储层和隧穿层为氧化物-氮化物-氧化物结构(ONO)；沉积第一层多晶硅层；形成SONO结构，然后再沉积一层氧化物保护层，此时衬底背面形成为ONOPO 膜层结构5-2，

进行SONO结构蚀刻，然后沉积第二层多晶硅，衬底背面具有第二层多晶硅层5-3，形成图5b所示的衬底背面膜层结构；随后沉积插塞氧化物，回刻所述插塞氧化物，并沉积第三层插塞多晶硅，衬底背面也相应形成插塞氧化物层 5-4和第三层插塞多晶硅层5-5，形成图5c所示的衬底背面膜层结构。

如果衬底背面没有氧化物或氮化物保护，在周边区域栅极的形成过程中以及沟道孔蚀刻过程中，将产生电荷。这一产生的电荷将导致上述所述的Si的湿刻蚀电化学反应的发生。从而使得在磷酸刻蚀去除堆叠结构中的牺牲介质层氮化物的过程中，沟道孔SEG被损坏，现有技术中磷酸刻蚀后对SEG造成损坏的显微照片如图6所示；并且在随后的BSG氧化中断裂以及3D结构的崩塌或者BSG的失效；收得率损失大于90％。

发明内容

针对现有技术中的上述缺陷，本发明的目的在于提供防止SEG损坏的3D NAND制备方法及获得的3D NAND闪存，该方法可防止用磷酸刻蚀牺牲氮化物层过程中对SEG的损坏，从而提高3D NAND闪存的性能。

为了实现上述目的，本发明采用的技术方案如下：

防止SEG损坏的3D NAND制备方法，所述方法包括如下制备步骤：

提供一个Si衬底；

在衬底上进行周边器件的制备；

在衬底上进行核心区域台阶结构的制备；所述核心区域台阶结构包括多层交错堆叠的层间介质层及牺牲介质层形成衬底堆叠结构，所述牺牲介质层形成于相邻的层间介质层之间；

刻蚀所述核心区域的台阶结构形成沟道孔，并且所述沟道孔通至所述衬底并形成一定深度的第一硅槽；

形成硅外延层，具体为，在所述第一硅槽处进行硅的外延生长形成硅外延层；

在所述沟道孔中沉积，分别形成阻挡层、存储层和隧穿层；

沉积第一层多晶硅层；

在至少一个沟道孔结构刻蚀进行前，去除Si衬底背面的膜层，并通过后续沉积的多晶硅将衬底前面和后面电连接；

形成栅极线槽；

刻蚀牺牲介质层。

进一步，所述层间介质层为氧化硅层，所述牺牲介质层为氮化硅层。

进一步，所述阻挡层、存储层和隧穿层为氧化物-氮化物-氧化物结构 (ONO)；

进一步，所述至少一个沟道孔结构刻蚀进行前为：在第一层多晶硅-氧化物 -氮化物-氧化物(SONO)刻蚀前，去除Si衬底背面的膜层；然后进行SONO 刻蚀；并通过沉积第二层多晶硅将衬底前面和后面电连接。

进一步，在沉积第二层多晶硅后，进行沟道孔插塞氧化物的填充，并进行插塞氧化物的回刻，然后沉积第三层插塞多晶硅。

进一步，在所述至少一个沟道孔结构刻蚀进行前为：在第一层多晶硅-氧化物-氮化物-氧化物(SONO)刻蚀前，去除Si衬底背面的膜层；然后进行SONO 刻蚀；并通过沉积第二层多晶硅将衬底前面和后面电连接；

进行沟道孔插塞氧化物的填充；

再次去除Si衬底背面的膜层；

回刻插塞氧化物，

沉积第三层插塞多晶硅再次将衬底前面和后面电连接。

进一步，在沉积第一层多晶硅后，进行第一层多晶硅-氧化物-氮化物-氧化物(SONO)刻蚀；

沉积第二层多晶硅；

沉积插塞氧化物；

所述至少一个沟道孔结构刻蚀进行前为：在回刻插塞氧化物前，去除衬底背面的膜层；

回刻插塞氧化物；

衬底第三层多晶硅将衬底前面和后面电连接。

进一步，所述牺牲介质层采用磷酸(H₃PO₄)刻蚀。

进一步，所述插塞氧化物采用原子层(ALD)沉积法沉积。

本发明的另一个目的是提供一种采用上述方法制备的3D NAND闪存。

与现有技术相比，本发明的有益效果主要体现在：

首先，在沟道孔的蚀刻过程中，将产生电荷，而该电荷一旦进入后续磷酸刻蚀牺牲介质层工序，将导致发生电化学反应从而对SEG的损坏，本发明通过在至少一个沟道孔结构刻蚀进行前，去除Si衬底背面的膜层，并通过后续沉积的多晶硅将衬底前面和后面电连接，从而，可以通过所述电连接而释放掉产生的电荷，从而避免后续磷酸蚀刻过程中电化学反应的发生，从而防止SEG的损坏。

其次，由于防止了SEG的损坏，进而可以防止3D结构的崩塌，并且降低BSG失效率。

再次，本发明可以扩大磷酸刻蚀氮化物的窗口，使得操作更便利。

最后，采用上述技术，本发明可以获得更高的产品收得率。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1，3D NAND的周边区域和核心区域台阶结构的示意图；

图2，核心区域台阶结构中形成有沟道孔结构的示意图；

图3，核心区域台阶结构中形成有栅极线槽并刻蚀牺牲层后的结构示意图；

图4，硅发生化学反应、电化学反应和刻蚀过程的原理示意图；

图5a-c，现有技术进行沟道孔工艺循环时衬底背面的膜层结构的变化示意图；

图6，现有技术中磷酸刻蚀后对SEG造成损坏的显微照片；

图7a-d，本发明实施例一的进行沟道孔工艺循环时衬底背面的膜层结构的变化示意图；

图8，本发明实施例一的磷酸刻蚀后对SEG未造成损坏的显微照片；

图9a-d，本发明实施例二的进行沟道孔工艺循环时衬底背面的膜层结构的变化示意图；

图10，本发明实施例二的磷酸刻蚀后对SEG未造成损坏的显微照片；

图11a-d，本发明实施例三的进行沟道孔工艺循环时衬底背面的膜层结构的变化示意图；

图12，本发明实施例二的磷酸刻蚀后对SEG未造成损坏的显微照片。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

实施例一

防止SEG损坏的3D NAND制备方法，所述方法包括如下制备步骤：

S100，提供一个Si衬底；

S200，在衬底上进行周边器件的制备；

S300，在衬底上进行核心区域台阶结构的制备；所述核心区域台阶结构包括多层交错堆叠的层间介质层及牺牲介质层形成衬底堆叠结构，所述牺牲介质层形成于相邻的层间介质层之间；所述层间介质层为氧化硅层，所述牺牲介质层为氮化硅层

S400，刻蚀所述核心区域的台阶结构形成沟道孔，并且所述沟道孔通至所述衬底并形成一定深度的第一硅槽；

S500，形成硅外延层，具体为，在所述第一硅槽处进行硅的外延生长形成硅外延层；

S600，在所述沟道孔中沉积，分别形成阻挡层、存储层和隧穿层；所述阻挡层、存储层和隧穿层为氧化物-氮化物-氧化物结构(ONO)

S700，沉积第一层多晶硅层；

S800，沉积第一层多晶硅保护层氧化物；

S900，在第一层多晶硅-氧化物-氮化物-氧化物(SONO)刻蚀前，去除Si 衬底背面的膜层结构，然后进行SONO刻蚀；去除第一层多晶硅保护层氧化物，并通过沉积第二层多晶硅将衬底前面和后面电连接；

S1000，进行沟道孔插塞氧化物的原子层沉积(ALD)填充，并进行插塞氧化物的回刻，然后沉积第三层插塞多晶硅；

S1100，形成栅极线槽；

S 1200，用磷酸刻蚀牺牲介质层氮化硅。

本实施例中，衬底背面膜层的变化如图7a-d所示，其中，沟道孔沉积栅极堆叠层前衬底背面700如图7a所示，在第一层多晶硅-氧化物-氮化物-氧化物 (SONO)刻蚀前，衬底背面形成为ONOPO膜层结构701，如图7b所示，随后将该膜层去除，然后进行SONO刻蚀；去除第一层多晶硅保护层氧化物，并通过沉积第二层多晶硅将衬底前面和后面电连接后，如图7c所示，衬底背面形成第二层多晶硅702与衬底700的连接，然后进行沟道孔插塞氧化物的填充，并进行插塞氧化物的回刻，然后沉积第三层插塞多晶硅，如图7d所示，此时衬底背面形成衬底700，第二层多晶硅702，插塞氧化物703和第三层插塞多晶硅 704的结构。本实施例经过磷酸刻蚀牺牲介质层氮化硅后的SEG部位显微照片如图8所示，可见，SEG并没有被磷酸蚀刻破坏。

实施例2

防止SEG损坏的3D NAND制备方法，所述方法包括如下制备步骤：

S100-S900的步骤与实施例1相同；

S1010，进行沟道孔插塞氧化物的原子层沉积(ALD)填充；

S1020，再次去除Si衬底背面的膜层；

S1030：并进行插塞氧化物的回刻，然后沉积第三层插塞多晶硅再次将衬底前面和后面电连接；

S1100，形成栅极线槽；

S 1200，用磷酸刻蚀牺牲介质层氮化硅。

本实施例中，衬底背面膜层的变化如图9a-d所示，其中，沟道孔沉积栅极堆叠层前衬底背面900，如图9a所示，在第一层多晶硅-氧化物-氮化物-氧化物 (SONO)刻蚀前，衬底背面形成为ONOPO膜层结构901，如图9b所示，随后将该膜层去除，然后进行SONO刻蚀；去除第一层多晶硅保护层氧化物，并通过沉积第二层多晶硅将衬底前面和后面电连接后，如图9c所示，衬底背面形成第二层多晶硅902与衬底900的连接，然后进行沟道孔插塞氧化物的填充，再次去除Si衬底背面的膜层，并进行插塞氧化物的回刻，然后沉积第三层插塞多晶硅再次将衬底前面和后面电连接；如图9d所示，此时衬底背面形成衬底 900，第二层多晶硅902和第三层插塞多晶硅903的结构。本实施例经过磷酸刻蚀牺牲介质层氮化硅后的SEG部位显微照片如图10所示，可见，SEG并没有被磷酸蚀刻破坏。

实施例3

防止SEG损坏的3D NAND制备方法，所述方法包括如下制备步骤：

S100-S800的步骤与实施例1相同；

S910，进行第一层多晶硅-氧化物-氮化物-氧化物(SONO)刻蚀；去除第一层多晶硅保护层氧化物，并沉积第二层多晶硅；

S1010，进行沟道孔插塞氧化物的原子层沉积(ALD)填充，

S1021，去除Si衬底背面的膜层

S1031，进行插塞氧化物的回刻，然后沉积第三层插塞多晶硅将衬底前面和后面电连接；

S1100，形成栅极线槽；

S 1200，用磷酸刻蚀牺牲介质层氮化硅。

本实施例中，衬底背面膜层的变化如图11a-d所示，其中，沟道孔沉积栅极堆叠层前衬底背面1100如图11a所示，在第一层多晶硅-氧化物-氮化物-氧化物(SONO)刻蚀前，衬底背面形成为ONOPO膜层结构1101，如图11b所示，然后进行SONO刻蚀；去除第一层多晶硅保护层氧化物，沉积第二层多晶硅，如图11c所示，衬底背面形成衬底1100，为ONOPO膜层结构1101和第二层多晶硅1102结构，然后进行沟道孔插塞氧化物的填充，去除Si衬底背面的膜层，并进行插塞氧化物的回刻，然后沉积第三层插塞多晶硅将衬底前面和后面电连接；如图11d所示，此时衬底背面形成衬底1100和第三层插塞多晶硅1103的结构。本实施例经过磷酸刻蚀牺牲介质层氮化硅后的SEG部位显微照片如图 12所示，可见，SEG并没有被磷酸蚀刻破坏。

综上，采用实施例1-3的方法，都实现了衬底前面和后面的电连接，从而可以将在沟道孔制备的刻蚀过程中产生的电荷进行释放，从而避免后续磷酸蚀刻过程中电化学反应的发生，从而防止SEG的损坏。如图8，图10，图12的显微所示，本发明上述实施例的防止SEG损坏的效果显著。并且进而由于防止了SEG的损坏，进而可以防止3D结构的崩塌，并且降低BSG失效率。本发明可以扩大磷酸刻蚀氮化物的窗口，使得操作更便利。采用上述技术，本发明可以获得更高的产品收得率。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.防止SEG损坏的3D NAND制备方法，其特征在于，所述方法包括如下制备步骤：

提供一个Si衬底；

在衬底上进行周边器件的制备；

在衬底上进行核心区域台阶结构的制备；所述核心区域台阶结构包括多层交错堆叠的层间介质层及牺牲介质层形成衬底堆叠结构，所述牺牲介质层形成于相邻的层间介质层之间；

刻蚀所述核心区域的台阶结构形成沟道孔，并且所述沟道孔通至所述衬底并形成一定深度的第一硅槽；

形成硅外延层，具体为，在所述第一硅槽处进行硅的外延生长形成硅外延层；

在所述沟道孔中沉积，分别形成阻挡层、存储层和隧穿层；

沉积第一层多晶硅层；

在至少一个沟道孔结构刻蚀进行前，去除Si衬底背面的膜层，并通过后续沉积的多晶硅将衬底前面和后面电连接；

形成栅极线槽；

刻蚀牺牲介质层。

2.如权利要求1所述的防止SEG损坏的3D NAND制备方法，其特征在于，所述层间介质层为氧化硅层，所述牺牲介质层为氮化硅层。

3.如权利要求2所述的防止SEG损坏的3D NAND制备方法，其特征在于，所述阻挡层、存储层和隧穿层为氧化物-氮化物-氧化物结构(ONO)。

4.如权利要求3所述的防止SEG损坏的3D NAND制备方法，其特征在于，所述至少一个沟道孔结构刻蚀进行前为：在第一层多晶硅-氧化物-氮化物-氧化物(SONO)刻蚀前，去除Si衬底背面的膜层；然后进行SONO刻蚀；并通过沉积第二层多晶硅将衬底前面和后面电连接。

5.如权利要求4所述的防止SEG损坏的3D NAND制备方法，其特征在于，在沉积第二层多晶硅后，进行沟道孔插塞氧化物的填充，并进行插塞氧化物的回刻，然后沉积第三层插塞多晶硅。

6.如权利要求3所述的防止SEG损坏的3D NAND制备方法，其特征在于，在所述至少一个沟道孔结构刻蚀进行前为：在第一层多晶硅-氧化物-氮化物-氧化物(SONO)刻蚀前，去除Si衬底背面的膜层；然后进行SONO刻蚀；并通过沉积第二层多晶硅将衬底前面和后面电连接；

进行沟道孔插塞氧化物的填充；

再次去除Si衬底背面的膜层；

回刻插塞氧化物，

沉积第三层插塞多晶硅再次将衬底前面和后面电连接。

7.如权利要求3所述的防止SEG损坏的3D NAND制备方法，其特征在于，在沉积第一层多晶硅后，进行第一层多晶硅-氧化物-氮化物-氧化物(SONO)刻蚀；

沉积第二层多晶硅；

沉积插塞氧化物；

所述至少一个沟道孔结构刻蚀进行前为：在回刻插塞氧化物前，去除衬底背面的膜层；

回刻插塞氧化物；

衬底第三层多晶硅将衬底前面和后面电连接。

8.如权利要求3所述的防止SEG损坏的3D NAND制备方法，其特征在于，所述牺牲介质层采用磷酸(H₃PO₄)刻蚀。

9.如权利要求5-7任意一项所述的防止SEG损坏的3D NAND制备方法，其特征在于，所述插塞氧化物采用原子层(ALD)沉积法沉积。

10.3D NAND闪存，其特征在于，所述3D NAND闪存由权利要求1-9任意一项所述的制备方法获得。