WO2015097897A1 - 半導体記憶装置およびその製造方法 - Google Patents

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memory device
selection transistor
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笹子　佳孝
宏 吉武
耕司 藤崎
小林　孝
工藤　真
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株式会社日立製作所
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Definitions

  • the present invention relates to a selection transistor for selecting two directions in a semiconductor substrate surface, which reduces a dimension in a semiconductor substrate surface of a three-dimensional vertical semiconductor memory device.
  • phase change memories using chalcogenide materials as recording materials have been actively studied.
  • a phase change memory is a type of resistance change memory that stores information using the fact that recording materials between electrodes have different resistance states.
  • the phase change memory stores information using the fact that the resistance value of a phase change material such as Ge 2 Sb 2 Te 5 is different between an amorphous state and a crystalline state.
  • the resistance is high in the amorphous state and low in the crystalline state. Therefore, information is read from the memory cell by applying a potential difference to both ends of the element, measuring the current flowing through the element, and determining the high resistance state / low resistance state of the element.
  • phase change memory data is rewritten by changing the electrical resistance of the phase change film to different states by Joule heat generated by current.
  • the reset operation that is, the operation of changing to the high resistance amorphous state is performed by flowing a large current for a short time to dissolve the phase change material, and then rapidly decreasing the current and quenching.
  • the set operation that is, the operation of changing to a low-resistance crystal state is performed by flowing a current sufficient to maintain the phase change material at the crystallization temperature for a long time.
  • a phase change memory is suitable for miniaturization in principle because the current required to change the state of the phase change film decreases as the miniaturization progresses. For this reason, research is actively conducted.
  • Patent Document 1 as a method for highly integrating a phase change memory, a plurality of through-holes penetrating all layers are collectively formed in a stacked structure in which a plurality of gate electrode materials and insulating films are alternately stacked.
  • a configuration is disclosed in which a gate insulating film, a channel layer, and a phase change film are formed and processed inside a through hole.
  • Each memory cell includes cell transistors and phase change elements connected in parallel, and a plurality of memory cells are connected in series in the vertical direction, that is, in the normal direction to the semiconductor substrate, to form a phase change memory chain.
  • individual phase change memory chains are selected by vertical selection transistors.
  • each select transistor has a structure separated for each phase change memory chain. Since the vertical selection transistor of Patent Document 1 forms a hole in which a channel is formed in a gate processed into a strip shape, the width of the gate needs to be larger than the minimum processing size.
  • the gate pitch is about 3F, where F is the minimum processing dimension, and the pitch of the memory cells is also 3F.
  • a technique for applying a similar vertical structure to a flash memory is disclosed in Patent Document 2.
  • Patent Document 3 As a technique for reducing the gate pitch to 2F, the method of Patent Document 3 is disclosed. However, since it is necessary to form the selection transistors in two stages in order to perform selection in one direction within the semiconductor substrate surface, there is a disadvantage in that the degree of integration is improved but the number of processes is increased.
  • Patent Document 4 discloses a technique for reducing the gate pitch to 2F with a single-stage selection transistor.
  • a so-called gate last process is used in which after processing a semiconductor layer to be a channel, a gate insulating film and a gate are formed in a space portion of the processed channel semiconductor layer.
  • the vertical selection transistor described in Patent Document 4 can be formed in one stage, the number of processes is small and the gate pitch can be reduced to 2F.
  • this transistor is used as a selection transistor of a semiconductor memory device, it becomes impossible to independently operate memory cells connected to two channels that are turned on simultaneously.
  • the thickness of the channel semiconductor layer is reduced to about the same as the thickness of the inversion layer, for example, about 5 nm, and the channel semiconductor layer to be turned off is gated. It is necessary to apply an off voltage to the gate on the opposite side that is in contact with the insulating film.
  • the channel semiconductor layer having a thickness of about 5 nm is formed by extreme ultraviolet lithography (5 nm processing must be performed with high accuracy, whether using a gate first process or a gate last process. It is essential to use a high-cost lithography technique such as EUV), which increases the manufacturing cost of the semiconductor memory device. Furthermore, since the channel semiconductor layer processed to have a size of 5 nm comes into contact with the upper and lower electrodes with a width of 5 nm, the contact resistance between the electrode and the channel semiconductor layer is increased, and the on-current of the transistor is reduced.
  • an object of the present invention is to provide a vertical selection transistor having a large on-current and a gate pitch of 2F in a simple process. As a result, the degree of integration of the memory cells can be improved, and the capacity and cost can be reduced.
  • a semiconductor memory device includes a plate-like lower electrode formed above a semiconductor substrate, an upper electrode formed above the lower electrode, the lower electrode, and the upper electrode.
  • a plurality of electrically rewritable memory cells disposed between the electrodes, and a plurality of memory chains connected in series; and a first selection transistor connected to one end of the memory chain;
  • the memory chain has a longitudinal direction aligned with a normal direction of the semiconductor substrate, along a first direction in the semiconductor substrate surface and a second direction orthogonal to the first direction in the semiconductor substrate surface.
  • the first selection transistors are arranged in a matrix, and are formed by extending in the second direction in parallel with the first direction at a pitch equal to the arrangement pitch of the memory chains in the first direction.
  • a plurality of gates, a gate insulating film formed in contact with opposing sidewalls between the plurality of gates, and a first sandwiched between the plurality of gates via the gate insulating film Channel semiconductor layers, and the first channel semiconductor layer is formed on every other gate of the plurality of gates, and is formed on both sides of the gate via a gate insulating film.
  • a layer is connected between the gate and the lower electrode or the upper electrode according to the result of the simultaneous film formation step, or a part of the result of the simultaneous film formation step is between the gate and the lower electrode or the upper electrode. Configured to remain in between.
  • the memory cell is a phase change memory
  • the second selection transistor further includes a second selection transistor connected in series with the first selection transistor, wherein the second selection transistor is parallel to the second direction at a pitch equal to the arrangement pitch of the memory chains in the second direction, and the first direction
  • a plurality of gates formed to extend to each other, a gate insulating film formed in contact with opposing sidewalls between the plurality of gates, and between the plurality of gates via the gate insulating film
  • a second channel semiconductor layer sandwiched between the second channel semiconductor layers, and the second channel semiconductor layer of the second select transistor is disposed on both sides in the second direction via a gate insulating film.
  • the gate of the second selection transistor is present opposite to the gate of the second selection transistor, the gate of the second selection transistor is present opposite to the second channel semiconductor layer via the gate insulating film on both sides in the second direction,
  • the gates of the second selection transistors are configured to have different shapes every other gate in the second direction.
  • a method for manufacturing a semiconductor memory device in a method for manufacturing a semiconductor memory device, (a) a step of forming a metal film serving as a lower electrode on a semiconductor substrate via an interlayer insulating film; Forming a first insulating film on the lower electrode; (c) forming a first gate electrode layer and a second insulating film layer on the first insulating film; and (d) the second insulating film;
  • the first gate electrode layer and the first insulating film layer are arranged in parallel with a predetermined width at a pitch twice the arrangement pitch of the memory chain array in the second direction in the semiconductor substrate surface.
  • the semiconductor memory device of the present invention it is possible to manufacture a suitable memory cell array by increasing the density, and to realize a large capacity and low cost of the semiconductor memory device.
  • the semiconductor memory device by applying a large-capacity, low-cost semiconductor storage device to an information processing device such as a storage or a server, the information processing device can use a large-capacity storage device at low cost, and can improve performance.
  • FIG. 1 is an overall plan view of a semiconductor memory device of the present invention.
  • 1 is a partial three-dimensional schematic diagram of a semiconductor memory device according to a first embodiment of the present invention.
  • FIG. 3 is a three-dimensional schematic diagram of the memory cell array according to the first embodiment of the present invention. It is a figure explaining the reset operation
  • FIG. 4 is a diagram for explaining a read operation of the memory cell array according to the first embodiment of the present invention. It is a figure explaining the setting operation
  • FIG. 6 is an equivalent circuit diagram of the semiconductor memory device according to the second embodiment of the present invention. The voltage conditions for the read operation are shown. It is a three-dimensional schematic diagram of the memory cell array of the semiconductor memory device of Embodiment 3 of the present invention.
  • A) is sectional drawing of the semiconductor memory device of Embodiment 3 of this invention.
  • B) is a cross-sectional view of a memory cell.
  • FIG. 6 is an equivalent circuit diagram of the semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 1 is an overall view showing a semiconductor memory device using a phase change memory according to Embodiment 1 of the present invention.
  • the semiconductor memory device according to the first embodiment of the present invention is different from an I / O interface 1001 having an input / output buffer for exchanging data with the outside, and a memory cell array 1002.
  • a plurality of voltage sources 1003 to 1006 for supplying a plurality of voltages, a voltage selector 1007 for selecting a voltage from the voltage sources 1003 to 1006, a connection destination of an output from the voltage selector 1007, and a bit line of the memory cell array 1002;
  • a wiring selector 1008 selected from wirings such as word lines and a control unit 1009 for controlling the entire apparatus are provided.
  • the wiring selector 1008 includes a reading unit 1010 having a sense amplifier and the like.
  • the control unit 1009 selects a voltage for writing data with the voltage selector 1007, generates a voltage pulse with the power supplies 1003 to 1006, and uses the wiring selector 1008 with it.
  • a voltage pulse is supplied to a predetermined wiring of the memory cell array 1002. Thereby, the input data is written to the phase change memory cell of the memory cell array.
  • the control unit 1009 selects a data read voltage with the voltage selector 1007, generates voltage pulses with the power supplies 1003 to 1006, and A voltage pulse is supplied to a predetermined wiring of the memory cell array 1002 by the wiring selector 1008.
  • the read current is read by the reading unit 1010, and the stored data is reproduced, and the read data is supplied to the external device via the control unit 1009 and the I / O interface 1001.
  • FIG. 2 is a three-dimensional schematic diagram showing the configuration of the memory cell array portion of the semiconductor memory device according to the first embodiment of the present invention.
  • Plate-shaped electrodes TEPLATE, BEPLATE, electrode 3 (MLR) extending in X direction, phase change memory chain (cell) PCMCHAIN, X selection transistor STTrX for realizing selection of PCMCHAIN in X direction by extending in X direction
  • a Y selection transistor STTrY that realizes selection of PCMCHAIN in the Y direction in the extending and setting operation and resetting operation is shown.
  • the gates of STTrX and STTrY are STTGX and STTGY, respectively. Further, FIG.
  • 2 further includes wirings STTGXL and STTGY for supplying power to STTTGX via contacts STTGXC and STTGGXC that connect TEPLATE and BEPLATE to BEPLATE and BEPLATEC and STTGX to connect the circuit on the semiconductor substrate.
  • Wiring STTGYL for supplying power to STTGY via contacts STTGYC and STTGYC leading to is shown.
  • STTGYL is connected to the circuit on the semiconductor substrate by STTYC
  • STTGXL is connected to the circuit on the semiconductor substrate by STTGXC, respectively, so that an appropriate potential can be supplied. Focusing on the elevations of STTGXL and STTGYL, a contact STTGYC is formed from the lower side and connected to STTGYL for STTGY extending in parallel below the read operation wiring MLR. On the other hand, for STTGX formed at the upper part of the MLR and orthogonal to the MLR, a contact STTGXC is formed from the upper side and connected to the STTGXL.
  • the MLR is connected to the MLRL via the MLRC, and the MLRL is connected to the reading unit 1010.
  • FIG. 3 shows a PCMCHAIN matrix-like array and its upper and lower parts extracted from FIG.
  • a wiring STTGYL is also shown at the bottom.
  • the electrode 3 (MLR) extends in the X direction and operates as a wiring MLR that selects the phase change memory chain PCMCHAIN in the Y direction in the read operation.
  • MLR phase change memory chain
  • STTrX that selects PCMCHAIN in the X direction is formed above the electrode 3 (MLR).
  • the gate STTTGX of STTrX extends in the Y direction orthogonal to the electrode 3, and a channel semiconductor layer 51p is formed in the inter-gate space via a gate insulating film. As shown in FIG. 4, the channel semiconductor layer 51p is connected to the electrode 3 through the N-type semiconductor layer 42p.
  • the channel semiconductor layer 51p is connected to the channel semiconductor layer 8p forming PCMCHAIN above.
  • the channel semiconductor layer 51p is separated in the X direction and the Y direction for each PCMCHAIN.
  • a phase change memory chain PCMCHAIN is formed above the X selection transistor STTrX.
  • a diffusion layer made of an N-type semiconductor layer 25p is formed on the channel semiconductor layer 8p, and is connected to a plate-like electrode TEMPLATE serving as an upper electrode.
  • PCMCHAIN is a stack in which gate polysilicon layers 21p, 22p, 23p, and 24p serving as cell gate electrodes and insulating films 11, 12, 13, 14, and 15 are alternately stacked. It is formed in a hole in the Z direction formed in the body. The detailed structure around PCMCHAIN will be described with reference to FIG.
  • a Y selection transistor STTrY is formed that extends in the same X direction as the electrode 3 and selects PCMCHAIN in the Y direction during a set operation and a reset operation described later.
  • the gate STTGY of STTrY extends in the X direction parallel to the electrode 3, and a channel semiconductor layer 50p is formed in the inter-gate space via a gate insulating film.
  • the channel semiconductor layer 50p is connected to the electrode 3 through an N-type semiconductor layer 41p.
  • the channel semiconductor layer 50p is connected to the plate electrode BEPLATE via the N-type semiconductor layer 40p.
  • the length of the channel semiconductor layer 50p extending in the X direction is the channel width of STTrY.
  • STTrY can drive a larger on-current as the channel width is larger.
  • the channel semiconductor layer 50p may be separated in the X direction at an appropriate interval below the electrode 3 in accordance with the required on-current.
  • the electrode wiring 3 extending in the X direction, the gate electrode STTGY of the Y selection transistor STTrY extending in the X direction, and the gate electrode STTGX of the X selection transistor STTrX extending in the Y direction are 2F pitches with a minimum processing dimension F Can be formed. That is, a memory cell having a projected area of 4F 2 in the XY plane can be formed.
  • the structure of the selection transistors STTrX and STTrY will be described. Focusing on STTrY, a channel semiconductor layer 50p is formed on the side wall of the gate STTGY extending in the X direction and arranged in the Y direction at a 2F pitch via a gate insulating film.
  • both sides in the Y direction are in contact with STTGY through the gate insulating film.
  • both sides in the Y direction are in contact with the channel semiconductor layer 50p through the gate insulating film.
  • the channel semiconductor layer 50p of the Y select transistor STTrY is thick in the Y direction (about 10 nm or more in the case of silicon)
  • independent inversion layers are provided in two STTGYs that are in contact with the channel semiconductor layer via a gate insulating film. It is formed.
  • the channel semiconductor layer 50p is turned on and conducts between the plate electrode BEPLATE and the electrode 3 (MLR).
  • the channel semiconductor layer 50p When a turn-off voltage is applied to both gates, the channel semiconductor layer 50p is turned off to insulate between the plate electrode BEPLATE and the electrode 3 (MLR). In this case, when an ON voltage is applied to one STTGY, the two channel semiconductor layers 50p on both sides of the STTGY are necessarily turned on, and therefore, a selection operation for turning on only one of the channel semiconductor layers 50p cannot be performed.
  • the channel semiconductor layer 50p is sufficiently thin (preferably 5 nm or less in the case of silicon), even if an on voltage is applied to one of STTGYs on both sides, a strong off voltage (in the case of NMOS, It can be turned off by applying a negative voltage (based on the source potential). This is because the depletion layer completely extends in the film thickness direction of the channel semiconductor 50p, and the carrier density of the inversion layer on the back surface side of the channel semiconductor 50p is controlled by the electric field from one STTGY.
  • the channel semiconductor layers 50p on both sides thereof are not necessarily turned on, but by applying a strong off-voltage to another STTGY that is in contact via the gate insulating film. Can be turned off. Using this phenomenon, only one of the channel semiconductor layers can be selected and turned on. It is also possible to simultaneously turn on a plurality of channel semiconductor layers 50p continuous in the Y direction. However, a specific selection state such as turning on every other state is difficult. The same applies to STTGX.
  • the channel semiconductor layers 50p and 51p are formed of silicon, and the thickness of the channel semiconductor layer 50p in the Y direction and the thickness of the channel semiconductor layer 51p in the X direction are set to about 5 nm or less.
  • FIG. 4 is a diagram showing a part of the memory cell array according to the first embodiment (FIG. 4A). 2 and 3, PCMCHAIN parts omitted for the sake of clarity, that is, gate polysilicon layers 21p to 24p, insulating films 11 to 15, gate insulating film 9, channel polysilicon layer 8p, N-type polysilicon layer 25p, Phase change material 7 and insulating films 91 and 92 are also shown. In addition, gate insulating films GOX1_X and GOX2_X of STTrX are also shown. In addition, the cross-sectional view taken along the line A-A 'in one gate polysilicon layer 21p (FIG. 4B) and an equivalent circuit diagram corresponding to a part of the memory cell array (FIG. 4C) are shown.
  • the operation of the memory cell can be performed as follows, for example. 0 V is applied to the gate line GL1 to which the selected cell SMC is connected, and the transistor whose channel is the channel polysilicon layer 8p is turned off. 7 V is applied to the gate lines GL2, GL3, and GL4 to which the non-selected cell USMC is connected, and the transistor is turned on. 0V is applied to TEMPLATE. During reset operation and set operation, STTrX and STTrY are turned on, and a reset voltage VRESET (for example, 5 V) and a set voltage (for example, 4 V) are applied to BEPLATE, respectively. The MLR is left floating.
  • VRESET for example, 5 V
  • a set voltage for example, 4 V
  • the resistance of the channel is low when the transistor is ON, so that the current flows through the channel polysilicon layer 8p. Regardless of the state of the phase change material 7 in the USMC portion, substantially the same current can flow.
  • SMC the current flows through the phase change material 7 because the transistor is in the OFF state.
  • the operation is performed by changing the resistance value of the phase change material 7 by the current flowing through the phase change material 7 by SMC.
  • STTrX is turned on, STTrY is turned off, and 1 V, for example, is applied to the MLR.
  • the resistance of the channel is low when the transistor is ON, so that the current flows through the channel polysilicon layer 8p. Regardless of the state of the phase change material 7 in the USMC portion, substantially the same current can flow.
  • SMC the current flows through the phase change material 7 because the transistor is in the OFF state.
  • a current value flowing through the phase change material 7 is detected by SMC using a sense circuit connected to the MLR, and a read operation is performed.
  • phase change material layer 7 for example, a material that stores information by utilizing the difference between the resistance value in the amorphous state and the resistance value in the crystalline state, such as Ge 2 Sb 2 Te 5, can be used.
  • the phase change material in the amorphous state is heated above the crystallization temperature and held for about 10 ⁇ 6 seconds or longer. It implements by making it into a crystalline state.
  • the phase change material in the crystalline state can be brought into an amorphous state by heating it to a temperature equal to or higher than the melting point to make it into a liquid state and then rapidly cooling it.
  • FIG. 5 to FIG. 7 are equivalent circuit diagrams of the semiconductor memory device of FIG. 3, and explain the read operation / set operation / set operation / reset operation, respectively.
  • the X selection transistor STTrX and the Y selection transistor STTrY are thin films of about 5 nm in the channel semiconductor layers 51p and 50p, they are turned on when an on voltage is applied to both gates, and an on voltage is applied to either one of them. When a strong off-voltage is applied to the other, the off state is established.
  • each of the Y selection transistor STTrY and the X selection transistor STTrX is represented by two transistors connected in series, and the opposing transistors are described as being connected in series. did.
  • FIG. 5 illustrates a read operation using an equivalent circuit diagram.
  • the read operation all the Y selection transistors STTrY are turned off, and the plate electrode BEPLATE and the electrode 3 (MLR) are electrically insulated.
  • MLR the plate electrode BEPLATE and the electrode 3
  • Non-destructive reading can be performed by setting the current flowing at this time to a current that is small enough not to change the resistance state of the phase change memory, that is, sufficiently smaller than the set current and the reset current.
  • the electrode wirings 3 are arranged in the Y direction at the same pitch as PCMCHAIN, and are connected to a resistance sense circuit on the semiconductor substrate. For example, by connecting the electrode wirings 3 to independent sense circuits, one cell can be selected from each of a plurality of PCMCHAINs arranged in the Y direction as shown in FIG. 5, and parallel reading can be performed.
  • FIG. 6 illustrates the set operation using an equivalent circuit diagram.
  • the electrode 3 and the sense circuit are insulated from each other by a peripheral circuit. That is, the electrode 3 is insulated from other than STTrX and STTrY that are in contact with each other at the top and bottom.
  • the set operation is performed by generating Joule heat in PCMCHAIN by flowing a current between BEPLATE and TEPLATE via PCMCHAIN. Since current flows in parallel to a plurality of PCMCHAINs that are adjacent to each other, and all cells are selected simultaneously in each PCMCHAIN to generate heat (bundle erasure), heat is transferred between the PCMCHAIN.
  • More cells can be set per unit power consumption than a method of selecting one cell at a time and performing a set operation or a method of performing a set operation by passing a current through PCMCHAIN one by one. That is, the erase transfer rate can be improved.
  • FIG. 6 shows a case where a set operation is performed by passing a current through three PCMCHAINs continuous in the X direction and Y direction, that is, a total of nine PCMCHAINs.
  • a method is used in which the set operation is collectively performed as a collective erase operation, and writing is performed to each cell by a reset operation described later.
  • each memory cell has a configuration in which a phase change material layer and a cell transistor are connected in parallel, and each memory cell is connected in series. Therefore, during the set operation, the current flowing in the PCMCHAIN has a component flowing through the phase change material layer and a component flowing through the cell transistor.
  • the set operation Since the set operation is performed in about 1 microsecond, Joule heat generated in the channel of the cell transistor is transmitted to the phase change material layer in contact with the channel.
  • an appropriate on-voltage half-on voltage: VHON
  • VHON half-on voltage
  • the channel is adjusted to an appropriate on-resistance state, and a potential difference is applied between WLPLATE / BLPLATE, the Joule heat generated in the channel section changes in phase.
  • the set operation can be carried out by being transmitted to the material layer. For this reason, even if the phase change material layer becomes too high resistance due to the reset operation, the set operation can be performed without applying a large voltage to the memory cell and causing a current to flow.
  • VHON shown in FIG. 6 exemplifies this operation.
  • FIG. 7 illustrates the reset operation using an equivalent circuit diagram.
  • the electrode 3 and the sense circuit are insulated from each other by a peripheral circuit as in the set operation. That is, the electrode 3 is insulated from other than STTrX and STTrY that are in contact with each other at the top and bottom.
  • the reset operation is performed by flowing a current between BEPLATE and TEMPLATE via PCMCHAIN.
  • the set operation is a batch erase operation
  • the reset operation is a data write operation, and is therefore selectively performed for each memory cell.
  • the X selection transistor STTrX connected to the PCMCHAIN to be selected and the Y selection transistor STTrY connected via the electrode 3 are turned on, the off-voltage is applied to the cell transistor gate of the PCMCHAIN selected cell, and the PCMCHAIN unselected cell is selected.
  • An on-voltage is applied to the cell transistor gate.
  • a potential difference is applied between BEPLATE and TEPLATE
  • a current flows through the phase change material layer of the selected cell SMC.
  • the phase change material layer of SMC is changed from a low resistance crystal state (set state) to a high level like a normal phase change memory.
  • the resistance can be changed to an amorphous state (reset state).
  • amorphous state As in the set operation, only one PCMCHAIN can be selected between the plate electrodes BEPLATE and TEPLATE, but a plurality of PCMCHAIN can also be selected. This is because, unlike the read operation, it is not necessary to detect the current flowing through each PCMCHAIN. Since it is necessary to reduce the film thickness of the semiconductor channel layers 50p and 51p to about 5 nm, STTrX and STTrY are manufactured as follows. For STTrY, a contact is formed from the lower side with respect to the gate STTGY.
  • FIGS. 8 to 19 A method for manufacturing the semiconductor memory device according to the first embodiment will be described with reference to FIGS. 8 to 19, the BB ′ cross section (a) of the memory array portion on the lower electrode BEPLATE on the wiring STTGYL shown in FIG. 3 and the STTGYC portion for supplying power to the gate electrode STTGY shown in FIG. A CC ′ cross section (b) cut in a cross section is shown in parallel.
  • An interlayer insulating film IDL is formed on a semiconductor substrate on which a circuit for driving a semiconductor memory device, a wiring STTGYL for supplying power to STTGY is formed, then BEPLATEC is formed, and a metal film that becomes BEPLATE, for example, tungsten And an N-type polysilicon layer 40p is formed on the titanium nitride.
  • the deposited pattern is processed by known lithography and dry etching techniques to form a BEPLATE (FIG. 8).
  • STTGYC that electrically connects STTGY and STTGYL formed in the upper portion of the BEPLATE space is formed (FIG. 9).
  • insulating film 71 e.g., a silicon nitride film or a silicon oxide film
  • STTGYC that electrically connects STTGY and STTGYL formed in the upper portion of the BEPLATE space is formed (FIG. 9).
  • insulating film 71 e.g., a silicon nitride film or a silicon oxide film
  • STTGYC that electrically connects STTGY and STTGYL formed in the upper portion of the BEPLATE space is formed (FIG. 9).
  • CMP method chemical mechanical polishing
  • N-type polysilicon layer 101p serving as STTGY and an insulating film 72 are formed on the insulating film 71, and then patterned (FIG. 10).
  • the insulating film 72 and the N-type polysilicon layer 101p are processed simultaneously with the BEPLATE portion and the BEPLATE space portion.
  • the insulating film 71 is processed, only the BEPLATE space portion is covered with a resist and only the BEPLATE portion is processed.
  • 101p extending in the X direction is formed at a 4F pitch in the Y direction, where F is the minimum processing dimension.
  • 101p is patterned with a Y-direction width of F and a space width of 3F.
  • 101p formed with a pitch of 4F in the Y direction covers every other STTGYC formed with a pitch of 2F in the Y direction in the Y direction to form contacts.
  • a gate insulating film for example, a silicon oxide film
  • GOX1_Y is formed so as not to completely fill a space between 101p formed with a 4F pitch, and an amorphous silicon layer 201a as a protective film is subsequently formed.
  • FIG. 11 The amorphous silicon layer 201a and the gate insulating film GOX1_Y at the pattern upper surface of the insulating film 72, the bottom of the groove of the 101p pattern, and the gate insulating film GOX1_Y are removed by etch back, and then the amorphous silicon layer 201a is removed by wet etching (FIG. 12).
  • a silicon layer 50p serving as a channel semiconductor layer is formed so as not to completely fill the groove space between STTGY (FIG. 13).
  • the thickness of 50p is preferably about 5 nm or less. A film thickness of 5 nm can be easily realized by single-layer silicon film formation. 50p is patterned, 50p is separated on the pattern upper surface of the insulating film 72, and 50p is removed on STTGYC not covered with 101p (FIG. 14).
  • a gate insulating film for example, silicon oxide film
  • an N-type polysilicon layer 102p that becomes a part of the gate STTGY is formed (FIG. 15).
  • GOX2_Y and 102p covering STTGYC are removed by dry etching, for example, by covering the BEPLATE portion with a resist to expose STTGYC, and then an N-type polysilicon layer 103p that becomes a part of STTGYC is formed.
  • 103p and STTGYC are connected (FIG. 16).
  • the upper portions of 102p and 103p are removed by etch back, and the patterns of 102p and 103p are separated (FIG. 17).
  • the same N-type polysilicon is used for 102p and 103p as for 101p, but a material different from 101p may be used for 102p and 103p.
  • 102p and 103p can be silicided in a self-aligning manner using Ti, Ni, Co, etc. following the process of FIG. By doing so, the resistance of the gate electrode consisting of 102p and 103p can be lowered, so the dimensions of 102p and 103p in the X direction are reduced, the dimension of 101p in the X direction is increased, and the resistance of 101p is lowered. You can also.
  • the gate insulating films GOX1_Y and GOX2_Y do not need to use the same material, and one can be a silicon oxide film and the other can be a High-K film. In addition, GOX1_Y and GOX2_Y can have different thicknesses.
  • the thickness of 101p is the same on BEPLATE and STTGYC, but the thickness of 102p and 103p is different on BEPLATE and STTGYC and is thin on STTGYC. This is because the depth of the groove formed in the process of FIG. 10 is shallower than that on BEPLATE because the insulating film 71 was not removed on STTGYC. Although there is a concern that the resistance will increase, it can be solved by reducing the resistance by siliciding 102p and 103p, for example, as described above.
  • the upper part is retracted to expose the upper part of the channel silicon layer 50p (FIG. 18).
  • the gates STTGY (101p, 102p, 103p) of the Y selection transistor are formed with a pitch 2F in the Y direction.
  • one consists of 101p and the other consists of two layers, 102p and 103p. Both gates are connected to STTGYC below.
  • the width in the Y direction of the channel silicon layer 50p (the thickness sandwiched between the gate insulating films GOX1_Y and GOX2_Y) can be determined by the film thickness that does not depend on the minimum processing dimension, it is as in extreme ultraviolet lithography (EUV).
  • EUV extreme ultraviolet lithography
  • the thickness can be 5 nm without using a high-cost lithography technique.
  • the channel silicon layers 50p on both sides of the gate composed of 102p and 103p are connected to each other via the lower portion of the gate composed of 102p and 103p.
  • the N-type polysilicon layer 40p, which is the lower electrode, and the channel silicon layer 50p are in contact with each other. For this reason, the contact area between the N-type polysilicon layer 40p / channel silicon layer 50p can be ensured larger than in the case where the channel silicon layer 50p is separated below the gate composed of 102p and 103p. It is possible to reduce the contact resistance.
  • the channel silicon layer 50p needs to be separated at the lower part of the gate composed of 102p and 103p, it is desirable to secure the contact area with the N-type polysilicon layer 40p by reducing the separation width as much as possible. .
  • the later-described N-type polysilicon layer 41p which will be an upper electrode, also on the channel silicon layer 50p, a part of the channel polysilicon layer 50p is laid on the gate side made of 101p. It is desirable to increase the contact area with the upper electrode.
  • an N-type polysilicon layer (42p) / titanium nitride layer / tungsten layer / titanium nitride layer / titanium layer / N-type polysilicon layer (41p) to be the readout wiring MLR are formed in this order from the lower layer to the X direction. Separated into a pattern that stretches. The pitch in the Y direction is 2F, the same as STTGY. After the space between the read wirings MLR is filled with the insulating film 81, the N-type polysilicon layer 42p is exposed by, eg, CMP (FIG. 19).
  • an insulating film 74 for example, a silicon nitride film or a silicon oxide film
  • an N-type polysilicon layer 104p that becomes STTGX and an insulating film 75 for example, a silicon nitride film or a silicon oxide film
  • the N-type polysilicon layer 43p are formed, and then the insulating film layer 75, the N-type polysilicon layer 104p, the insulating film layer 74, and the N-type polysilicon layer 43p are patterned.
  • the pattern extending in the Y direction is formed at a 4F pitch in the X direction, where F is the minimum processing dimension. For example, patterning is performed with the width in the X direction of 104p slightly larger than F and the width of the space slightly smaller than 3F (FIG. 20).
  • a gate insulating film for example, a silicon oxide film
  • GOX1_X is formed so as not to completely fill a space between 104p formed at 4F pitch, and then an amorphous silicon layer 202a serving as a protective film is formed.
  • the amorphous silicon layer 202a and the gate insulating film GOX1_X at the top surface of the pattern of the insulating film 75 and the bottom of the groove between the 104p patterns are removed by etch back, and then the amorphous silicon layer 202a is removed by wet etching.
  • the gate insulating film GOX1_X on the 104p sidewall is protected by the amorphous silicon layer 202a during the etch back, the reliability of the gate insulating film GOX1_X can be ensured as compared with the case where the amorphous silicon layer 202a is not provided.
  • a silicon layer 51p serving as a channel is formed so as not to completely fill the space between STTTGX (104p).
  • 51p is patterned, 51p is separated on the pattern of the insulating film 75, and 51p is further separated in the X direction at a pitch of 2F.
  • the N-type polysilicon layer 43p is also processed on the upper surface of the insulating film 75 (FIG. 21).
  • the N-type polysilicon layer 43p functions as a source / drain diffusion layer of the channel semiconductor layer of the X selection transistor STTrX. Note that the N-type diffusion layer 43p is not necessarily formed.
  • an N-type impurity may be doped on the channel semiconductor layer 51p, or an N-type polysilicon layer may be formed on the channel semiconductor layer 51p.
  • the method for forming the N-type polysilicon layer 43p can also be used in the manufacture of the Y selection transistor STTrY.
  • a gate insulating film for example, silicon oxide film
  • GOX2_X is formed, and then an N-type polysilicon layer 105p that becomes the gate STTTGX is formed.
  • the upper part of 105p is removed by etch back, and the pattern of 105p is separated.
  • the insulating film 76 is formed, the upper part is retracted to expose the upper part of the channel silicon layer 51p (FIG. 22).
  • STTGX is formed with a pitch of 2F in the X direction.
  • one is composed of 104p
  • the other is composed of 105p
  • the shapes are different from each other.
  • the width of the channel silicon layer 51p in the X direction can be determined by the film thickness that does not depend on the minimum processing dimension, it is as in extreme ultraviolet lithography (EUV).
  • EUV extreme ultraviolet lithography
  • the thickness can be 5 nm without using a high-cost lithography technique.
  • the channel silicon layers 51p on both sides of the gate made of 105p are connected to each other through the lower part of the gate made of 105p, as in the description of FIG.
  • the N-type polysilicon layer 42p which is the lower electrode
  • the channel silicon layer 51p are in contact with each other. Therefore, compared with the case where the channel silicon layer 51p is separated at the lower part of the gate made of 105p, the contact area between the N-type polysilicon layer 42p / channel silicon layer 51p can be ensured, and thus the contact resistance. Can be reduced. Even when the channel silicon layer 51p needs to be separated at the lower part of the gate made of 105p, it is desirable to ensure the contact area with the N-type polysilicon layer 42p by reducing the separation width as much as possible.
  • the STTGY formed after the STTGYL connected to the STTGYC and the contact STTGYC for supplying power to the STTGY is formed below the position where the STTGY is formed is formed by two layers of 102p and 103p. Since STTGXL connected to the contacts STTGXC and STTGXC is formed above STTGX, STTGX formed after STTGX formed by the 104p layer can be formed by a 105p single layer. It is of course possible to form a contact from the lower side by using the same process as STTGY for forming STTGX.
  • the insulating films 11, 12, 13, 14, 15 and N-type polysilicon layers 21p, 22p serving as memory cell gates are formed.
  • 23p, 24p and N-type polysilicon layers 25p serving as upper electrodes are alternately stacked to form a stacked body, and then memory cell formation, upper electrode formation, memory cell gate electrodes GATE1 (21p), GATE2 are formed by known techniques. (22p), GATE3 (23p), and GATE4 (24p) are processed.
  • contacts STTGXC for supplying power to STTGX, STTGXL connected to STTGXC, memory cell gate electrodes GATE1, GATE2, GATE3, GATE4, and readout wiring MLR are formed, and peripheral circuits are formed.
  • a wiring for connecting to is formed to complete the semiconductor memory device.
  • the completed semiconductor memory device can form memory cells at a 2F pitch in both the X direction and the Y direction, so that the capacity can be increased and the bit cost can be reduced.
  • the completed semiconductor storage device can use a large capacity storage device at low cost, so that performance can be improved.
  • FIG. 23 is a bird's-eye view of a device structure of a flash memory using the selection transistor of the present invention
  • FIG. 24 is a cross-sectional view in the XZ plane
  • FIG. 25 is an equivalent circuit diagram.
  • FIG. 25 shows voltage conditions for the read operation.
  • the flash memory array is connected to electrodes at both ends via selection transistors.
  • the operation method of the selection transistor is the same as that in the first embodiment.
  • FIG. 23 shows a lower electrode BEPLATE, a lower selection transistor DSTTr extending in the Y direction, an upper selection transistor USTTr extending in the Y direction, and an upper electrode wiring BL extending in the X direction.
  • the memory array will be described with reference to the following cross-sectional view. Note that the memory holes are formed at a 2F pitch in the X and Y directions. 24, the electrode layers 321p, 322p, 323p, and 324p to be gates and the insulating films 311, 312, 313, 314, and 315, which are omitted in FIG.
  • a memory hole in the Z direction, an ONO film in the memory hole, that is, a silicon oxide film (331) / silicon nitride film (332) / silicon oxide film (333), and a channel semiconductor layer 308p are shown.
  • DSTTr is formed of gate electrodes 301p and 302p, insulating films 371, 372, and 373, gate insulating films 361 and 362, and a channel semiconductor layer 350p.
  • Two channel semiconductor layers 350p adjacent to each other in the X direction are connected to each other in the X direction below the gate electrode 302p via the gate insulating film 362, and in contact with the N-type semiconductor layer 340p which is a part of the lower electrode.
  • the width in the X direction of the contact portion between 340p and 350p is larger than the film thickness of 350p, so that 340p and 350p can be brought into contact with each other over a wide area. The contact resistance can be reduced.
  • An N-type semiconductor layer 341p is formed on the upper part of 350p, and is connected to the channel semiconductor layer 308p of the memory cell array.
  • An N-type semiconductor layer 342p is formed on the channel semiconductor layer 308p and is connected to the channel semiconductor layer 351p of USTr.
  • the USTr is formed of gate electrodes 303p and 304p, insulating films 374, 375 and 376, gate insulating films 363 and 364, and a channel semiconductor layer 351p.
  • Two channel semiconductor layers 351p are connected to each other adjacent to each other in the X direction via an insulating film 375 above the gate electrode 303p, and in contact with the N-type semiconductor layer 343p which is a part of the upper electrode.
  • the channel semiconductor layer 350p is separated from the altitude at which the side walls of at least the gate electrodes 301p and 302p are at an upper portion with a 2F pitch equal to the pitch of the memory holes in the Y direction.
  • the channel semiconductor layers 351p are separated in the Y direction at the same 2F pitch as the pitch of the memory holes.
  • the 351p separated in the Y direction is connected to the upper electrode BL extending in the X direction and formed at a 2F pitch in the Y direction.
  • the channel semiconductor layers of the lower selection transistor DSTTr and the upper selection transistor USTTr including the selected cell are turned on.
  • the on-voltage is applied to DSTm-2 and DSTm-1 among the gates DSTm-2, DSTm-1, DSTm, and DSTm + 1 of the DSTTr, and the off-voltage is applied to the remaining gates.
  • An ON voltage is applied to USTm-2 and USTm-1 among the gates USTm-2, USTm-1, USTm, and USTm + 1 of the USTTr, and an off voltage is applied to the remaining gates. Thereby, one place in the X direction is selected.
  • the potential Vthc at the threshold determination level is applied to the gate electrode including the selected cell, and the potential Vpass at which the channel semiconductor layer 308p of the cell is sufficiently turned on regardless of the threshold state of the cell (for example, other gate electrodes) 6V) is applied. Thereby, one place in the Z direction is selected. With one position selected in the X and Z directions, a potential of 0 V is applied to the lower electrode BEPLATE and 1 V is applied to the upper electrode BL. Since a plurality of BLs are formed at a 2F pitch in the Y direction, a plurality of BLs can be selected simultaneously in the Y direction. The current flowing through BL is detected, and information is read out depending on whether the threshold value Vth of the selected cell is higher or lower than Vthc.
  • the write operation is performed after the erase operation described later is performed at once.
  • the lower select transistor DSTTr is turned off, and the channel semiconductor layer of the upper select transistor USTTr connected to the selected cell is turned on. Thereby, one place in the X direction is selected.
  • a write potential for example, +20 V
  • the potential Vpass the cell channel semiconductor layer 308p of the cell is sufficiently turned on regardless of the threshold state of the cell
  • the lower electrode BEPLATE is set to 0 V, for example.
  • a potential corresponding to the data write pattern is applied to the upper electrode BL with one X direction and Z direction selected.
  • a plurality of BLs are formed at a 2F pitch in the Y direction, a plurality of BLs can be selected simultaneously in the Y direction.
  • 0 V is applied to BL, and 0 V is supplied from BL to the channel semiconductor layer 308p through the USTr. Since a potential difference of 20 V between +20 V of the selection gate and 0 V of the channel semiconductor layer 308p is applied to the ONO film of the selected cell, electrons are injected from the channel semiconductor layer 308p into the ONO film, and writing occurs.
  • the erasing operation first, about 0 V is applied to the gates 303p and 304p of the USTTr and the gates 301p and 302p of the DSTTr, and about 5 V is applied to the BEPLATE and BL, and hot holes are generated at the BEPLATE side end of the DSTTr and the BL side end of the USTR. Then, appropriate potentials are applied to the gates 303p and 304p of the USTTr and the gates 301p and 302p of the DSTTr in the block to be erased to inject hot holes generated by turning on the USTTr and DSTTr into the channel semiconductor layer 308p.
  • the semiconductor memory device of the second embodiment since memory cells can be formed at a 2F pitch in both the X direction and the Y direction, the capacity can be increased and the bit cost can be reduced.
  • the completed semiconductor storage device to an information processing apparatus such as a storage or a server, the information processing apparatus can use a large capacity storage device at low cost, so that performance can be improved.
  • the phase change memory and the flash memory are used, respectively, but the selection transistor of the present invention can also be used for other memories.
  • a case where a vertical cross-point memory is used is shown. 26 is a bird's-eye view of a device structure of a vertical cross-point memory using the selection transistor of the present invention, FIG. 27 is a cross-sectional view in the XZ plane, and FIG. 28 is an equivalent circuit diagram.
  • the vertical cross-point memory array is connected to the electrode via a selection transistor on the lower side.
  • the operation method of the selection transistor is the same as in the first and second embodiments.
  • FIG. 26 shows a lower electrode wiring BTL extending in the X direction and formed at a 2F pitch in the Y direction, a selection transistor STTr extending in the Y direction, conductive film layers 421p, 422p, 423p, and 424p to be electrodes, and formed in a stacked body.
  • a Z-direction memory hole, a resistance change material film 407 and a conductive film layer 408p in the memory hole are shown.
  • the memory holes are formed at a 2F pitch in the X direction and the Y direction.
  • FIG. 27A is a cross-sectional view taken along the XZ plane of FIG.
  • insulating films 411, 412, 413, 414, and 415 which are omitted are also shown.
  • Diodes are formed on the inner walls of the memory holes of the conductive film layers 421p, 422p, 423p, and 424p. This diode can be realized by forming the conductive films 421p, 422p, 423p, and 424p with N-type silicon and forming 405p with a P-type semiconductor layer in FIG. 27A, for example.
  • FIG. 27B shows a part of FIG. 27A extracted.
  • a diode composed of an N-type silicon layer 421p and a P-type semiconductor layer 405p, a memory cell composed of a resistance change material film 407, and an electrode 408p extending in the Z direction are shown.
  • a memory cell including a diode and a resistance change memory is formed.
  • the STTr is formed of gate electrodes 401p and 402p, insulating films 471, 472 and 473, gate insulating films 461 and 462, and a channel semiconductor layer 450p.
  • Two channel semiconductor layers 450p are connected to each other adjacent to each other in the X direction via a gate insulating film 462 below the gate electrode 402p, and are in contact with 440p which is a part of the lower electrode at the connection portion.
  • the 440p and 450p can be brought into contact with each other over a wide area. The contact resistance can be reduced.
  • An N-type semiconductor layer 441p is formed over 450p and is connected to the conductive layer 408p of the memory cell array.
  • the channel semiconductor layer 450p of the lower select transistor STTr including the selected cell is made conductive.
  • the STTr gates STXm-2, STXm-1, STXm, and STXm + 1 an on-voltage is applied to STXm-2 and STXm-1, and an off-voltage is applied to the remaining gates.
  • one place in the X direction is selected.
  • VREAD for example, 1 V
  • 0 V is applied to the other BTLs.
  • 0 V is applied to the electrode layer including the selected cell
  • VREAD is applied to the other electrode layers.
  • a current flows because a voltage is applied to the diode in the forward direction.
  • no voltage flows because a voltage is applied to the diode at 0 V or in the reverse direction. Therefore, since a current flows only in the selected cell, reading can be performed by determining the resistance of the selected cell by detecting with a reading circuit connected to the current BTL.
  • the channel semiconductor layer 450p of the lower select transistor STTr including the selected cell is made conductive.
  • the STTr gates STXm-2, STXm-1, STXm, and STXm + 1 an on-voltage is applied to STXm-2 and STXm-1, and an off-voltage is applied to the remaining gates. Thereby, one place in the X direction is selected.
  • the VTL connected to the selected cell via the STTr is set to VSET (for example, 3 V) for the set operation, VRESET (for example, 2 V) for the reset operation, and others. 0 V is applied to the BTL.
  • 0 V is applied to the electrode layer including the selected cell
  • VSET for example, 3 V
  • VRESET for example, 2 V
  • a current flows because a voltage is applied to the diode in the forward direction.
  • a voltage does not flow because a voltage is applied to the diode in the reverse direction. Therefore, since a current flows only in the selected cell, a set operation and a reset operation can be selectively performed.
  • the completed semiconductor memory device can form memory cells at a 2F pitch in both the X direction and the Y direction, so that the capacity can be increased and the bit cost can be reduced.
  • the completed semiconductor storage device can use a large capacity storage device at low cost, so that performance can be improved.
  • insulating films 11, 12, 13, 14, and 15, N-type polysilicon layers 21p, 22p, 23p, and 24p that serve as memory cell gates, and an N-type polysilicon layer 25p that serves as an upper electrode are alternately stacked.
  • the protective amorphous was formed in the same manner as the formation of the STTGY and STTGX gate insulating films GOX1_Y and GOX2_X and the channel silicon layers 50p and 51p. Silicon layers 201a and 202a can also be used.
  • the lower side of the stacked body is configured with the X selection transistor STTrX of the first embodiment.
  • This is a configuration in which the N-type polysilicon layer 43p (see FIG. 20) is not used on the channel semiconductor layer 51p of the X selection transistor STTrX.
  • the invention of the fourth embodiment does not depend on the structure of the base. Insulating films 11, 12, 13, 14, 15, N-type polysilicon layers 21 p, 22 p, 23 p, 24 p serving as memory cell gates and N-type polysilicon layers 25 p serving as upper electrodes are alternately stacked to form a stacked body.
  • a hole HOLE reaching the diffusion layer formed on the channel silicon layer 51p is formed in the stacked body.
  • the gate insulating film 9 and the protective amorphous silicon layer 203a after forming the gate insulating film 9 and the protective amorphous silicon layer 203a, the gate insulating film 9 and the protective amorphous silicon layer 203a on the top surface of the stacked body and the bottom of the HOLE are removed by etch back (FIG. 29).
  • the protective amorphous silicon layer 203a is removed by wet etching to form a channel semiconductor layer 8p (FIG. 30).
  • the channel semiconductor layer 8p can be formed, for example, by forming a single silicon layer.
  • the gate insulating film 9 on the side wall of the stacked body is protected by the amorphous silicon layer 203a during the etch back, the reliability of the gate insulating film 9 can be ensured as compared with the case where there is no amorphous silicon layer 203a.
  • the phase change material 7 is formed on the surface of the channel silicon layer 8p by using the CVD method.
  • the phase change material 7 is formed so as not to completely embed HOLE, and the remaining holes are completely filled with an insulating film 91.
  • the insulating film 91 and the phase change material 7 are removed to the altitude of the insulating film 15 in HOLE by etch back.
  • the insulating film 92 is formed, the insulating film 92 on the N-type polysilicon layer 25p is removed by etch back, and the upper surface of 25p is exposed by removing 8p or 8p on the upper surface of 25p. In 8p on 25p, the N-type impurities in 25p are diffused, and N-type impurities are contained at a high concentration.
  • the upper electrode is processed (FIG. 31).
  • the gate electrodes GATE1, GATE2, GATE3, and GATE4 of the memory cell are processed by a known technique.
  • contacts STTGXC for supplying power to STTGX, STTGXL connected to STTGXC, memory cell gate electrodes GATE1, GATE2, GATE3, GATE4, and readout wiring MLR are formed, and peripheral circuits are formed.
  • a wiring for connecting to is formed to complete the semiconductor memory device.
  • the insulating film 9 can be formed thin. For this reason, the diameter of HOLE can be reduced and high integration can be achieved. Therefore, the bit cost can be reduced.

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Abstract

　３次元縦型半導体記憶装置の半導体基板面内の寸法を縮小するために、半導体基板面内の２方向を選択する選択トランジスタのピッチを縮小することを目的とする。　本発明に係る半導体記憶装置において、同一方向に延伸する選択トランジスタのゲートを１本おきに異なる工程で形成することで選択トランジスタのチャネル半導体層を電極と広い面積で接触させつつ反転層の厚さと同程度に薄膜化できる。ピッチ２Ｆで形成した選択トランジスタゲートの２つの側壁に形成されたチャネル半導体層を独立にＯＮ／ＯＦＦ制御することが可能となる。これにより、２重選択を生じさせることなく、半導体基板面内の２方向の寸法を共に２Ｆにすることが可能となる。

Description

半導体記憶装置およびその製造方法
　本発明は、３次元縦型半導体記憶装置の半導体基板面内の寸法を縮小する、半導体基板面内の２方向を選択する選択トランジスタに関する。
　近年、記録材料にカルコゲナイド材料を用いた相変化メモリが盛んに研究されている。相変化メモリとは、電極間の記録材料が異なる抵抗状態をもつことを利用し情報を記憶する抵抗変化型メモリの一種である。
　相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがってメモリセルからの情報読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することにより実施する。
　相変化メモリでは、電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータを書き換える。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより実施する。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度に保持するのに十分な電流を長時間流すことにより実施する。相変化メモリは、微細化を進めると相変化膜の状態を変化させるのに必要となる電流が小さくなるため、原理上、微細化に向いている。このため、研究が盛んに行われている。
　下記特許文献１には、相変化メモリを高集積化する方法として、ゲート電極材料と絶縁膜を複数ずつ交互に積層した積層構造内に、全層を貫く複数の貫通孔を一括加工で形成し、貫通孔の内側にゲート絶縁膜、チャネル層、相変化膜を成膜し加工する構成が開示されている。個々のメモリセルは、並列接続されたセルトランジスタと相変化素子で構成され、メモリセルは縦方向、すなわち半導体基板に対する法線方向に複数個直列接続され、相変化メモリチェインを形成している。特許文献１のアレイ構成においては、縦型の選択トランジスタによって個々の相変化メモリチェインを選択する。各選択トランジスタのチャネル半導体層は、相変化メモリチェインごとに分離された構造をしている。特許文献１の縦型選択トランジスタは、帯状に加工したゲートにチャネルが形成される孔を形成するため、ゲートの幅は最小加工寸法と比較して大きくする必要がある。ゲートピッチは最小加工寸法をＦとして、３Ｆ程度となり、メモリセルのピッチも同じく３Ｆとなる。また、同様の縦型構造をフラッシュメモリに適用する技術が特許文献２に開示されている。
　ゲートピッチを２Ｆに縮小する技術として、特許文献３の方法が開示されている。ただし半導体基板面内の１方向の選択を行うために選択トランジスタを２段で形成する必要があるため、集積度は向上するが工程数が増加するという短所がある。
　更に、１段の選択トランジスタでゲートピッチを２Ｆに縮小する技術が、特許文献４に開示されている。チャネルとなる半導体層を加工した後、加工したチャネル半導体層のスペース部にゲート絶縁膜とゲートを形成するいわゆるゲートラストプロセスが用いられている。
特開２００８－１６０００４号公報 特開２００７－２６６１４３号公報 特開２００９－４５１７号公報 特開２０１３－１２０６１８号公報
　特許文献４に記載されている縦型選択トランジスタは、１段で形成できるため工程数が少なくゲートピッチを２Ｆに縮小できるが、以下のような課題が存在する。すなわち、ゲートの両側壁にゲート絶縁膜を解してチャネル半導体層が形成される構造では、１つのゲートにオン電圧を印加すると、両側のチャネル半導体層のオン電圧を印加したゲート側の表面に反転層が形成される。このためこれら２つのチャネル半導体層は同時にオン状態になる。このトランジスタを半導体記憶装置の選択トランジスタとして用いると、同時にオン状態になる２つのチャネルに接続されたメモリセルを独立に動作させることができなくなる。２つのチャネルのうち、どちらか一方が選択できるようにするためには、チャネル半導体層の厚さを反転層の厚さと同程度、例えば５ｎｍ程度に薄くし、オフ状態にしたいチャネル半導体層にゲート絶縁膜を解して接する反対側のゲートにオフ電圧を印加する必要がある。
　しかしながら、厚さ５ｎｍ程度のチャネル半導体層を形成するのは、ゲートファーストプロセスを用いても、ゲートラストプロセスを用いても、５ｎｍの加工を高精度で行わなくてはならないため、極端紫外線リソグラフィ（ＥＵＶ）などの高コストなリソグラフィ技術を用いることが必須となり、半導体記憶装置の製造コストを増加させる。更に、５ｎｍの寸法に加工したチャネル半導体層は上下の電極と５ｎｍの幅で接触することになるため、電極－チャネル半導体層の接触抵抗を増加させ、トランジスタのオン電流を低下させる。
　本発明は、上記のような課題に鑑みてなされたものである。すなわち、本発明の目的は、平易なプロセスで、オン電流が大きく、かつゲートピッチ２Ｆの縦型選択トランジスタを提供することである。これにより、メモリセルの集積度を向上させ、大容量化と低コスト化が可能になる。
　上記課題を解決するために本発明では、半導体記憶装置を、半導体基板の上方に形成されたプレート状の下部電極と、前記下部電極の上方に形成された上部電極と、前記下部電極と前記上部電極の間に配置された、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリチェインと、前記メモリチェインの一端に接続された第１選択トランジスタとを有し、前記複数のメモリチェインは、その長手方向を前記半導体基板の法線方向と合わせて、前記半導体基板面内の第１方向と、第１方向と前記半導体基板面内で直交する第２方向とに沿ってマトリックス状に配置され、前記第１選択トランジスタは、前記第１方向のメモリチェインの配列ピッチと等ピッチで第１方向に並列に、前記第２方向に延伸して形成されている複数のゲートと、前記複数のゲートの間の対向する各側壁に接して形成されたゲート絶縁膜と、及び前記ゲート絶縁膜を介して前記複数のゲートの間に挟まれて形成された第１のチャネル半導体層とを有し、前記第１のチャネル半導体層は、前記複数のゲートのうち１つおきのゲートにおいて、該ゲートの両隣りにゲート絶縁膜を介して形成されている両チャネル半導体層が、同時成膜工程の結果により該ゲートと前記下部電極または上部電極との間で接続されている、または同時成膜工程の結果の一部が該ゲートと前記下部電極または上部電極との間に残されているように構成した。
　また、上記課題を解決するために本発明では、前記半導体記憶装置を、前記メモリセルが相変化メモリであり、前記下部電極と前記メモリチェインアレイの間に前記第１選択トランジスタに加えて、前記第１選択トランジスタと直列に接続される第２選択トランジスタを更に備え、前記第２選択トランジスタは、前記第２方向のメモリチェインの配列ピッチと等ピッチで第２方向に並列に、前記第１方向に延伸して形成されている複数のゲートと、前記複数のゲートの間の対向する各側壁に接して形成されたゲート絶縁膜と、及び前記ゲート絶縁膜を介して前記複数のゲートの間に挟まれて形成された第２のチャネル半導体層とを有し、前記第２選択トランジスタの第２チャネル半導体層は、前記第２方向の両側でゲート絶縁膜を介して前記第２選択トランジスタのゲートと対向して存在し、前記第２選択トランジスタのゲートは前記第２方向の両側で前記ゲート絶縁膜を介して前記第２のチャネル半導体層と対向して存在し、前記第２選択トランジスタのゲートは第２方向に１つおきに形状が異なるように構成した。
　また、上記課題を解決するために本発明では、半導体記憶装置の製造方法において、（ａ）半導体基板上に層間絶縁膜を介して下部電極となる金属膜を形成する工程と、（ｂ）前記下部電極上に第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜上に第１ゲート電極層と第２絶縁膜層を形成する工程と、（ｄ）前記第２絶縁膜、前記第１ゲート電極層、及び前記第１絶縁膜層を、メモリチェインアレイの前記半導体基板面内の第２方向の配列ピッチの２倍のピッチで所定の幅で並列に、前記半導体基板面内の第１方向に延伸するようにパターニングする工程と、（ｅ）前記工程（ｄ）で形成されたスペースが完全には埋め込まれないように第１ゲート絶縁膜層を形成する工程と、（ｆ）前記工程（ｅ）で形成されたパタンの上表面と、及びスペース部の下部電極上の前記第１ゲート絶縁膜層を除去する工程と、（ｇ）前記工程（ｆ）で形成されたスペースが完全には埋め込まれないように第１チャネル半導体を成膜する工程と、（ｈ）前記工程（ｇ）で形成されたスペースが完全には埋め込まれないように第２ゲート絶縁膜を成膜する工程と、（ｉ）第２ゲート電極層を成膜する工程と、（ｊ）前記工程（ｉ）で形成した前記第２ゲート電極層をエッチバックにより前記工程（ｄ）で形成された溝ごとに分離する工程と、を含むようにした。
　本発明に係る半導体記憶装置によれば、高密度化により好適なメモリセルアレイを製造し、半導体記憶装置の大容量化と低コスト化を実現することができる。また、大容量、低コストの半導体記憶装置をストレージ、サーバーといった情報処理装置に適用することで、情報処理装置は安価に大容量の記憶装置を使えるようになり、性能向上を可能にできる。
本発明の半導体記憶装置の全体平面図である。 本発明の実施の形態１の半導体記憶装置の一部立体模式図である。 本発明の実施の形態１のメモリセルアレイの立体模式図である。 本発明の実施の形態１のメモリセルアレイのリセット動作、セット動作、読出し動作を説明する図である。 本発明の実施の形態１のメモリセルアレイの読出し動作を説明する図である。 本発明の実施の形態１のメモリセルアレイのセット動作を説明する図である。 本発明の実施の形態１のメモリセルアレイのリセット動作を説明する図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態１の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態２の半導体記憶装置のメモリセルアレイの立体模式図である。 本発明の実施の形態２の半導体記憶装置の断面図である。 本発明の実施の形態２の半導体記憶装置の等価回路図である。読み出し動作の電圧条件が示されている。 本発明の実施の形態３の半導体記憶装置のメモリセルアレイの立体模式図である。 （ａ）は本発明の実施の形態３の半導体記憶装置の断面図である。（ｂ）はメモリセルの断面図である。 本発明の実施の形態３の半導体記憶装置の等価回路図である。 本発明の実施の形態４の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態４の半導体記憶装置の製造方法を説明する断面図である。 本発明の実施の形態４の半導体記憶装置の製造方法を説明する断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施形態に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。
　図１は、本発明の実施の形態１である相変化メモリを用いた半導体記憶装置を示した全体図である。図１に示したように、本発明の実施の形態１の半導体記憶装置は、外部とのデータのやり取りを行うための入出力バッファなどを備えるＩ／Ｏインタフェース１００１と、メモリセルアレイ１００２と、異なる複数の電圧を供給するための複数の電圧源１００３～１００６と、電圧源１００３～１００６からの電圧を選ぶ電圧セレクタ１００７と、電圧セレクタ１００７からの出力の接続先をメモリセルアレイ１００２のビット線と、ワード線などの配線から選ぶ配線セレクタ１００８と、装置全体の制御を行う制御部１００９とを備える。配線セレクタ１００８には、センスアンプ等を有する読み取り部１０１０を備える。
　外部装置から、Ｉ／Ｏインタフェース１００１へデータの入力がある場合、制御部１００９は、電圧セレクタ１００７でデータの書き込み用の電圧を選び、電源１００３～１００６で電圧パルスを生成し、配線セレクタ１００８でメモリセルアレイ１００２の所定の配線に電圧パルスを供給する。これにより、メモリセルアレイの相変化メモリセルへ入力されたデータを書き込む。
　外部装置から、データの読み出しの信号がＩ／Ｏインタフェース１００１へ入力されると、制御部１００９は、電圧セレクタ１００７でデータの読み出し用の電圧を選び、電源１００３～１００６で電圧パルスを生成し、配線セレクタ１００８でメモリセルアレイ１００２の所定の配線に電圧パルスを供給する。電圧パルスを供給した結果、読み出された電流は読み取り部１０１０で読み取られ、これが記憶されたデータの再生となり、制御部１００９、Ｉ／Ｏインタフェース１００１を介して、外部装置へ読出しデータが供給される。
　図２は、本発明の実施形態１に係る半導体記憶装置のメモリセルアレイ部の構成を示す立体模式図である。プレート状の電極ＴＥＰＬＡＴＥ、ＢＥＰＬＡＴＥ、Ｘ方向に延伸する電極３(ＭＬＲ)、相変化メモリチェイン(セル)ＰＣＭＣＨＡＩＮ、Ｙ方向に延伸しＸ方向のＰＣＭＣＨＡＩＮの選択を実現するＸ選択トランジスタＳＴＴｒＸ、Ｘ方向に延伸しセット動作、リセット動作においてＹ方向のＰＣＭＣＨＡＩＮの選択を実現するＹ選択トランジスタＳＴＴｒＹが示されている。また、ＳＴＴｒＸ、ＳＴＴｒＹのゲートはそれぞれＳＴＴＧＸ、ＳＴＴＧＹである。図２には更に、ＴＥＰＬＡＴＥと半導体基板上の回路を接続するＴＥＰＬＡＴＥＣ、ＢＥＰＬＡＴＥと半導体基板上の回路を接続するＢＥＰＬＡＴＥＣ、ＳＴＴＧＸに至るコンタクトＳＴＴＧＸＣ、ＳＴＴＧＸＣを介してＳＴＴＧＸに給電するための配線ＳＴＴＧＸＬ、ＳＴＴＧＹに至るコンタクトＳＴＴＧＹＣ、ＳＴＴＧＹＣを介してＳＴＴＧＹに給電するための配線ＳＴＴＧＹＬが示されている。
　図２には示されていないが、ＳＴＴＧＹＬは半導体基板上の回路とＳＴＴＹＣで、ＳＴＴＧＸＬは半導体基板上の回路とＳＴＴＧＸＣでそれぞれ接続され、適切な電位が給電できるようになっている。ＳＴＴＧＸＬ、ＳＴＴＧＹＬの標高に注目すると、読出し動作用配線ＭＬＲの下部で平行に延伸するＳＴＴＧＹに対しては、下側からコンタクトＳＴＴＧＹＣを形成してＳＴＴＧＹＬに接続している。一方、ＭＬＲの上部でＭＬＲと直交して形成されているＳＴＴＧＸに対しては、上側からコンタクトＳＴＴＧＸＣを形成してＳＴＴＧＸＬに接続している。ゲートへのコンタクトは上側から形成するのが簡易だが、ＳＴＴＧＹはＭＬＲが狭ピッチで形成されているために、上側からコンタクトを形成しようとすると、ＭＬＲを分断せざるを得ない。ＳＴＴＧＹへのコンタクトを下側から形成すれば、ＳＴＴＧＹＣの形成部でＭＬＲを分断する必要が無い。ＭＬＲは、ＭＬＲＣを介してＭＬＲＬに接続され、ＭＬＲＬは読み取り部１０１０に接続されている。
　図２の中で、ＰＣＭＣＨＡＩＮのマトリックス状のアレイとその上下の部位を抜き出して示したのが図３である。下部に配線ＳＴＴＧＹＬも示している。電極３(ＭＬＲ)は、Ｘ方向に延伸し、読出し動作において相変化メモリチェインＰＣＭＣＨＡＩＮをＹ方向において選択する配線ＭＬＲとして動作する。電極３(ＭＬＲ)の上方には、Ｘ方向においてＰＣＭＣＨＡＩＮを選択するＸ選択トランジスタＳＴＴｒＸが形成されている。ＳＴＴｒＸのゲートＳＴＴＧＸは電極３と直交するＹ方向に延伸しており、ゲート絶縁膜を介してチャネル半導体層５１ｐがゲート間スペースに形成されている。図４に示す通り、チャネル半導体層５１ｐはＮ型半導体層４２ｐを介して電極３と接続されている。チャネル半導体層５１ｐの上方は、ＰＣＭＣＨＡＩＮを形成するチャネル半導体層８ｐと接続されている。チャネル半導体層５１ｐは、個々のＰＣＭＣＨＡＩＮごとに、Ｘ方向、Ｙ方向に分離されている。Ｘ選択トランジスタＳＴＴｒＸの上方には、相変化メモリチェインＰＣＭＣＨＡＩＮが形成されている。チャネル半導体層８ｐの上部にはＮ型半導体層２５ｐからなる拡散層が形成されていて、上部電極となるプレート状の電極ＴＥＰＬＡＴＥに接続されている。見易くするために図３では省いているが、ＰＣＭＣＨＡＩＮはセルゲート電極となるゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐと、絶縁膜１１、１２、１３、１４、１５とが交互に積層された積層体に形成されたＺ方向の孔内に形成されている。ＰＣＭＣＨＡＩＮ周囲の詳細な構造は図４で説明する。
　電極３の下方には、電極３と同じＸ方向に延伸し、後述するセット動作、リセット動作の際にＹ方向においてＰＣＭＣＨＡＩＮを選択するＹ選択トランジスタＳＴＴｒＹが形成されている。ＳＴＴｒＹのゲートＳＴＴＧＹは電極３と平行なＸ方向に延伸しており、ゲート絶縁膜を介してチャネル半導体層５０ｐがゲート間スペースに形成されている。チャネル半導体層５０ｐの上方は、Ｎ型半導体層４１ｐを介して電極３と接続されている。チャネル半導体層５０ｐの下方は、Ｎ型半導体層４０ｐを介してプレート状電極ＢＥＰＬＡＴＥと接続されている。チャネル半導体層５０ｐのソース／ドレイン拡散層はＮ型半導体層４０ｐ、４１ｐなので、チャネル半導体層５０ｐのＸ方向に延伸している長さはＳＴＴｒＹのチャネル幅となる。チャネル幅が大きいほどＳＴＴｒＹは大きなオン電流を駆動できる。必要なオン電流に応じて、チャネル半導体層５０ｐを電極３の下部で適切な間隔でＸ方向に分離しても良い。
　図３において、Ｘ方向に延伸する電極配線３、Ｘ方向に延伸するＹ選択トランジスタＳＴＴｒＹのゲート電極ＳＴＴＧＹ、Ｙ方向に延伸するＸ選択トランジスタＳＴＴｒＸのゲート電極ＳＴＴＧＸは、最小加工寸法をＦとして２Ｆピッチで形成することができる。すなわち、ＸＹ面内における投影面積４Ｆ２のメモリセルを形成することができる。
  ここで選択トランジスタＳＴＴｒＸ、ＳＴＴｒＹの構造について説明する。ＳＴＴｒＹに注目すると、Ｘ方向に延伸し２ＦピッチでＹ方向に並ぶゲートＳＴＴＧＹの側壁にゲート絶縁膜を介してチャネル半導体層５０ｐが形成されている。１つのチャネル半導体層５０ｐに注目すると、そのＹ方向の両面がゲート絶縁膜を介してＳＴＴＧＹと接している。また、１つのＳＴＴＧＹに注目すると、そのＹ方向の両面がゲート絶縁膜を介してチャネル半導体層５０ｐと接している。Ｙ選択トランジスタＳＴＴｒＹのチャネル半導体層５０ｐのＹ方向の厚さが厚い（シリコンの場合１０ｎｍ程度以上）場合には、チャネル半導体層にゲート絶縁膜を介して接する２つのＳＴＴＧＹでそれぞれ独立な反転層が形成される。その結果、２つのゲートのどちらか一方、あるいは両方にオン電圧が印加されている場合にはチャネル半導体層５０ｐはオン状態となり、プレート状電極ＢＥＰＬＡＴＥと電極３（ＭＬＲ）の間を導通させる。２つのゲートにともにオフ電圧が印加された場合にチャネル半導体層５０ｐはオフ状態となりプレート状電極ＢＥＰＬＡＴＥと電極３（ＭＬＲ）の間を絶縁させる。この場合、１つのＳＴＴＧＹにオン電圧を印加するとその両側にある２つのチャネル半導体層５０ｐが必ずオン状態となるため、チャネル半導体層５０ｐの１つだけをオン状態にする選択動作ができない。
　しかしチャネル半導体層５０ｐが充分に薄い（シリコンの場合には好ましくは５ｎｍ以下）場合には、両側にあるＳＴＴＧＹの一方にオン電圧を印加しても、もう一方に強いオフ電圧（ＮＭＯＳの場合、ソース電位を基準に負電圧）を印加することでオフ状態にすることが可能である。空乏層がチャネル半導体５０ｐの膜厚方向に完全に広がり、一方のＳＴＴＧＹからの電界でチャネル半導体５０ｐの裏面側の反転層のキャリア密度が制御されるようになるためである。このため１つのＳＴＴＧＹにオン電圧を印加してもその両側のチャネル半導体層５０ｐは必ずオン状態になるわけではなく、ゲート絶縁膜を介して接するもう１つのＳＴＴＧＹに強いオフ電圧を印加することでオフ状態にできる。この現象を利用して、チャネル半導体層の１つだけを選択してオン状態にすることが可能である。Ｙ方向に連続した複数のチャネル半導体層５０ｐを同時にオン状態にすることも可能である。ただし、１つおきにオン状態にするなどの特定の選択状態は困難である。ＳＴＴＧＸについても同様である。図３の半導体記憶装置では、チャネル半導体層５０ｐ、５１ｐをシリコンで形成し、チャネル半導体層５０ｐのＹ方向の膜厚、チャネル半導体層５１ｐのＸ方向の膜厚を５ｎｍ程度以下にする。
　図４は本実施の形態１のメモリセルアレイの一部分を抜き出して示した図(図４(a))である。図２、３ではわかり易さのために省いていたＰＣＭＣＨＡＩＮの部品、すなわちゲートポリシリコン層２１ｐ～２４ｐ、絶縁膜１１～１５、ゲート絶縁膜９、チャネルポリシリコン層８ｐ、Ｎ型ポリシリコン層２５ｐ、相変化材料７、絶縁膜９１、９２も示している。また、ＳＴＴｒＸのゲート絶縁膜ＧＯＸ１_Ｘ、ＧＯＸ２_Ｘも示している。また、一つのゲートポリシリコン層２１ｐにおけるＡ-Ａ’断面図(図４(b))、及び、メモリセルアレイの一部分に対応する等価回路図(図４(c))と並べて示している。
　メモリセルの動作は例えば以下のように行うことができる。選択セルＳＭＣが接続されているゲート線ＧＬ１には０Ｖを印加し、チャネルポリシリコン層８ｐをチャネルとするトランジスタをＯＦＦ状態にする。非選択セルＵＳＭＣが接続されているゲート線ＧＬ２、ＧＬ３、ＧＬ４には７Ｖを印加し、トランジスタをＯＮ状態にする。ＴＥＰＬＡＴＥには０Ｖを印加する。リセット動作時、セット動作時には、ＳＴＴｒＸ、ＳＴＴｒＹをオン状態にし、ＢＥＰＬＡＴＥにリセット電圧ＶＲＥＳＥＴ(例えば５ Ｖ)、セット電圧（例えば４Ｖ）をそれぞれ印加する。ＭＬＲは浮遊状態にする。非選択セルＵＳＭＣではトランジスタがＯＮ状態でチャネルの抵抗が低くなるので、電流はチャネルポリシリコン層８ｐを流れる。ＵＳＭＣ部分での相変化材料７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料７を流れる。リセット動作、セット動作時には、ＳＭＣで相変化材料７を流れる電流によって相変化材料７の抵抗値を変化させて動作を行う。
　読み出し動作時には、ＳＴＴｒＸはオン状態、ＳＴＴｒＹをオフ状態にし、ＭＬＲに例えば１Ｖを印加する。非選択セルＵＳＭＣではトランジスタがＯＮ状態でチャネルの抵抗が低くなるので、電流はチャネルポリシリコン層８ｐを流れる。ＵＳＭＣ部分での相変化材料７の状態によらず、ほぼ同じ電流が流れるようにすることができる。ＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料７を流れる。ＳＭＣで相変化材料７を流れる電流値をＭＬＲに接続されたセンス回路を用いて検出し読み出し動作を行う。
　相変化材料層７としては、例えばＧｅ２Ｓｂ２Ｔｅ５などのように、アモルファス状態における抵抗値と結晶状態における抵抗値が異なることを利用して情報を記憶する材料を用いることができる。高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作は、アモルファス状態の相変化材料を結晶化温度以上に加熱し１０－６秒程度以上保持して結晶状態にすることにより実施する。結晶状態の相変化材料は、融点以上の温度まで加熱し液体状態にした後、急速に冷却することにより、アモルファス状態にすることができる。
　図５乃至図７は、図３の半導体記憶装置の等価回路図であり、それぞれ読み出し動作／セット動作／セット動作／リセット動作を説明している。Ｘ選択トランジスタＳＴＴｒＸ、Ｙ選択トランジスタＳＴＴｒＹはチャネル半導体層５１ｐ、５０ｐが５ｎｍ程度の薄膜なので両側のゲートにともにオン電圧が印加される場合にはオン状態となり、どちらか一方にオン電圧が印加されても他方に強いオフ電圧が印加されるとオフ状態となる。このことを等価回路として示すため、図５乃至図７においてはＹ選択トランジスタＳＴＴｒＹとＸ選択トランジスタＳＴＴｒＸのそれぞれを直列された２つのトランジスタによって表すとともに、対向するトランジスタが直列接続されているように記載した。
　図５は、等価回路図を用いて読み出し動作を説明している。読み出し動作では、Ｙ選択トランジスタＳＴＴｒＹは全てオフ状態とし、プレート電極ＢＥＰＬＡＴＥと電極３（ＭＬＲ）を電気的に絶縁する。ＰＣＭＣＨＡＩＮの両側にある電極配線３（ＭＬＲ）とＴＥＰＬＡＴＥの間の電流を検出することで選択メモリセルＳＭＣが低抵抗のセット状態か高抵抗のリセット状態か判定する。この時に流す電流を相変化メモリの抵抗状態が変化しない程度の小さい電流、すなわちセット電流、リセット電流よりも充分に小さい電流にすることで非破壊読み出しができる。電極配線３はＹ方向にＰＣＭＣＨＡＩＮと同じピッチで並んでいて、半導体基板上の抵抗センス回路に接続されている。例えば電極配線３をそれぞれ独立のセンス回路に接続することで、図５のようにＹ方向に並んだ複数のＰＣＭＣＨＡＩＮからそれぞれ１セルずつを選択でき、並列読み出しが可能となる。
　図６は、等価回路図を用いてセット動作を説明している。セット動作では、電極３とセンス回路の間を周辺回路で絶縁する。すなわち、電極３を上下で接しているＳＴＴｒＸ、ＳＴＴｒＹ以外から絶縁する。読み出し動作とは異なり、セット動作はＢＥＰＬＡＴＥ、ＴＥＰＬＡＴＥ間でＰＣＭＣＨＡＩＮを介して電流を流すことによりＰＣＭＣＨＡＩＮでジュール熱を発生させて行う。互いに隣接する複数のＰＣＭＣＨＡＩＮに並列に電流を流し、なおかつ個々のＰＣＭＣＨＡＩＮでも全てのセルを同時に選択して発熱させてセット動作を行う（バンドル消去）とＰＣＭＣＨＡＩＮ間で熱が伝わり合うため、個々のメモリセル１つずつ選択してセット動作を行う方式やＰＣＭＣＨＡＩＮに１つずつ電流を流してセット動作を行う方式と比較して、単位消費電力当り多くのセルをセットすることができる。すなわち消去の転送速度を向上することができる。図６ではＸ方向、Ｙ方向にそれぞれ連続した３つのＰＣＭＣＨＡＩＮ、すなわち合計９つのＰＣＭＣＨＡＩＮに電流を流してセット動作を行う場合を示している。セット動作を高速に行うために、セット動作を一括で行い一括消去動作とし、後で述べるリセット動作で個々のセルに書込みを行う方式を用いる。相変化メモリを含む抵抗変化型メモリにおいては、セット動作を実施する際に抵抗変化素子に電流を流す必要があるため、後で述べるリセット動作の際にメモリセルが高抵抗になり過ぎた場合は以後電流を充分に流すことができずセット動作を実施できなくなったり、電流を流すために通常のセット動作よりも高い電圧を印加する必要が生じたりする場合がある。ＰＣＭＣＨＡＩＮにおいて、各メモリセルは相変化材料層とセルトランジスタを並列接続した構成を有し、各メモリセルは直列接続されている。このためセット動作の際、ＰＣＭＣＨＡＩＮ内で流れる電流は相変化材料層を流れる成分とセルトランジスタを流れる成分を有する。セット動作は１マイクロ秒程度で実施するので、セルトランジスタのチャネルにおいて発生するジュール熱はチャネルと接している相変化材料層に伝わる。セルトランジスタのゲートに適切なオン電圧（ハーフオン電圧: ＶＨＯＮ）を印加し、チャネルを適切なオン抵抗状態に調節してＷＬＰＬＡＴＥ／ＢＬＰＬＡＴＥ間に電位差を与えると、チャネル部において発生したジュール熱が相変化材料層に伝わってセット動作を実施することができる。このため、リセット動作によって相変化材料層が高抵抗になり過ぎたとしても、メモリセルに大きな電圧を印加して電流を流さなくてもセット動作を実施することができる。図６に示すＶＨＯＮは、この動作を例示したものである。
　図７は、等価回路図を用いてリセット動作を説明している。リセット動作では、セット動作と同様に電極３とセンス回路の間を周辺回路で絶縁する。すなわち、電極３を上下で接しているＳＴＴｒＸ、ＳＴＴｒＹ以外から絶縁する。リセット動作は、セット動作と同様に、ＢＥＰＬＡＴＥ、ＴＥＰＬＡＴＥ間でＰＣＭＣＨＡＩＮを介して電流を流すことにより行う。ただし、セット動作は一括消去動作とするのに対して、リセット動作はデータの書込み動作とするので個々のメモリセルに対して選択的に行う。選択するＰＣＭＣＨＡＩＮと接続されたＸ選択トランジスタＳＴＴｒＸ、更に電極３を介して接続されたＹ選択トランジスタＳＴＴｒＹをそれぞれオン状態とし、ＰＣＭＣＨＡＩＮの選択セルのセルトランジスタゲートにはオフ電圧、ＰＣＭＣＨＡＩＮの非選択セルのセルトランジスタゲートにはオン電圧を印加する。この状態で、ＢＥＰＬＡＴＥ、ＴＥＰＬＡＴＥ間に電位差を印加すると、選択セルＳＭＣの相変化材料層に電流が流れる。ＢＥＰＬＡＴＥ、ＴＥＰＬＡＴＥ間の電圧を１０ｎｓ程度のパルス状とし、特にたち下げを急峻にすることで通常の相変化メモリと同様に、ＳＭＣの相変化材料層を低抵抗の結晶状態（セット状態）から高抵抗の非晶質状態（リセット状態）に変化させることができる。セット動作と同様に、ＰＣＭＣＨＡＩＮはプレート電極ＢＥＰＬＡＴＥ、ＴＥＰＬＡＴＥ間で１つだけ選択することもできるが複数個を選択することもできる。読み出し動作と異なり、個々のＰＣＭＣＨＡＩＮに流れる電流を検出する必要は無いからである。
  半導体チャネル層５０ｐ、５１ｐの膜厚を５ｎｍ程度にまで薄くする必要があるため、ＳＴＴｒＸ、ＳＴＴｒＹの製造は、以下のように行う。また、ＳＴＴｒＹについては、ゲートＳＴＴＧＹに対して下側からコンタクトを形成する。
　図８乃至図２２を用いて、本実施の形態１の半導体記憶装置の製造方法を説明する。図８乃至図１９では、各工程における図３に示す配線ＳＴＴＧＹＬ上の下部電極ＢＥＰＬＡＴＥ上のメモリアレイ部のＢ-Ｂ’断面(a)と、図２に示すゲート電極ＳＴＴＧＹに給電するＳＴＴＧＹＣ部で断面を切ったＣ-Ｃ’断面(b)を並列に図示している。
　半導体記憶装置を駆動するための回路、ＳＴＴＧＹへの給電用の配線ＳＴＴＧＹＬが形成された半導体基板上に、層間絶縁膜ＩＤＬを成膜した後、ＢＥＰＬＡＴＥＣを形成し、ＢＥＰＬＡＴＥとなる金属膜、例えばタングステンと窒化チタンの積層膜を形成し、窒化チタンの上部にＮ型ポリシリコン層４０ｐを成膜する。成膜したパタンを公知のリソグラフィとドライエッチング技術で加工し、ＢＥＰＬＡＴＥを形成する（図８）。
　ＢＥＰＬＡＴＥとＳＴＴＧＹを分離する絶縁膜７１（例えばシリコン窒化膜やシリコン酸化膜）を成膜した後、ＢＥＰＬＡＴＥのスペース部に上部に形成するＳＴＴＧＹとＳＴＴＧＹＬを電気的に接続するＳＴＴＧＹＣを形成する（図９）。ＳＴＴＧＹＣの形成には、例えば、公知のリソグラフィとドライエッチング技術を用いた層間絶縁膜への孔パタン形成と、化学的気相成長法（ＣＶＤ法）を用いた金属膜成膜と化学的機械研磨法（ＣＭＰ法）を用いることができる。ＳＴＴＧＹＣは、例えばＹ方向にピッチ２Ｆで形成する。
　絶縁膜７１上に、ＳＴＴＧＹとなるＮ型ポリシリコン層１０１ｐと絶縁膜７２（例えばシリコン窒化膜やシリコン酸化膜）を成膜した後、パターニングを行う（図１０）。図１０では、絶縁膜７２とＮ型ポリシリコン層１０１ｐの加工は、ＢＥＰＬＡＴＥ部とＢＥＰＬＡＴＥスペース部を同時に行い、絶縁膜７１の加工時にはＢＥＰＬＡＴＥスペース部のみレジストで覆い、ＢＥＰＬＡＴＥ部だけ加工する。このとき、Ｘ方向に延伸する１０１ｐは、最小加工寸法をＦとして、Ｙ方向に４Ｆピッチで形成する。例えば１０１ｐのＹ方向の幅をＦ、スペースの幅を３Ｆとしてパターニングする。Ｙ方向にピッチ４Ｆで形成された１０１ｐは、Ｙ方向にピッチ２Ｆで形成されたＳＴＴＧＹＣをＹ方向に１つおきに覆いコンタクトを形成する。
　次に、４Ｆピッチで形成された１０１ｐの間のスペースを完全には埋め込まないように、ゲート絶縁膜（例えばシリコン酸化膜）ＧＯＸ１_Ｙを成膜し、引き続き保護膜となるアモルファスシリコン層２０１ａを成膜する（図１１）。エッチバックにより、絶縁膜７２のパタン上表面と１０１ｐパタンの溝底部のアモルファスシリコン層２０１ａとゲート絶縁膜ＧＯＸ１_Ｙとを除去した後、アモルファスシリコン層２０１ａをウェットエッチングで除去する（図１２）。エッチバックの際に、アモルファスシリコン層２０１ａで１０１ｐの側壁のゲート絶縁膜ＧＯＸ１_Ｙが保護されているので、アモルファスシリコン層２０１ａが無い場合と比較してゲート絶縁膜ＧＯＸ１_Ｙの信頼性を確保できる。次に、ＳＴＴＧＹ間の溝スペースを完全には埋め込まれないようにチャネル半導体層となるシリコン層５０ｐを成膜する（図１３）。前述したように５０ｐの厚さは５ｎｍ程度以下が好ましい。単層のシリコン成膜により５ｎｍの膜厚は容易に実現可能である。５０ｐをパターニングし、絶縁膜７２のパタン上表面で５０ｐを分離し、１０１ｐで覆われていないＳＴＴＧＹＣ上で５０ｐを除去する（図１４）。
　次に、ゲート絶縁膜（例えばシリコン酸化膜）ＧＯＸ２_Ｙを成膜し、引き続きゲートＳＴＴＧＹの一部となるＮ型ポリシリコン層１０２ｐを成膜する（図１５）。次にＳＴＴＧＹＣを覆うＧＯＸ２_Ｙ、１０２ｐを、ＢＥＰＬＡＴＥ部をレジストでカバーして例えばドライエッチングで除去してＳＴＴＧＹＣを露出させた後、ＳＴＴＧＹＣの一部となるＮ型ポリシリコン層１０３ｐを成膜する。１０３ｐとＳＴＴＧＹＣが接続される（図１６）。エッチバックにより１０２ｐ、１０３ｐの上部を除去し、１０２ｐ、１０３ｐのパタンを分離する（図１７）。
　ここでは１０２ｐ、１０３ｐは１０１ｐと同じＮ型ポリシリコンを用いたが、１０２ｐと１０３ｐには１０１ｐと異なる材料を用いても良い。例えば、図１７の工程に引き続き、１０２ｐと１０３ｐをＴｉ、Ｎｉ、Ｃｏなどを用いて自己整合的にシリサイド化することができる。このようにすることで１０２ｐ、１０３ｐからなるゲート電極の抵抗を下げることができるので、１０２ｐ、１０３ｐのＸ方向の寸法を小さくして、１０１ｐのＸ方向の寸法を大きくし１０１ｐの抵抗を下げることもできる。またゲート絶縁膜ＧＯＸ１_ＹとＧＯＸ２_Ｙには、同じ材料を用いる必要はなく、一方をシリコン酸化膜、他方をＨｉｇｈ－Ｋ膜とすることもできる。また、ＧＯＸ１_ＹとＧＯＸ２_Ｙを異なる厚さにすることもできる。
　図１７からわかるように、１０１ｐの厚さはＢＥＰＬＡＴＥ上とＳＴＴＧＹＣ上で同じだが、１０２ｐ、１０３ｐの厚さはＢＥＰＬＡＴＥ上とＳＴＴＧＹＣ上で異なりＳＴＴＧＹＣ上で薄い。これは図１０の工程で形成される溝の深さが、ＳＴＴＧＹＣ上では絶縁膜７１を除去しなかったためＢＥＰＬＡＴＥ上と比較して浅いためである。抵抗が高くなることが懸念されるが、例えば上述したように１０２ｐ、１０３ｐをシリサイド化して低抵抗化することで解決できる。
　次に、絶縁膜７３を成膜した後、上部を後退させてチャネルシリコン層５０ｐの上部を露出させる（図１８）。
  この段階で、Ｙ選択トランジスタのゲートＳＴＴＧＹ(１０１ｐ，１０２ｐ，１０３ｐ)はＹ方向にピッチ２Ｆで形成される。ただし、Ｙ方向に連続する２本に注目すると、一方は１０１ｐからなり、他方は１０２ｐと１０３ｐの２層からなる。そしてどちらのゲートも下方でＳＴＴＧＹＣと接続される。チャネルシリコン層５０ｐのＹ方向の幅(ゲート絶縁膜ＧＯＸ１_ＹとＧＯＸ２_Ｙで挟まれた膜厚)は、最小加工寸法に依らない成膜膜厚で定めることができるので、極端紫外線リソグラフィ（ＥＵＶ）のような高コストなリソグラフィ技術を用いなくても、例えば５ｎｍとすることができる。
　図１８から明らかなように、１０２ｐと１０３ｐからなるゲートの両側のチャネルシリコン層５０ｐは、１０２ｐと１０３ｐからなるゲートの下部を介して互いに繋がっている。１０２ｐと１０３ｐからなるゲートの下部で、下部電極であるＮ型ポリシリコン層４０ｐとチャネルシリコン層５０ｐは接している。このため、チャネルシリコン層５０ｐが１０２ｐと１０３ｐからなるゲートの下部で分離されている場合と比較して、Ｎ型ポリシリコン層４０ｐ／チャネルシリコン層５０ｐ間の接触面積を大きく確保することができるため接触抵抗を低減することが可能である。
  なお、チャネルシリコン層５０ｐを１０２ｐと１０３ｐからなるゲートの下部で分離する必要が生じた場合でも、その分離幅は極力小さくして、Ｎ型ポリシリコン層４０ｐとの接触面積を確保することが望ましい。
  チャネルシリコン層５０ｐの上部でもチャネルシリコン層５０ｐと上部電極となる後述のＮ型ポリシリコン層４１ｐとの接触抵抗を低減するため、チャネルポリシリコン層５０ｐの一部を１０１ｐからなるゲート側に乗り上げる構造として、上部電極との接触面積を大きくすることが望ましい。
　次に、読み出し用配線ＭＬＲとなるＮ型ポリシリコン層（４２ｐ）／窒化チタン層／タングステン層／窒化チタン層／チタン層／Ｎ型ポリシリコン層（４１ｐ）を下層から順に成膜し、Ｘ方向に延伸するパタンに分離する。Ｙ方向のピッチはＳＴＴＧＹと同じ２Ｆである。読み出し配線ＭＬＲ間のスペースを絶縁膜８１で埋め込んだ後、例えばＣＭＰ法によりＮ型ポリシリコン層４２ｐを露出させる（図１９）。
　次に、ＭＬＲとＳＴＴＧＸを分離する絶縁膜７４（例えばシリコン窒化膜やシリコン酸化膜）を成膜した後、ＳＴＴＧＸとなるＮ型ポリシリコン層１０４ｐと絶縁膜７５（例えばシリコン窒化膜やシリコン酸化膜）とＮ型ポリシリコン層４３ｐを成膜した後、絶縁膜層７５、Ｎ型ポリシリコン層１０４ｐ、絶縁膜層７４、Ｎ型ポリシリコン層４３ｐのパターニングを行う。このとき、Ｙ方向に延伸するパタンは、最小加工寸法をＦとして、Ｘ方向に４Ｆピッチで形成する。例えば１０４ｐのＸ方向の幅をＦよりやや大きく、スペースの幅を３Ｆよりやや小さくしてパターニングする（図２０）。
　次に、４Ｆピッチで形成された１０４ｐの間のスペースを完全には埋め込まないように、ゲート絶縁膜（例えばシリコン酸化膜）ＧＯＸ１_Ｘを成膜し、引き続き保護膜となるアモルファスシリコン層２０２ａを成膜する。エッチバックにより、絶縁膜７５のパタン上表面と１０４ｐパタン間の溝底部のアモルファスシリコン層２０２ａとゲート絶縁膜ＧＯＸ１_Ｘとを除去した後、アモルファスシリコン層２０２ａをウェットエッチングで除去する。エッチバックの際に、アモルファスシリコン層２０２ａで１０４ｐの側壁のゲート絶縁膜ＧＯＸ１_Ｘが保護されているので、アモルファスシリコン層２０２ａが無い場合と比較してゲート絶縁膜ＧＯＸ１_Ｘの信頼性を確保できる。
　次に、ＳＴＴＧＸ(１０４ｐ)間のスペースを完全には埋め込まないようにチャネルとなるシリコン層５１ｐを成膜する。次に、５１ｐをパターニングし、絶縁膜７５のパタン上で５１ｐを分離し、更に５１ｐをピッチ２ＦでＸ方向に分離する。このときＮ型ポリシリコン層４３ｐも絶縁膜７５の上表面で加工する（図２１）。Ｎ型ポリシリコン層４３ｐはＸ選択トランジスタＳＴＴｒＸのチャネル半導体層のソースドレイン拡散層として機能する。なお、必ずしもＮ型拡散層４３ｐを形成する必要はない。つまり、チャネル半導体層５１ｐの上部にＮ型不純物をドーピングしても良いし、チャネル半導体層５１ｐの上部にＮ型ポリシリコン層を形成しても良い。また、Ｎ型ポリシリコン層４３ｐを成膜する方法は、Ｙ選択トランジスタＳＴＴｒＹの製造で用いることも可能である。
　次に、ゲート絶縁膜（例えばシリコン酸化膜）ＧＯＸ２_Ｘを成膜し、引き続きゲートＳＴＴＧＸとなるＮ型ポリシリコン層１０５ｐを成膜する。エッチバックにより１０５ｐの上部を除去し、１０５ｐのパタンを分離する。絶縁膜７６を成膜した後、上部を後退させてチャネルシリコン層５１ｐの上部を露出させる（図２２）。
  この段階で、ＳＴＴＧＸはＸ方向にピッチ２Ｆで形成される。ただし、Ｘ方向に連続する２本に注目すると、一方は１０４ｐからなり、他方は１０５ｐからなり、形状は互いに異なる。チャネルシリコン層５１ｐのＸ方向の幅(ゲート絶縁膜ＧＯＸ１_Ｘ、ＧＯＸ２_Ｘで挟まれた膜厚)は、最小加工寸法に依らない成膜膜厚で定めることができるので、極端紫外線リソグラフィ（ＥＵＶ）のような高コストなリソグラフィ技術を用いなくても、例えば５ｎｍとすることができる。
　図２２の構造でも図１８での説明と同様に、１０５ｐからなるゲートの両側のチャネルシリコン層５１ｐは、１０５ｐからなるゲートの下部を介して互いに繋がっている。１０５ｐからなるゲートの下部で、下部電極であるＮ型ポリシリコン層４２ｐとチャネルシリコン層５１ｐは接している。このため、チャネルシリコン層５１ｐが１０５ｐからなるゲートの下部で分離されている場合と比較して、Ｎ型ポリシリコン層４２ｐ／チャネルシリコン層５１ｐ間の接触面積を大きく確保することができるため接触抵抗を低減することが可能である。
  なお、チャネルシリコン層５１ｐを１０５ｐからなるゲートの下部で分離する必要が生じた場合でも、その分離幅は極力小さくして、Ｎ型ポリシリコン層４２ｐとの接触面積を確保することが望ましい。
　ＳＴＴＧＹに給電するためのコンタクトＳＴＴＧＹＣ、ＳＴＴＧＹＣと接続されるＳＴＴＧＹＬをＳＴＴＧＹが形成される位置の下方に形成した後から形成するＳＴＴＧＹは１０２ｐ、１０３ｐの２層で形成したが、ＳＴＴＧＸに給電するためのコンタクトＳＴＴＧＸＣ、ＳＴＴＧＸＣと接続されるＳＴＴＧＸＬはＳＴＴＧＸの上方に形成するので、１０４ｐ層で形成したＳＴＴＧＸの後から形成するＳＴＴＧＸは１０５ｐ単層で形成できる。ＳＴＴＧＸの形成にＳＴＴＧＹと同様のプロセスを用いて、下部側からコンタクトを形成することももちろん可能である。
　その後、図４(a)に示す通り、５１ｐの上部にＮ型拡散層を形成した後、絶縁膜１１、１２、１３、１４、１５、メモリセルゲートとなるＮ型ポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、上部電極となるＮ型ポリシリコン層２５ｐを交互に積層して積層体を形成した後、公知の技術によってメモリセル形成、上部電極形成、メモリセルのゲート電極ＧＡＴＥ１(２１ｐ)、ＧＡＴＥ２(２２ｐ)、ＧＡＴＥ３(２３ｐ)、ＧＡＴＥ４(２４ｐ)の加工を行う。層間絶縁膜を成膜後、ＳＴＴＧＸに給電するためのコンタクトＳＴＴＧＸＣ、ＳＴＴＧＸＣと接続されるＳＴＴＧＸＬ、メモリセルのゲート電極ＧＡＴＥ１、ＧＡＴＥ２、ＧＡＴＥ３、ＧＡＴＥ４、読み出し用配線ＭＬＲへのコンタクトを形成し、周辺回路と接続する配線を形成して半導体記憶装置を完成させる。
　完成した半導体記憶装置は、Ｘ方向、Ｙ方向ともにメモリセルを２Ｆピッチで形成することができるため、大容量化とビットコストの低減が可能である。また、完成した半導体記憶装置をストレージ、サーバーといった情報処理装置に適用することで、情報処理装置は安価に大容量の記憶装置を使えるようになるので性能向上を実現できる。
　実施の形態１では相変化メモリを用いたが、本発明の選択トランジスタは他のメモリに用いることも可能である。本実施の形態では、フラッシュメモリを用いる場合を示す。
  図２３に、本発明の選択トランジスタを用いたフラッシュメモリのデバイス構造の鳥瞰図、図２４にＸＺ平面での断面図、図２５に等価回路図を示す。図２５には、読み出し動作の電圧条件が示されている。
  フラッシュメモリアレイは両端で選択トランジスタを介して電極と接続されている。選択トランジスタの動作方法は、実施の形態１と同じである。
　図２３は、下部電極ＢＥＰＬＡＴＥ、Ｙ方向に延伸する下部選択トランジスタＤＳＴＴｒ、Ｙ方向に延伸する上部選択トランジスタＵＳＴＴｒ、Ｘ方向に延伸する上部電極配線ＢＬが示されている。メモリアレイについては次の断面図で説明する。なお、メモリホールは、Ｘ方向、Ｙ方向に２Ｆピッチで形成されている。
  図２４は、図２３で省略した、ゲートとなる電極層３２１ｐ、３２２ｐ、３２３ｐ、３２４ｐ、と絶縁膜３１１、３１２、３１３、３１４、３１５が交互に積層された積層体、積層体に形成されたＺ方向のメモリホールとメモリホール内のＯＮＯ膜すなわちシリコン酸化膜（３３１）／シリコン窒化膜（３３２）／シリコン酸化膜（３３３）、チャネル半導体層３０８ｐ、が示されている。
　ＤＳＴＴｒは、ゲート電極３０１ｐ、３０２ｐ、絶縁膜３７１、３７２、３７３、ゲート絶縁膜３６１、３６２、チャネル半導体層３５０ｐから形成されている。チャネル半導体層３５０ｐはゲート電極３０２ｐの下部でゲート絶縁膜３６２を介してＸ方向に隣接する２つずつが接続されていて接続部で下部電極の一部であるＮ型半導体層３４０ｐと接している。実施の形態１と同様に、３４０ｐと３５０ｐの接触部のＸ方向の幅が３５０ｐの膜厚と比較して大きいので、広い面積で３４０ｐと３５０ｐを接触させることができるので、３４０ｐと３５０ｐの間の接触抵抗を低減できる。３５０ｐの上部にはＮ型半導体層３４１ｐが形成されていて、メモリセルアレイのチャネル半導体層３０８ｐと接続されている。チャネル半導体層３０８ｐの上部には、Ｎ型半導体層３４２ｐが形成されていて、ＵＳＴＴｒのチャネル半導体層３５１ｐと接続されている。
　ＵＳＴＴｒは、ゲート電極３０３ｐ、３０４ｐ、絶縁膜３７４、３７５、３７６、ゲート絶縁膜３６３、３６４、チャネル半導体層３５１ｐから形成されている。チャネル半導体層３５１ｐはゲート電極３０３ｐの上部で絶縁膜３７５を介してＸ方向に隣接する２つずつが接続されていて接続部で上部電極の一部であるＮ型半導体層３４３ｐと接している。ＤＳＴＴｒのチャネル半導体層３５０ｐと同様に、３４３ｐと３５１ｐの接触部のＸ方向の幅が３５１ｐの膜厚と比較して大きいので、広い面積で３４３ｐと３５１ｐを接触させることができるので、３４３ｐと３５１ｐの間の接触抵抗を低減できる。
　チャネル半導体層３５０ｐは、少なくともゲート電極３０１ｐ、３０２ｐの側壁のある標高から上部でＹ方向にメモリホールのピッチと同じ２Ｆピッチで分離されている。
  チャネル半導体層３５１ｐは、Ｙ方向にメモリホールのピッチと同じ２Ｆピッチで分離されている。Ｙ方向に分離された３５１ｐは、Ｘ方向に延伸しＹ方向に２Ｆピッチで形成された上部電極ＢＬに接続されている。
　読み出し動作では、選択セルが含まれる下部選択トランジスタＤＳＴＴｒ、上部選択トランジスタＵＳＴＴｒのチャネル半導体層を導通状態にする。図２５の例では、ＤＳＴＴｒのゲートＤＳＴｍ－２、ＤＳＴｍ－１、ＤＳＴｍ、ＤＳＴｍ＋１のうちＤＳＴｍ－２、ＤＳＴｍ－１にオン電圧を印加し、残りのゲートにオフ電圧を印加している。ＵＳＴＴｒのゲートＵＳＴｍ－２、ＵＳＴｍ－１、ＵＳＴｍ、ＵＳＴｍ＋１のうちＵＳＴｍ－２、ＵＳＴｍ－１にオン電圧を印加し、残りのゲートにオフ電圧を印加している。これにより、Ｘ方向の１箇所を選択する。Ｚ方向については、選択セルが含まれるゲート電極に閾値判定レベルの電位Ｖｔｈｃ、その他のゲート電極にはセルの閾値状態に依らず充分にセルのチャネル半導体層３０８ｐがオン状態になる電位Ｖｐａｓｓ（例えば６Ｖ）を印加する。これにより、Ｚ方向の１箇所が選択される。Ｘ方向、Ｚ方向を１箇所選択した状態で、下部電極ＢＥＰＬＡＴＥを０Ｖ、上部電極ＢＬに１Ｖの電位を印加する。ＢＬはＹ方向に２Ｆピッチで複数本形成されているので、Ｙ方向には同時に複数個を選択できる。ＢＬに流れる電流を検知し、選択セルの閾値ＶｔｈがＶｔｈｃより高いか低いかにより情報を読み出す。
　書き込み動作は、後で述べる消去動作を一括で行った後に行う。書き込み動作では、下部選択トランジスタＤＳＴＴｒはオフ状態とし、選択セルと接続された上部選択トランジスタＵＳＴＴｒのチャネル半導体層を導通状態にする。これにより、Ｘ方向の１箇所を選択する。Ｚ方向については、選択セルが含まれるゲート電極には書き込み電位（例えば＋２０Ｖ）、その他のゲート電極にはセルの閾値状態に依らず充分にセルのチャネル半導体層３０８ｐがオン状態になる電位Ｖｐａｓｓ（例えば１０Ｖ）を印加する。これにより、Ｚ方向の１箇所が選択される。下部電極ＢＥＰＬＡＴＥは例えば０Ｖとする。Ｘ方向、Ｚ方向を１箇所選択した状態で、上部電極ＢＬにデータ書き込みパタンに応じた電位を印加する。ＢＬはＹ方向に２Ｆピッチで複数本形成されているので、Ｙ方向には同時に複数個を選択できる。メモリセルのＯＮＯ膜に電子を注入して書き込みを行う箇所では、ＢＬに０Ｖを印加し、ＵＳＴＴｒを介してチャネル半導体層３０８ｐにＢＬから０Ｖを給電する。選択セルのＯＮＯ膜には選択ゲートの＋２０Ｖとチャネル半導体層３０８ｐの０Ｖの間の電位差２０Ｖが印加されるので、チャネル半導体層３０８ｐからＯＮＯ膜に電子が注入されて書き込みが生じる。メモリセルのＯＮＯ膜に電子を注入して書き込みを行わない箇所では、ＢＬに３Ｖ程度を印加し、ＵＳＴＴｒをオフ状態としチャネル半導体層３０８ｐとＢＬを分離する。この場合、非選択セルゲートの電位Ｖｐａｓｓ（例えば１０Ｖ）によって、浮遊状態の３０８ｐは高い電位（例えば７Ｖ）になるため、選択ゲートと接続されたセルのＯＮＯ膜には選択ゲートの＋２０Ｖとチャネル半導体層３０８ｐの５Ｖの間の電位差は２０Ｖと比較して低い１３Ｖとなるので、チャネル半導体層３０８ｐからＯＮＯ膜にはほとんど電子が注入されない。このようにして、記憶するデータに応じた書き込みを行うことができる。
　消去動作は、まずＵＳＴＴｒのゲート３０３ｐ、３０４ｐ、ＤＳＴＴｒのゲート３０１ｐ、３０２ｐに０Ｖ、ＢＥＰＬＡＴＥ、ＢＬに５Ｖ程度を印加して、ＤＳＴＴｒのＢＥＰＬＡＴＥ側端部、ＵＳＴＴｒのＢＬ側端部でホットホールを生成させた後、消去を行うブロックのＵＳＴＴｒのゲート３０３ｐ、３０４ｐ、ＤＳＴＴｒのゲート３０１ｐ、３０２ｐに適切な電位を印加しＵＳＴＴｒ、ＤＳＴＴｒをオン状態として発生させたホットホールをチャネル半導体層３０８ｐに注入する。ゲート電極３２１ｐ、３２２ｐ、３２３ｐ、３２４ｐに負電圧（例えば－１５Ｖ）を印加することで、チャネル半導体層３０８ｐからメモリセルの電荷蓄積膜であるＯＮＯ膜にホールが注入され一括消去が行われる。
　本実施の形態２の半導体記憶装置は、Ｘ方向、Ｙ方向ともにメモリセルを２Ｆピッチで形成することができるため、大容量化とビットコストの低減が可能である。また、完成した半導体記憶装置をストレージ、サーバーといった情報処理装置に適用することで、情報処理装置は安価に大容量の記憶装置を使えるようになるので性能向上を実現できる。
　実施の形態１、２ではそれぞれ、相変化メモリ、フラッシュメモリを用いたが、本発明の選択トランジスタは他のメモリに用いることも可能である。本実施の形態では、縦型クロスポイントメモリを用いる場合を示す。
  図２６に、本発明の選択トランジスタを用いた縦型クロスポイントメモリのデバイス構造の鳥瞰図、図２７にＸＺ平面での断面図、図２８に等価回路図を示す。縦型クロスポイントメモリアレイは下部側で選択トランジスタを介して電極と接続されている。選択トランジスタの動作方法は、実施の形態１、２と同じである。
　図２６は、Ｘ方向に延伸しＹ方向に２Ｆピッチで形成された下部電極配線ＢＴＬ、Ｙ方向に延伸する選択トランジスタＳＴＴｒ、電極となる導電膜層４２１ｐ、４２２ｐ、４２３ｐ、４２４ｐ、積層体に形成されたＺ方向のメモリホールとメモリホール内の抵抗変化材料膜４０７、導電膜層４０８ｐが示されている。メモリホールは、Ｘ方向、Ｙ方向に２Ｆピッチで形成されている。
　図２７(ａ)は、図２６のＸＺ平面での断面図である。図２６では省略していた絶縁膜４１１、４１２、４１３、４１４、４１５も示している。導電膜層４２１ｐ、４２２ｐ、４２３ｐ、４２４ｐのメモリホール内側壁には、ダイオードが形成されている。このダイオードは、例えば図２７(ａ)で、導電膜４２１ｐ、４２２ｐ、４２３ｐ、４２４ｐをＮ型シリコンで形成し、４０５ｐをＰ型半導体層で形成することで実現できる。図２７(ｂ)に、図２７(ａ)の一部を抜き出して図示している。Ｎ型シリコン層４２１ｐとＰ型半導体層４０５ｐからなるダイオード、抵抗変化材料膜４０７からなるメモリセルとＺ方向に延伸する電極４０８ｐが示されている。図２７(ｂ)に等価回路で示すように、ダイオードと抵抗変化メモリからなるメモリセルが形成される。
　図２７(ａ)に示すように、ＳＴＴｒは、ゲート電極４０１ｐ、４０２ｐ、絶縁膜４７１、４７２、４７３、ゲート絶縁膜４６１、４６２、チャネル半導体層４５０ｐから形成されている。チャネル半導体層４５０ｐはゲート電極４０２ｐの下部でゲート絶縁膜４６２を介してＸ方向に隣接する２つずつが接続されていて接続部で下部電極の一部である４４０ｐと接している。実施の形態１と同様に、４４０ｐと４５０ｐの接触部のＸ方向の幅が４５０ｐの膜厚と比較して大きいので、広い面積で４４０ｐと４５０ｐを接触させることができるので、４４０ｐと４５０ｐの間の接触抵抗を低減できる。４５０ｐの上部にはＮ型半導体層４４１ｐが形成されていて、メモリセルアレイの導電膜層４０８ｐと接続されている。
　図２８に示すように、読み出し動作では、選択セルが含まれる下部選択トランジスタＳＴＴｒのチャネル半導体層４５０ｐを導通状態にする。図２８では、ＳＴＴｒのゲートＳＴＸｍ－２、ＳＴＸｍ－１、ＳＴＸｍ、ＳＴＸｍ＋１のうち、ＳＴＸｍ－２、ＳＴＸｍ－１にオン電圧を印加し、残りのゲートにオフ電圧を印加している。これにより、Ｘ方向の１箇所を選択する。Ｙ方向に複数本形成されたＢＴＬのうち、選択セルとＳＴＴｒを介して接続されたＢＴＬにＶＲＥＡＤ（例えば１Ｖ）、その他のＢＴＬには０Ｖを印加する。Ｚ方向については、選択セルが含まれる電極層に０Ｖ、その他の電極層にはＶＲＥＡＤを印加する。選択セルではダイオードに順方向に電圧が印加されるので電流が流れ、他のメモリセル部ではダイオードに０Ｖ、もしくは逆方向に電圧が印加されるので電流が流れない。したがって、選択セルにおいてのみ電流が流れるので、この電流ＢＴＬに接続された読み出し回路で検知することで選択セルの抵抗を判定し読み出しを行うことができる。
　書き込み動作、すなわちセット動作とリセット動作でも同様に、選択セルが含まれる下部選択トランジスタＳＴＴｒのチャネル半導体層４５０ｐを導通状態にする。図２８では、ＳＴＴｒのゲートＳＴＸｍ－２、ＳＴＸｍ－１、ＳＴＸｍ、ＳＴＸｍ＋１のうち、ＳＴＸｍ－２、ＳＴＸｍ－１にオン電圧を印加し、残りのゲートにオフ電圧を印加している。これにより、Ｘ方向の１箇所を選択する。Ｙ方向に複数本形成されたＢＴＬのうち、選択セルとＳＴＴｒを介して接続されたＢＴＬに、セット動作の場合にはＶＳＥＴ（例えば３Ｖ）、リセット動作の場合にはＶＲＥＳＥＴ（例えば２Ｖ）、その他のＢＴＬには０Ｖを印加する。Ｚ方向については、選択セルが含まれる電極層に０Ｖ、その他の電極層にはセット動作の場合にはＶＳＥＴ（例えば３Ｖ）、リセット動作の場合にはＶＲＥＳＥＴ（例えば２Ｖ）を印加する。選択セルではダイオードに順方向に電圧が印加されるので電流が流れ、他のメモリセル部ではダイオードに０Ｖ、もしくは逆方向に電圧が印加されるので電流が流れない。したがって、選択セルにおいてのみ電流が流れるので、選択的にセット動作、リセット動作を行うことができる。
　完成した半導体記憶装置は、Ｘ方向、Ｙ方向ともにメモリセルを２Ｆピッチで形成することができるため、大容量化とビットコストの低減が可能である。また、完成した半導体記憶装置をストレージ、サーバーといった情報処理装置に適用することで、情報処理装置は安価に大容量の記憶装置を使えるようになるので性能向上を実現できる。
　実施形態１では、絶縁膜１１、１２、１３、１４、１５、メモリセルゲートとなるＮ型ポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、上部電極となるＮ型ポリシリコン層２５ｐを交互に積層して積層体を形成した後のメモリセル形成に公知の製造技術を用いたが、メモリセル形成にＳＴＴＧＹ、ＳＴＴＧＸのゲート絶縁膜ＧＯＸ１_Ｙ、ＧＯＸ２_Ｘ、チャネルシリコン層５０ｐ、５１ｐの形成と同様に、保護アモルファスシリコン層２０１ａ、２０２ａを用いることもできる。
　図２９乃至図３１を用いて実施の形態４の半導体記憶装置の製造方法を説明する。図２９乃至図３１では積層体の下側は、実施例１のＸ選択トランジスタＳＴＴｒＸで構成されている。Ｘ選択トランジスタＳＴＴｒＸのチャネル半導体層５１ｐの上部にＮ型ポリシリコン層４３ｐ(図２０参照)を用いない場合の構成である。しかし、本実施の形態４の発明は下地の構成に依存するものではない。絶縁膜１１、１２、１３、１４、１５、メモリセルゲートとなるＮ型ポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、上部電極となるＮ型ポリシリコン層２５ｐを交互に積層して積層体を形成した後、積層体にチャネルシリコン層５１ｐの上部に形成した拡散層に至る孔ＨＯＬＥを形成する。次に、ゲート絶縁膜９、保護アモルファスシリコン層２０３ａを形成した後、エッチバックで積層体上表面とＨＯＬＥの底部のゲート絶縁膜９、保護アモルファスシリコン層２０３ａを除去する（図２９）。次に、保護アモルファスシリコン層２０３ａをウェットエッチングで除去し、チャネル半導体層８ｐを形成する（図３０）。チャネル半導体層８ｐは例えば単層のシリコン層成膜で形成できる。
  エッチバックの際に、アモルファスシリコン層２０３ａで積層体側壁のゲート絶縁膜９が保護されているので、アモルファスシリコン層２０３ａが無い場合と比較してゲート絶縁膜９の信頼性を確保できる。
　次に、チャネルシリコン層８ｐの表面にＣＶＤ法を用いて相変化材料７を成膜する。相変化材料７は、ＨＯＬＥを完全には埋め込まないように成膜した後、残った孔は絶縁膜９１で完全に埋め込む。次に、エッチバックで、絶縁膜９１と相変化材料７をＨＯＬＥ内の絶縁膜１５の標高まで除去する。絶縁膜９２を成膜した後、エッチバックによりＮ型ポリシリコン層２５ｐ上の絶縁膜９２を除去して、２５ｐの上表面上の８ｐまたは８ｐまで除去して２５ｐの上表面を露出させる。２５ｐ上の８ｐは２５ｐ中のＮ型不純物が拡散し、Ｎ型の不純物を高濃度に含んでいる。
　次に、上部電極となるタングステン／窒化チタン／チタンを成膜した後、上部電極を加工する（図３１）。
  次に、公知の技術によって、メモリセルのゲート電極ＧＡＴＥ１、ＧＡＴＥ２、ＧＡＴＥ３、ＧＡＴＥ４の加工を行う。層間絶縁膜を成膜後、ＳＴＴＧＸに給電するためのコンタクトＳＴＴＧＸＣ、ＳＴＴＧＸＣと接続されるＳＴＴＧＸＬ、メモリセルのゲート電極ＧＡＴＥ１、ＧＡＴＥ２、ＧＡＴＥ３、ＧＡＴＥ４、読み出し用配線ＭＬＲへのコンタクトを形成し、周辺回路と接続する配線を形成して半導体記憶装置を完成させる。
  完成した半導体記憶装置は、メモリセルのゲート絶縁膜９の信頼性が確保できるため、絶縁膜９を薄く形成できる。このためＨＯＬＥの直径を縮小し高集積化することができる。従って、ビットコストの低減が可能である。
７：相変化材料層
８ｐ、５０ｐ、５１ｐ：チャネル半導体層
９：ゲート絶縁膜
１１、１２、１３、１４、１５：絶縁膜層
２１ｐ、２２ｐ、２３ｐ、２４ｐ：ゲートポリシリコン層
２５ｐ、４０ｐ、４１ｐ、４２ｐ：Ｎ型半導体層
７１、７２、７３、７４、７５、７６：絶縁膜層
８１：絶縁膜層
９１、９２：絶縁膜層
１０１ｐ、１０２ｐ、１０３ｐ、１０４ｐ、１０５ｐ：ゲートポリシリコン層
２０１ａ、２０２ａ、２０３ａ：保護アモルファスシリコン層
３０１ｐ、３０２ｐ、３０３ｐ、３０４ｐ：ゲート電極層
３０８ｐ：チャネル半導体層
３１１、３１２、３１３、３１４、３１５：絶縁膜層
３２１ｐ、３２２ｐ、３２３ｐ、３２４ｐ：ゲート電極層
３３１、３３３：シリコン酸化膜層
３３２：シリコン窒化膜層
３４０ｐ、３４１ｐ、３４２ｐ、３４３ｐ：Ｎ型半導体層
３５０ｐ、３５１ｐ：チャネル半導体層
３６１、３６２、３６３、３６４：ゲート絶縁膜層
３７１、３７２、３７３、３７４、３７５、３７６：絶縁膜層
４０１ｐ、４０２ｐ：ゲート電極層
４０５ｐ：Ｐ型半導体層
４０７：抵抗変化材料層
４０８ｐ：導電膜層
４１１、４１２、４１３、４１４、４１５：絶縁膜層
４２１ｐ、４２２ｐ、４２３ｐ、４２４ｐ：Ｎ型半導体層
４４０ｐ、４４１ｐ：Ｎ型半導体層
４５０ｐ：チャネル半導体層
４６１、４６２：ゲート絶縁膜層
４７１、４７２、４７３：絶縁膜層
１００１：Ｉ／Ｏインタフェース
１００２：メモリセルアレイ
１００３、１００４、１００５、１００６：電圧源
１００７：電圧セレクタ
１００８：配線セレクタ
１００９：制御部
１０１０：読み取り部
１０１１：管理領域
ＧＯＸ１_Ｘ、ＧＯＸ２_Ｘ、ＧＯＸ１_Ｙ、ＧＯＸ２_Ｙ：ゲート絶縁膜
ＩＬＤ：層間絶縁膜
ＢＥＰＬＡＴＥ：プレート状下部電極
ＭＬＲ、ＭＬＲｎ－１、ＭＬＲｎ、ＭＬＲｎ＋１：読出し動作用配線
ＭＬＲＣ：ＭＬＲに給電するためのコンタクト
ＭＬＲＬ：ＭＬＲに給電するための配線
ＴＥＰＬＡＴＥ：プレート状上部電極
Ｆ：最小加工寸法
ＡＲＲＡＹ：相変化メモリチェインアレイ
ＰＣＭＣＨＡＩＮ：相変化メモリチェイン
ＳＰＣＭＣＨＡＩＮ：選択相変化チェイン
ＵＳＰＣＭＣＨＡＩＮ：非選択相変化チェイン
ＳＴＴｒＸ：Ｘ方向の選択を行う選択トランジスタ
ＳＴＴｒＹ：Ｙ方向の選択を行う選択トランジスタ
ＳＴＴｒＸ１、ＳＴＴｒＸ２：Ｘ方向の選択を行う選択トランジスタ
ＳＴＴｒＹ１、ＳＴＴｒＹ２：Ｙ方向の選択を行う選択トランジスタ
ＳＴＴＧＸ：Ｘ方向の選択を行う選択トランジスタのゲート
ＳＴＴＧＹ：Ｙ方向の選択を行う選択トランジスタのゲート
ＳＴＴＧＸＣ：ＳＴＴＧＸへのコンタクト
ＳＴＴＧＹＣ：ＳＴＴＧＹへのコンタクト
ＳＴＴＧＸＬ：ＳＴＴＧＸへの給電用の配線
ＳＴＴＧＹＬ：ＳＴＴＧＹへの給電用の配線
ＳＴＴＧＸＬＣ：ＳＴＴＧＸへのコンタクト
ＳＴＴＧＹＬＣ：ＳＴＴＧＹへのコンタクト
ＢＥＬＣ：ＢＥＰＬＡＴＥと周辺回路を接続するコンタクト
ＴＥＬＣ：ＴＥＰＬＡＴＥと周辺回路を接続するコンタクト
ＧＡＴＥ１、ＧＡＴＥ２、ＧＡＴＥ３、ＧＡＴＥ４：トランジスタのゲート電極
ＧＬ１、ＧＬ２、ＧＬ３、ＧＬ４：ゲートに給電する端子
ＳＴＸｍ－１、ＳＴＸｍ、ＳＴＸｍ：選択トランジスタゲート
ＳＴＹｎ－２、ＳＴＹｎ－１、ＳＴＹｎ、ＳＴＹｎ＋１、ＳＴＹｎ＋２：選択トランジスタゲート
ＳＭＣ：選択メモリセル
ＵＳＭＣ：非選択メモリセル
ＶＲＥＡＤ：読出し電圧
ＶＳＥＴ：セット電圧
ＶＲＥＳＥＴ：リセット電圧
Ｘ、Ｙ、Ｚ：方向
ＶＯＮ：トランジスタのオン電圧
ＶＯＦＦ：トランジスタのオフ電圧
ＶＨＯＮ：トランジスタのハーフオン電圧
ＨＯＬＥ：メモリホール
ＤＳＴＴｒ、ＵＳＴＴｒ：選択トランジスタ
ＤＳＴｍ－２、ＤＳＴｍ－１、ＤＳＴｍ、ＤＳＴｍ：選択トランジスタゲート
ＵＳＴｍ－２、ＵＳＴｍ－１、ＵＳＴｍ、ＵＳＴｍ：選択トランジスタゲート
Ｖｔｈｃ：閾値判定レベルの電位
Ｖｐａｓｓ：非選択セルのゲートへの印加電位
Ｖｔｈ：閾値電位
ＳＴＴｒ：選択トランジスタ
ＢＴＬ：電極配線

Claims (15)

  1. 　半導体基板の上方に形成されたプレート状の下部電極と、前記下部電極の上方に形成された上部電極と、前記下部電極と前記上部電極の間に配置された、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリチェインと、前記メモリチェインの一端に接続された第１選択トランジスタとを有し、
    　前記複数のメモリチェインは、その長手方向を前記半導体基板の法線方向と合わせて、前記半導体基板面内の第１方向と、第１方向と前記半導体基板面内で直交する第２方向とに沿ってマトリックス状に配置され、
    　前記第１選択トランジスタは、前記第１方向のメモリチェインの配列ピッチと等ピッチで第１方向に並列に、前記第２方向に延伸して形成されている複数のゲートと、前記複数のゲートの間の対向する各側壁に接して形成されたゲート絶縁膜と、及び前記ゲート絶縁膜を介して前記複数のゲートの間に挟まれて形成された第１のチャネル半導体層とを有し、
    　前記第１のチャネル半導体層は、前記複数のゲートのうち１つおきのゲートにおいて、該ゲートの両隣りにゲート絶縁膜を介して形成されている両チャネル半導体層が、同時成膜工程の結果により該ゲートと前記下部電極または上部電極との間で接続されている、または同時成膜工程の結果の一部が該ゲートと前記下部電極または上部電極との間に残されていることを特徴とする半導体記憶装置。
  2. 　前記メモリセルが相変化メモリであることを特徴とする請求項１に記載の半導体記憶装置。
  3. 　前記第１選択トランジスタのゲートは、前記第１選択トランジスタのゲートの下方側から形成されたコンタクト孔を介して給電されることを特徴とする請求項２に記載の半導体記憶装置。
  4. 　前記第１選択トランジスタのゲートは、２つ以上の材料層で形成されていることを特徴とする請求項２に記載の半導体記憶装置。
  5. 　前記下部電極と前記メモリチェインアレイの間に前記第１選択トランジスタに加えて、前記第１選択トランジスタと直列に接続される第２選択トランジスタを更に備え、
    　前記第２選択トランジスタは、前記第２方向のメモリチェインの配列ピッチと等ピッチで第２方向に並列に、前記第１方向に延伸して形成されている複数のゲートと、前記複数のゲートの間の対向する各側壁に接して形成されたゲート絶縁膜と、及び前記ゲート絶縁膜を介して前記複数のゲートの間に挟まれて形成された第２のチャネル半導体層とを有し、
    　前記第２選択トランジスタの第２チャネル半導体層は、前記第２方向の両側でゲート絶縁膜を介して前記第２選択トランジスタのゲートと対向して存在し、前記第２選択トランジスタのゲートは前記第２方向の両側で前記ゲート絶縁膜を介して前記第２のチャネル半導体層と対向して存在し、前記第２選択トランジスタのゲートは第２方向に１つおきに形状が異なることを特徴とする請求項２に記載の半導体記憶装置。
  6. 　前記第１選択トランジスタと前記第２選択トランジスタの間に、前記第２方向に延伸し、前記第１選択トランジスタの第１チャネル半導体層および前記第２選択トランジスタの第２チャネル半導体層と電気的に接続された金属配線を更に備えていることを特徴とする請求項５に記載の半導体記憶装置。
  7. 　前記第１選択トランジスタの第１チャネル半導体層は、単層の半導体層で形成されていることを特徴とする請求項１に記載の半導体記憶装置。
  8. 　前記第１チャネル半導体層の上部に形成されるソース／ドレイン拡散層は、前記第１選択トランジスタのゲートの１つおきの上方に、前記第１チャネル半導体層と接して形成されていることを特徴とする請求項１に記載の半導体記憶装置。
  9. 　前記メモリセルがフラッシュメモリであることを特徴とする請求項１に記載の半導体記憶装置。
  10. 　前記メモリセルが縦型クロスポイントメモリであることを特徴とする請求項１に記載の半導体記憶装置。
  11. 　前記第１選択トランジスタの前記第１のチャネル半導体層の前記第１方向の厚みは、５ｎｍ以下とすることを特徴とする請求項１乃至１０のいずれかの請求項に記載の半導体記憶装置。
  12. 　前記第２選択トランジスタの前記第２のチャネル半導体層の前記第２方向の厚みは、５ｎｍ以下とすることを特徴とする請求項５または請求項６に記載の半導体記憶装置。
  13. （ａ）半導体基板上に層間絶縁膜を介して下部電極となる金属膜を形成する工程と、
    （ｂ）前記下部電極上に第１絶縁膜を形成する工程と、
    （ｃ）前記第１絶縁膜上に第１ゲート電極層と第２絶縁膜層を形成する工程と、
    （ｄ）前記第２絶縁膜、前記第１ゲート電極層、及び前記第１絶縁膜層を、メモリチェインアレイの前記半導体基板面内の第２方向の配列ピッチの２倍のピッチで所定の幅で並列に、前記半導体基板面内の第１方向に延伸するようにパターニングする工程と、
    （ｅ）前記工程（ｄ）で形成されたスペースが完全には埋め込まれないように第１ゲート絶縁膜層を形成する工程と、
    （ｆ）前記工程（ｅ）で形成されたパタンの上表面と、及びスペース部の下部電極上の前記第１ゲート絶縁膜層を除去する工程と、
    （ｇ）前記工程（ｆ）で形成されたスペースが完全には埋め込まれないように第１チャネル半導体を成膜する工程と、
    （ｈ）前記工程（ｇ）で形成されたスペースが完全には埋め込まれないように第２ゲート絶縁膜を成膜する工程と、
    （ｉ）第２ゲート電極層を成膜する工程と、
    （ｊ）前記工程（ｉ）で形成した前記第２ゲート電極層をエッチバックにより前記工程（ｄ）で形成された溝ごとに分離する工程と、
    を含むことを特徴とする半導体記憶装置の製造方法。
  14. 　請求項１３に記載の半導体記憶装置の製造方法において、
    　前記工程（ｂ）と前記工程（ｃ）の間に、
    （ｂ１）前記第１絶縁膜にコンタクト孔を形成する工程と、
    　前記工程（ｉ）と前記工程（ｊ）の間に、
    （ｉ１）前記工程（ｄ）で形成されたスペース部に存在する前記コンタクト孔を覆う前記第１ゲート絶縁膜と前記第２ゲート電極層を、コンタクト孔上で除去する工程と、
    （ｉ２）第３ゲート電極層を形成する工程と、
    （ｉ３）前記工程（ｉ２）で形成した前記第３ゲート電極層をエッチバックにより前記工程（ｄ）で形成された溝ごとに分離する工程と、
    を更に含むことを特徴とする半導体記憶装置の製造方法。
  15. 　請求項１３に記載の半導体記憶装置の製造方法において、
    　前記工程（ｅ）と前記工程（ｆ）の間に、
    （ｅ１）第１ダミー層を形成する工程と、
    　前記工程（ｆ）と前記工程（ｇ）の間に、
    （ｆ１）前記工程（ｅ１）で形成した前記第１ダミー層を除去する工程と、
    を更に含むことを特徴とする半導体記憶装置の製造方法。
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