CN103680596A

CN103680596A - 半导体存储器阵列及其访问方法

Info

Publication number: CN103680596A
Application number: CN201210320375.7A
Authority: CN
Inventors: 朱正勇; 骆志炯; 陈率; 许杰; 赵恒亮
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2012-08-31
Filing date: 2012-08-31
Publication date: 2014-03-26
Anticipated expiration: 2032-08-31
Also published as: CN103680596B

Abstract

本发明公开了一种半导体存储器阵列及其访问方法，该半导体存储器阵列包括按照多个行和多个列排列的存储单元，其中，每一个存储单元包括氧化物异质结晶体管和开关，所述氧化物异质结晶体管包括源电极、漏电极和栅电极，所述开关连接至所述氧化物异质结晶体管的源电极。该半导体存储器阵列利用氧化物异质结晶体管的记忆效应存储数据，因而可以减小芯片占用面积以及减少刷新操作。

Description

半导体存储器阵列及其访问方法

技术领域

本发明涉及一种半导体存储器阵列及其访问方法，更具体地，涉及使用异质结晶体管的半导体存储器阵列及其访问方法。

背景技术

常规的半导体存储器阵列通常包括两晶体管/一电容器(2T/1C)配置的存储器单元，电容器C用于存储电荷，用于表示数字“1”和“0”，第一控制晶体管Q1和第二控制晶体管Q2分别用于执行写入操作和读取操作。2T/1C存储器单元利用电容器存储数据，必须定期进行刷新，因此只能作为动态随机存取存储器(DRAM)。刷新周期应当小于电容器的保持时间。2T/1C存储器单元的定期刷新使得存储器控制电路复杂化并耗费电能。

在使用电容器的存储器单元中，为了获得尽可能大的保持时间，需要形成大电容值的电容器。然而，这增加芯片占用面积(footprint)，从而减小了存储器单元的集成度。

发明内容

本发明的目的是提供一种可以减小芯片占用面积以及减少刷新操作的半导体存储器阵列及其访问方法。

根据本发明的一方面，提供一种半导体存储器阵列，包括按照多个行和多个列排列的存储单元，其中，每一个存储单元包括氧化物异质结晶体管和开关，所述氧化物异质结晶体管包括源电极、漏电极和栅电极，所述开关连接至所述氧化物异质结晶体管的源电极。

根据本发明的另一方面，提供一种访问上述半导体存储器阵列的方法，包括：在写入操作中，在选择的存储单元中，断开开关，并且在氧化物异质结晶体管的栅电极和漏电极之间施加写入电压以改变所述氧化物异质结晶体管的沟道电阻；以及在读取操作中，在选择的存储单元中，闭合开关，并且测量氧化物异质结晶体管的源电极和漏电极间的电阻以确定所述氧化物异质结晶体管的沟道电阻。

本发明的半导体存储器阵列利用氧化物异质结晶体管的记忆效应存储数据，因而不需要使用额外的电容器。

相对于使用电容器的存储单元，存储单元的芯片占用面积显著减小，从而提高了存储器单元的集成度。并且，利用氧化物异质结场效应晶体管的记忆效应，可以长久保持存储的数据，降低刷新操作的频率。如果氧化物异质结场效应晶体管的保持时间大于工作周期，甚至不需要进行刷新操作。因而，该存储元件可以明显降低能耗，并且可以减小存储器阵列的控制电路的复杂程度。

本发明的存储器阵列的制备工艺与现有的半导体工艺完全兼容，例如包括外延薄膜的生长技术(PLD，MBE，ALD，CVD、溅射等)，图形化技术(光刻、电子束曝光技术等)，刻蚀(干法等离子体刻蚀、化学腐蚀液刻蚀等)、金属淀积以及剥离技术，平坦化技术(SOG、CMP等)，注入及热退火等技术。因而，可以低成本地制造本发明的半导体存储器阵列。

附图说明

图1a和1b分别示出了氧化物异质结晶体管的结构示意图和等效电路图。

图2示出了根据本发明的半导体存储单元的示意性电路。

图3示出了根据本发明的第一实施例的半导体存储器阵列。

图4示出了根据本发明的第二实施例的半导体存储器阵列。

图5示出了根据本发明的第三实施例的半导体存储器阵列。

具体实施方式

在下文中，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

图1a示出了氧化物异质结晶体管100的结构示意图。该氧化物异质结晶体管100包括例如钛酸锶的氧化物衬底11、位于氧化物衬底11上的例如铝酸镧的氧化物薄膜12。氧化物薄膜12可以是在氧化物衬底11上外延生长的层。氧化物衬底11和氧化物薄膜12形成异质结。尽管氧化物衬底11和氧化物薄膜12之间的界面(即异质结的界面)并不是单独的层，但在图1a中将该界面表示成单独的界面层13，以便说明氧化物异质结晶体管100的原理。界面层13表现出二维电子气的特性，在氧化物异质结晶体管100作为沟道区。

源电极14和漏电极15位于氧化物薄膜12上，分别经由各自的导电通道16与界面层13电连接。栅电极17位于氧化物薄膜12上，在工作时经由氧化物薄膜12向界面层13施加电场。

源电极14、漏电极15、栅电极17可以由位于氧化物薄膜12上的同一个导电层(金属如Au、Ag、Cu、Al、Ti、Cu、Ni、Cr、Pt，氧化物如氧化铟锡、氧化锌铝、氧化锌锡、钌酸锶，此外还可以是重掺杂的多晶硅和钛酸锶等)经过图案化形成。该氧化物异质结晶体管100经由源电极14、漏电极15、栅电极17的引线端(未示出)实现与外部电路的电连接。

作为示例，按照以下步骤形成上述的氧化物异质结晶体管100。

通过脉冲激光沉积(PLD)、分子束外延(MBE)、化学气相沉积(CVD)、原子层淀积技术(ALD)或类似的沉积技术，在例如钛酸锶的氧化物衬底11上外延生长厚度约为3个单胞的例如铝酸镧的氧化物薄膜12。

然后，对氧化物薄膜12进行图案化，形成到达界面层13的接触孔，并采用金属等导电材料填充接触孔而形成导电通道16。

该图案化可以包括以下步骤：通过包含曝光和显影的光刻工艺，在氧化物薄膜12上形成含有图案的光抗蚀剂掩模；通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除氧化物薄膜12的暴露部分，从而形成接触孔。

进一步地，沉积导电材料层以填充接触孔，形成导电通道16。如果有必要的话，可通过化学机械平面化(CMP)或其他方法平整半导体结构的表面。

然后，通过常规的沉积工艺，在氧化物薄膜12上形成导电材料层，并对导电材料层进行图案化以形成源电极14、漏电极15和栅电极17，其中，源电极14和漏电极15分别与各自的导电通道对准且电接触。

优选地，为了保护氧化物薄膜12及界面层13，在不影响氧化物异质结晶体管的记忆效应的情形下，可以利用原子层淀积或其他外延技术，在氧化物薄膜12上面生长合适的绝缘材料作为保护层(未示出)。

在上述的实施例中，氧化物异质结晶体管100包括氧化物衬底11和氧化物薄膜12。然而，在替代的实施例中，可以采用在半导体衬底(例如硅，未示出)上形成的氧化物基底层(例如钛酸锶，未示出)代替氧化物衬底11。

氧化物衬底11、氧化物基底和/或氧化物薄膜12可以由选自以下材料构成的组中的至少一种材料组成：铝酸镧、钛酸锶、钽酸钾、钽酸锂、铌酸锂、钛酸铅、锆酸铅、钛酸钡、钒酸镧、铪酸钙、钪酸钆、钪酸镝、锆酸锶、氧化镁、氧化铝、二氧化硅、氧化锌、氧化钽、氧化铪、氧化镧、氧化镍、氧化铌、氧化钨、氧化铜、氧化钛、氧化锆等。例如氧化物衬底11、氧化物基底和/或氧化物薄膜12可以是前述材料的任意组合(例如叠层)。

氧化物衬底11、氧化物基底和/或氧化物薄膜12可以是掺杂或未掺杂的。氧化物衬底11可以是单晶衬底。氧化物基底和/或氧化物薄膜12可以是外延层。

优选地，源电极14和漏电极15的导电通道16的一部分可以延伸到栅电极17下方，从而形成源/漏延伸区，以改善栅电极17对沟道的控制。

图1b示出了氧化物异质结晶体管100的等效电路图。氧化物异质结晶体管100的源电极14、漏电极15和栅电极17上的电位分别表示成V_Source、V_Drain和V_Gate。在图1b中，采用虚线表示界面层13中的沟道区。

漏电极15与源电极14之间的电压V_SD＝V_Drain-V_Source，可以反映沟道电阻R_ch。为了获得测量该电压，可以在源电极14和漏电极15之间流过预定电流。

栅电极17与源电极14和漏电极15中的一个之间的电压V_GD＝V_Gate-V_Drain(或V_GS＝V_Gate-V_Source)表示写入电压。该写入电压可以改变沟道区的电阻态。如果V_Gate-V_Drain(或V_Source)≥V_t1，则沟道电阻R_ch为低，如果V_Gate-V_Drain(或V_Source)≤-V_t2，则沟道电阻R_ch为高，如果-V_t2＜V_Gate-V_Drain(或V_Source)＜V_t1，则沟道电阻R_ch不发生变化，其中，V_t1和V_t2分别是沟道电阻从高阻态转变为低阻态的第一阈值电压和从低阻态转变为高阻态的第二阈值电压。第一阈值电压V_t1和第二阈值电压V_t2的值取决于氧化物的材料、界面层缺陷、掺杂类型和掺杂浓度等，并且可以作为器件的设计参数预先确定。在下文中为了方便描述，假定V_t1＝V_t2＝1.5V。应当注意，尽管在本文中描述了氧化物异质结晶体管100的源电极14和漏电极15，但正如本领域的技术人员可以理解的那样，这只是示例性的。源电极14和漏电极15可以互换，因为两个电极没有极性区别。

图2示出了根据本发明的半导体存储单元200的示意性电路。半导体存储单元200包括氧化物异质结晶体管Q1以及连接至氧化物异质结晶体管Q1的源电极的开关S。

在读取操作中，开关S闭合。氧化物异质结晶体管Q1的栅电极浮置。通过在预定的电压V_SD下测量在源电极和漏电极之间流过的电流，或者通过在源电极和漏电极之间流过预定的电流时测量源电极和漏电极上的的电压V_SD以获得沟道电阻的数值。从而可以获得沟道区的电阻态是高阻态还是低阻态(相应地，表示数字“0”或“1”)。该半导体存储单元通过测量界面层13的电阻态来读取存储的数据。

在写入操作期间，开关S断开，使得氧化物异质结晶体管Q1的源电极浮置。在氧化物异质结晶体管Q1的栅电极和漏电极之间施加写入电压，以改变沟道区的电阻态。例如，为了写入数字“1”，氧化物异质结晶体管Q1的栅电极和漏电极之间的写入电压是绝对值大于或等于第一阈值电压V_t1的正偏置电压，为了写入数字“0”，氧化物异质结晶体管Q1的栅电极和漏电极之间的写入电压是绝对值大于或等于第二阈值电压V_t2的负偏置电压。

应当注意，尽管在本文中描述了氧化物异质结晶体管Q1的沟道区的低阻态表示数字“1”以及高阻态表示数字“0”，但正如本领域的技术人员可以理解的那样，这只是示例性的。替代地，氧化物异质结晶体管Q1的沟道区的低阻态可以表示数字“0”以及高阻态表示数字“1”，只要使用该存储器单元的系统可以得知沟道区的电阻态和数字值之间的对应关系即可。

图3示出了根据本发明的第一实施例的半导体存储器阵列，其中示出3行3列共9个存储单元，采用虚线框示出了最左上位置的一个存储器单元201。存储单元201对应于图2所示的半导体存储单元200，其中采用二极管D1实现存储器单元201中的开关S，二极管D1的阴极连接至氧化物异质结晶体管Q1的源电极。为存储单元201提供位线BL1、第一字线WL1(1)和第二字线WL1(2)，分别连接至氧化物异质结晶体管Q1的漏电极、栅电极、以及二极管D1的阳极。每一个存储单元具有类似的配置。

二极管的正向导通阈值电压V_th和反向击穿电压V_BR取决于半导体材料、掺杂、工艺的选择，作为器件参数可以预先设定，在下文中为了方便描述，假定V_th＝0.5V，V_BR≤-1.0V。

在写入数字“1”期间，针对选择的存储单元201，将位线BL1、第一字线WL1(1)和第二字线WL1(2)的电位分别设置为0V、1.5V和-0.75V，针对未选择的存储单元，将位线BL2和BL3的电位设置为0.75V，并且将其他的数据线浮置。结果，在选择的存储单元201中，二极管D1反向偏置从而截止。在氧化物异质结晶体管Q1的栅电极和漏电极之间施加的写入电压为约1.5V，该写入电压是等于第一阈值电压V_t1的正向偏置电压，从而写入数字“1”。在未选择的存储单元中，在氧化物异质结晶体管Q1的栅电极和漏电极之间施加的电压为约0.75V(对于与选择的存储单元相同列的未选择存储单元)，即小于第一阈值电压V_t1的正向偏置电压，或约-0.75V(对于与选择的存储单元不同列的未选择存储单元)，即小于第二阈值电压V_t2的负向偏置电压。因而，在未选择的存储单元中数字值均未发生变化。

在写入数字“0”期间，针对选择的存储单元201，将位线BL1、第一字线WL1(1)和第二字线WL1(2)的电位分别设置为0V、-1.5V和-0.75V，针对未选择的存储单元，将位线BL2和BL3的电位设置为-0.75V，并且将其他的数据线浮置。结果，在选择的存储单元201中，二极管D1反向偏置从而截止。在氧化物异质结晶体管Q1的栅电极和漏电极之间施加的写入电压为约-1.5V，该写入电压是等于第二阈值电压V_t2的负向偏置电压，从而写入数字“0”。在未选择的存储单元中，在氧化物异质结晶体管Q1的栅电极和漏电极之间施加的电压为约-0.75V(对于与选择的存储单元相同列的未选择存储单元)，即小于第二阈值电压V_t2的负向偏置电压，或约0.75V(对于与选择的存储单元不同列的未选择存储单元)，即小于第一阈值电压V_t1的正向偏置电压。因而，在未选择的存储单元中数字值均未发生变化。

在读取操作期间，针对选择的存储单元201，将位线BL1和第二字线WL1(2)的电位分别设置为0V和0.75V，并且将其他的数据线浮置。结果，在选择的存储单元201中，二极管D1正向偏置并导通。然后，测量氧化物异质结晶体管Q1的源电极和漏电极之间的电阻作为沟道电阻R_ch的表示，例如通过在预定的电压下测量在源电极和漏电极之间流过的电流而计算出沟道电阻R_ch，从而获得选择的存储单元201中存储的数据。

图4示出了根据本发明的第二实施例的半导体存储器阵列，其中示出3行3列共9个存储单元，采用虚线框示出了最左上位置的一个存储器单元202。存储单元202对应于图2所示的半导体存储单元200，其中采用场效应晶体管Q2实现存储器单元202中的开关S，场效应晶体管Q2的漏电极连接至氧化物异质结晶体管Q1的源电极。为存储单元202提供第一位线BL1(1)、第二位线BL1(2)、第一字线WL1(1)和第二字线WL1(2)，分别连接至氧化物异质结晶体管Q1的漏电极、场效应晶体管Q2的栅电极、氧化物异质结晶体管Q1的栅电极、以及场效应晶体管Q2的源电极。每一个存储单元具有类似的配置。

场效应晶体管Q2的导通电压V_ON是截止状态转变为导通状态时的栅电压V_Gs，而场效应晶体管Q2的截止电压V_OFF是从导通状态转变为截止状态时的栅电压V_GS。场效应晶体管Q2的导通电压V_ON和截止电压V_OFF取决于半导体的材料、缺陷密度、掺杂类型和掺杂浓度等，并且可以作为器件的设计参数预先确定。在下文中为了方便描述，假定V_ON＝1.0V，V_OFF＝-1.0V。

在写入数字“1”期间，针对选择的存储单元202，将第一位线BL1(1)、第二位线BL1(2)、第一字线WL1(1)和第二字线WL1(2)的电位分别设置为0V、-1.0V、1.5V和0.75V，针对未选择的存储单元，将第一位线BL2(1)和BL3(1)的电位设置为0.75V，并且将其他的数据线浮置。结果，在选择的存储单元202中，场效应晶体管Q2的栅电极V_GS为约-1.75V，小于截止电压V_OFF从而截止。在氧化物异质结晶体管Q1的栅电极和漏电极之间施加的写入电压为约1.5V，该写入电压是等于第一阈值电压V_t1的正向偏置电压，从而写入数字“1”。在未选择的存储单元中，在氧化物异质结晶体管Q1的栅电极和漏电极之间施加的电压为约0.75V(对于与选择的存储单元相同列的未选择存储单元)，即小于第一阈值电压V_t1的正向偏置电压，或约-0.75V(对于与选择的存储单元不同列的未选择存储单元)，即小于第二阈值电压V_t2的负向偏置电压。因而，在未选择的存储单元中数字值均未发生变化。

在写入数字“0”期间，针对选择的存储单元202，将第一位线BL1(1)、第二位线BL1(2)、第一字线WL1(1)和第二字线WL1(2)的电位分别设置为0V、-2.5V、-1.5V和-0.75V，针对未选择的存储单元，将第一位线BL2(1)和BL3(1)的电位设置为-0.75V，并且将其他的数据线浮置。结果，在选择的存储单元202中，场效应晶体管Q2的栅电极V_GS为约-1.75V，小于截止电压V_OFF从而截止。在氧化物异质结晶体管Q1的栅电极和漏电极之间施加的写入电压为约-1.5V，该写入电压是等于第二阈值电压V_t2的负向偏置电压，从而写入数字“0”。在未选择的存储单元中，在氧化物异质结晶体管Q1的栅电极和漏电极之间施加的电压为约-0.75V(对于与选择的存储单元相同列的未选择存储单元)，即小于第二阈值电压V_t2的负向偏置电压，或约0.75V(对于与选择的存储单元不同列的未选择存储单元)，即小于第一阈值电压V_t1的正向偏置电压。因而，在未选择的存储单元中数字值均未发生变化。

在读取操作期间，针对选择的存储单元202，将第一位线BL1(1)、和第二位线BL1(2)和第二字线WL1(2)的电位分别设置为0.1V、1.0V和0V，并且将其他的数据线浮置。结果，在选择的存储单元202中，场效应晶体管Q2的栅电极V_GS为约1V，等于导通电压V_ON从而导通。然后，测量氧化物异质结晶体管Q1的源电极和漏电极之间的电阻作为沟道电阻R_ch的表示，例如通过在预定的电压下测量在源电极和漏电极之间流过的电流而计算出沟道电阻R_ch，从而获得选择的存储单元202中存储的数据。

图5示出了根据本发明的第三实施例的半导体存储器阵列，其中示出3行3列共9个存储单元，采用虚线框示出了最左上位置的一个存储器单元203。存储单元203对应于图2所示的半导体存储单元200，其中采用氧化物异质结晶体管Q3实现存储器单元203中的开关S，氧化物异质结晶体管Q3的漏电极连接至氧化物异质结晶体管Q1的源电极。为存储单元203提供第一位线BL1(1)、第二位线BL1(2)、第一字线WL1(1)和第二字线WL1(2)，分别连接至氧化物异质结晶体管Q1的漏电极、氧化物异质结晶体管Q3的栅电极、氧化物异质结晶体管Q1的栅电极、以及氧化物异质结晶体管Q3的源电极。每一个存储单元具有类似的配置。

氧化物异质结晶体管Q3的导通电压V_ON是截止状态转变为导通状态时的栅电压V_Gs，而氧化物异质结晶体管Q3的截止电压V_OFF是从导通状态转变为截止状态时的栅电压V_GS。氧化物异质结晶体管Q3的导通电压V_ON和截止电压V_OFF取决于半导体的材料、缺陷密度、掺杂类型和掺杂浓度等，并且可以作为器件的设计参数预先确定。

根据本发明的第三实施例的半导体存储器阵列的读写操作与根据第二实施例的半导体存储器阵列完全相同。由于采用氧化物异质结晶体管同时用作开关和存储元件，根据本发明的第三实施例的半导体存储器阵列的附加优点时可以容易地将相同类型但作用不同的晶体管集成在同一个管芯内。

尽管在上述第一至第三实施例中描述了存储单元的开关分别为二极管、场效应晶体管、氧化物异质结晶体管的情形，但本发明不限于此。该开关还可以采用其他半导体器件实现，例如双极晶体管。采用双极晶体管的半导体存储器阵列与第二和第三实施例类似，在此不再详述。

以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落在本发明的范围之内。

Claims

1.一种半导体存储器阵列，包括按照多个行和多个列排列的存储单元，

其中，每一个存储单元包括氧化物异质结晶体管和开关，所述氧化物异质结晶体管包括源电极、漏电极和栅电极，所述开关连接至所述氧化物异质结晶体管的源电极。

2.根据权利要求1所述的半导体存储器阵列，其中所述氧化物异质结晶体管包括氧化物衬底；位于氧化物衬底上的氧化物薄膜，其中氧化物衬底和氧化物薄膜之间的界面层表现出二维电子气的特性，所述源电极和漏电极位于氧化物薄膜上并且与界面层电连接，并且所述栅电极位于氧化物薄膜上。

3.根据权利要求1所述的半导体存储器阵列，其中所述氧化物异质结晶体管包括半导体衬底；位于半导体衬底上的氧化物基底层；位于氧化物基底层上的氧化物薄膜，其中氧化物基底层和氧化物薄膜之间的界面层表现出二维电子气的特性，所述源电极和漏电极位于氧化物薄膜上并且与界面层电连接，并且所述栅电极位于氧化物薄膜上。

4.根据权利要求2所述的半导体存储器阵列，其中氧化物衬底由选自以下材料构成的组中的至少一种材料组成：铝酸镧、钛酸锶、钽酸钾、钽酸锂、铌酸锂、钛酸铅、锆酸铅、钛酸钡、钒酸镧、铪酸钙、钪酸钆、钪酸镝、锆酸锶、氧化镁、氧化铝、二氧化硅、氧化锌、氧化钽、氧化铪、氧化镧、氧化镍、氧化铌、氧化钨、氧化铜、氧化钛和氧化锆。

5.根据权利要求2所述的半导体存储器阵列，其中氧化物衬底是掺杂或未掺杂的。

6.根据权利要求2所述的半导体存储器阵列，其中氧化物衬底是单晶衬底。

7.根据权利要求3所述的半导体存储器阵列，其中氧化物基底层由选自以下材料构成的组中的至少一种材料组成：铝酸镧、钛酸锶、钽酸钾、钽酸锂、铌酸锂、钛酸铅、锆酸铅、钛酸钡、钒酸镧、铪酸钙、钪酸钆、钪酸镝、锆酸锶、氧化镁、氧化铝、二氧化硅、氧化锌、氧化钽、氧化铪、氧化镧、氧化镍、氧化铌、氧化钨、氧化铜、氧化钛和氧化锆。

8.根据权利要求3所述的半导体存储器阵列，其中氧化物基底层是掺杂或未掺杂的。

9.根据权利要求3所述的半导体存储器阵列，其中氧化物基底层是外延层。

10.根据权利要求2或3所述的半导体存储器阵列，其中氧化物薄膜由选自以下材料构成的组中的至少一种材料组成：铝酸镧、钛酸锶、钽酸钾、钽酸锂、铌酸锂、钛酸铅、锆酸铅、钛酸钡、钒酸镧、铪酸钙、钪酸钆、钪酸镝、锆酸锶、氧化镁、氧化铝、二氧化硅、氧化锌、氧化钽、氧化铪、氧化镧、氧化镍、氧化铌、氧化钨、氧化铜、氧化钛和氧化锆。

11.根据权利要求2或3所述的半导体存储器阵列，其中氧化物薄膜是掺杂或未掺杂的。

12.根据权利要求2或3所述的半导体存储器阵列，其中氧化物薄膜是外延层。

13.根据权利要求2或3所述的半导体存储器阵列，还包括位于氧化物薄膜上的保护层。

14.根据权利要求1所述的半导体存储器阵列，其中所述开关是二极管，所述二极管包括阳极和阴极。

15.根据权利要求14所述的半导体存储器阵列，所述半导体存储器阵列包括多个位线、多个第一字线和多个第二字线，

其中，对于每一个存储单元，所述多个位线中的一个、所述多个第一字线中的一个和所述多个第二字线中的一个分别连接至氧化物异质结晶体管的漏电极、栅电极、以及二极管的阳极，并且二极管的阴极连接至氧化物异质结晶体管的源电极。

16.根据权利要求1所述的半导体存储器阵列，其中所述开关是选自双极晶体管、场效应晶体管和氧化物异质结晶体管中的一种半导体器件，所述开关包括控制电极、第一电极和第二电极。

17.根据权利要求16所述的半导体存储器阵列，所述半导体存储器阵列包括多个第一位线、多个第二位线、多个第一字线和多个第二字线，

其中，对于每一个存储单元，所述多个第一位线中的一个、所述多个第二位线中的一个、所述多个第一字线中的一个和所述多个第二字线中的一个分别连接至氧化物异质结晶体管的漏电极、开关的控制电极、氧化物异质结晶体管的栅电极、以及开关的第一电极，并且开关的第二电极连接至氧化物异质结晶体管的源电极。

18.一种访问根据权利要求1-17中任一项所述的半导体存储器阵列的方法，包括：

在写入操作中，在选择的存储单元中，断开开关，并且在氧化物异质结晶体管的栅电极和漏电极之间施加写入电压以改变所述氧化物异质结晶体管的沟道电阻；以及

在读取操作中，在选择的存储单元中，闭合开关，并且测量氧化物异质结晶体管的源电极和漏电极间的电阻以确定所述氧化物异质结晶体管的沟道电阻。

19.根据权利要求18所述的方法，其中所述写入电压包括用于将所述氧化物异质结晶体管的沟道电阻从高阻态转变为低阻态的第一电压，以及用于将所述氧化物异质结晶体管的沟道电阻从低阻态转变为高阻态的第二电压。

20.根据权利要求19所述的方法，其中第一电压是正向偏置电压，第二电压是负向偏置电压。

21.根据权利要求19所述的方法，其中在写入操作中，在未选择的存储单元中，在所述氧化物异质结晶体管的栅电极和漏电极之间施加的电压小于第一电压和第二电压，使得所述氧化物异质结晶体管的沟道电阻基本不变。

22.根据权利要求18所述的方法，其中在读取操作中，在未选择的存储单元中，所述氧化物异质结晶体管的栅电极浮置。

23.根据权利要求22所述的方法，其中在读取操作中，在未选择的存储单元中，所述氧化物异质结晶体管的栅电极和漏漏电极之间的电压小于第一电压和第二电压，使得所述氧化物异质结晶体管的沟道电阻基本不变。