JPS6267797A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関し、例えばＥＥＰＲＯ
Ｍ　（エレクトリカリ・イレーザブル・プログラマブル
・リード・オンリー・メモリ）装置に利用して有効な技
術に関するものである。

〔背景技術〕　− ＭＮＯＳ　（メタル・ナイトライド・オキサイド・セミ
コンダクタ）は、比較的薄いシリコン酸化膜とその上に
形成される比較的厚いシリコン窒化膜（ナイトライド）
との２層構造のゲート絶縁膜を持つ絶縁ゲート電界効果
トランジスタ（以下、単にＭＮＯＳ）ランジスタという
）であり、記憶情報の書込みだけでなく消去も電気的に
行うことができる。

例えば、Ｐ型シリコン領域の表面に互いに隔てられてＮ
型ソース領域及びドレイン領域が形成され、上記ソース
、ドレイン領域の間のＰ型シリコン領域の表面に、例え
ば厚さ２０人のシリコン酸化膜と厚さ５００人のシリコ
ン窒化膜とからなるゲート絶縁膜を介してＮ型多結晶シ
リコンからなるゲート電極が形成される。上記Ｐ型シリ
コン領域は、ＭＮＯＳの基体ゲート領域を構成する。

消去状態もしくは記憶情報が書込まれていない状態では
、ＭＮＯＳのゲート電圧対ドレイン電流特性は、しきい
値電圧が負の電圧になっている。

記憶情報の書込み又は消去のために、ゲート絶縁膜には
、トンネル現象によりキャリアの注入が生じるような高
電界が作用させられる。

書込み動作において、上記基体ゲートには、例えばはソ
゛回路の接地電位のＯＶが印加され、ゲートには、例え
ば＋１５Ｖの高電圧が印加される。

ソース領域及びドレイン領域には、書込むべき情報に応
じては＼゛０■の低電圧又は＋１２Ｖのような高電圧が
印加される。

ソース領域及びドレイン領域との間のシリコン領域表面
には、上記ゲートの正の高電圧に応じてチャンネルが誘
導される。このチャンネルの電位はソース領域及びドレ
イン領域の電位と等しくなる。ソース領域及びドレイン
領域に上記のようにＯｖの電圧が印加されるとゲート絶
縁膜には上記ゲートの高電圧に応じた高電界が作用する
。その結果、ゲート絶縁膜にはトンネル現象によりチャ
ンネルからキャリアとしての電子が注入される。

これによって、ＭＮＯＳのしきい値電圧は、例えば負の
電圧から正の電圧に変化する。

ソース領域及びドレイン領域に上記のように＋１２Ｖが
印加された場合、ゲートとチャンネルとの間の電位差が
数Ｖに減少する。このような低電圧差では、トンネル現
象による電子の注入を起こさせるには不十分となる。そ
のため、ＭＮＯＳのしきい値電圧は変化しない。

また、消去の場合には、ゲートにＯｖを与えながら基体
ゲートに＋１５Ｖのような高電圧を印加して、逆方向の
トンネル現象を生じしめて、キャリアとしての電子を基
体ゲートに戻すことにより行われる。

上記のような電気的な書き込み動作において、その書き
込みの内容に無関係に一定の書き込み時間を費やしてし
まう０本願発明者は、書き込みの内容が上記消去状態と
同じなら、内部回路は実質的な署き込み動作を行わない
ことに着目して、書き込み時間の短縮化を図ることを考
えた。

なお、ＭＮＯ５技術については、例えば特開昭５５−１
５６３７０号公報参照。

〔発明の目的〕

この発明の目的は、簡単な構成により書き込み時間の短
縮化を実現した半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、電気的に書き込み動作が行われるプログラマ
ブルＲＯＭにおいて、消去状態と同じ記憶情報の暑き込
み信号の入力を判定して、その書き込み動作を省略して
、実質的な書き込み時間の短縮化を図るものである。

〔実施例〕

＠１図には、この発明が通用されたＥＥＰＲＯＭ装置の
一実施例の要部回路図が示されでいろ。

この実施例のＥＥＰＲＯＭ装置は、アドレスバッファや
Ｘデコーダ及びＹデコーダからなるアドレス選択回路と
、これらのアドレス選択回路の出力信号や制御信号に応
答して署き込み／消去動作のための電圧を形成する回路
、及び上記制御信号を形成する制御回路を含んでいる。

同図には、メモリアレイＭ−ＡＲＹとその選択回路が示
されている。上記選択回路を構成するＸアドレスデコー
ダＸ−ＤＣＲ等は、特に制限されないが、ＣＭＯＳ回路
により構成される。ＣＭＯＳ回路は、＋５■の低電源電
圧が供給されることによって、その動作を行う、したが
って、アドレスデコーダＸ−ＤＣＲ及びＹ−ＤＣＲによ
り形成される選択／非選択信号のレベルは、はｖ＋５ｙ
とされ、ロウレベルは、はソ回路の接地電位のＯｖにさ
れる。

ＭＮＯＳｌ−ランジスタに対する書き込み／消去動作の
ために、負の高電圧−ＶＰＰが用いられる。

この電圧−Ｖｌ）ｌ）は、約−１２Ｖとされ、外部端子
から供給するものの他、上記＋５■で動作する発振回路
で形成されたパルス信号を整流して、負の電圧を形成す
るレベル変換回路により形成するものであってもよい。

第１図において、メモリアレイＭ−ＡＲＹは、マトリッ
クス配置されたメモリセルを含んでいる。

メモリセルは、例示的に示されているように、ＭＮＯＳ
トランジスタＱ２のドレインとデータ線（ビット線又は
ディジット線）ＤＩとの間に設けられたアドレス選択用
ＭＯ５ＦＥＴＱＩと、特に制限されないが、上記ＭＮＯ
ＳトランジスタＱ２のソースと共通ソース線との間に設
けられた分離用ＭＯ３ＦＥＴＱ３とから構成される。

同一の行に配置されたメモリセルのそれぞれのアドレス
選択用ＭＯＳ　Ｆ　ＥＴＱ　１等のゲートは、第１ワー
ド線Ｗｌｌに共通接続され、それに対応されたＭＮＯＳ
）ランジスタＱ２等のゲートは、第２ワード線Ｗ１２に
共通接続されている。同様に他の同一の行に配置された
メモリセルアドレス選択用ＭＯ５ＦＥＴ及びＭＮＯＳ）
ランジスタのゲートは、それぞれ第１ワードＩＪＩＷ２
１．Ｗ２２に共通接続されている。

同一の列に配置されたメモリセルのアドレス選択用ＭＯ
Ｓ　Ｆ　ＥＴＱ　１等のドレインは、データ線線Ｄ１に
共通接続されている。同様に他の同一の列に配置された
メモリセルのアドレス選択用ＭＯ５ＦＥＴのトレインは
、それぞれデータ＃ＩＡＤ２に共通接続されている。

この実施例に従うと、ＭＮＯ３Ｉ−ランジスタの基板ゲ
ートに電源電圧Ｖｃｃ印加することによってＭＮＯＳの
記憶情報を消去する構成をとるので、上記基板ゲート、
すなわち、メモリアレイＭ−ＡＲＹが形成された半導体
領域ＷＥＬＬは、Ｘデコーダ、Ｙデコーダ等の周辺回路
を構成するＮチャンネルＭＯ３ＦＥＴが形成される半導
体領域（ウェル領域）と電気的に分断される。上記メモ
リアレイＭ−ＡＲＹが形成されるウェル領域ＷＥＬＬは
後述するように、例えばＮ型半導体基板表面に形成され
たＰ型ウェル領域から構成される。上記Ｎ型半導体基板
には、定常的に＋５■のような電源電圧Ｖｃｃが供給さ
れる。

同図には、１ビツトの単位でのメモリアクセス、言い換
えるならば、１ビツトの単位での書き込み、読み出し及
び消去動作を行うため、各データ線に結合されたメモリ
セルは、それぞれ独立したつエル領域内にそれぞれ形成
される。なお、８ピント（１バイト）のように複数ビッ
トの単位でのメモリアクセスが行われる場合、８組から
なるデータ線とカラム選択回路及び入出力回路Ｉ１０が
それぞれ同じウェル領域内に形成される。

上記第１のワード線Ｗ１１．Ｗ２１は、それぞれＸデコ
ーダを構成するノア（ＮＯＲ）ゲート回路Ｎ０ＲＩ、Ｎ
０Ｒ２の出力信号を選択的に伝える後述するようなゲー
ト回路Ｇの出力端子に結合される。第２のワード１ＪＩ
Ｗ１２．Ｗ２２は、それぞれ上記ノアゲート回路Ｎｏ　
ＲＬ　、　Ｎｏ　Ｒ２の出力信号に従って、選択的に約
−１２Ｖのような負の高電圧を出力するレベル変換回路
ＬＶＣの出力端子に結合される。また、分離用ＭＯＳＦ
ＥＴＱ３等のゲートは共通化され、制御電圧発生図Ｖｓ
ｖｔｇ−Ｇにより形成された制御電圧Ｖｉｇが供給され
る。これら分離用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３等のソ
ースは、それぞれ共通化されて共通ソース線Ｃ８を構成
し、並列形態のＰチャンネルＭＯ３ＦＥＴＱ７．Ｑ８と
、ＰチャンネルＭＯ５ＦＥＴＱ６を通して選択的に回路
の接地電位又は電源電圧Ｖｃｃが供給される。この実施
例に従うと、その書き込み／消去動作の時にデータ線が
負の高電位にされる。したがって、そのソース電位が負
電位にされ、このような負電位に無関係に通常のレベル
の信号（Ｏｖ。

５Ｖ）によってオン／オフ動作を行うスイッチＭＯ３Ｆ
ＥＴとしては必然的にＰチャンネルＭＯ３ＦＥＴが用い
られる。上記ＭＯＳＦＥＴＱ？、Ｑ８のゲートには、制
御信号ｏｒが供給され、ＭＯＳＦＥＴＱ６のゲートには
、上記制御信号ｅｒがインバータ回路ＩＶによって反転
されて供給される。これにより、上記ＭＯ３ＦＥＴＱ？
、ＱＢとＱ６は、上記制御信号ｓｒのレベルに応じて相
補的にオン／オフ状態にされる。また、上記第２のワー
°ド線Ｗ１２．Ｗ２２等と共通化されたソース線との間
には、制御信号ｅｒ７’ｗｅを受けるＮチャンネル型の
スー１ツチＭＯ３ＦＥＴＱ４．Ｑ５等が設けられる。

上記のようにＭＮＯ５Ｉ−ランジスタＱ２等のソースを
分離用ＭＯＳＦＥＴＱ３等を介して共通化する。これに
より、ＭＮＯＳ）ランジスタとアドレス選択用ＭＯＳ　
Ｆ　ＥＴとからなるメモリセルを用いた場合のように、
データ線と並行に走るソース線（基準電位線）が不用に
なる。

上記分離用ＭＯＳＦＥＴＱ３等は、ＭＮＯＳトランジス
タへの後述するような書き込み動作において、選択され
たメモリセルの第１及び第２のワード線Ｖ／１１．１２
等がハづレベル（５ｖ）とされ、基体ゲートとしてのウ
ェル領域ＷＥＬＬが約−１２■とされるとともに、デー
タ線Ｄ１が約−１Ｏｖにされたとき、上記制御電圧Ｖｉ
ｇが約−１０■のような低い電位にされるとこによりオ
フ状態にされる。これにより、非選択とされたデータ線
Ｄ２のハイレベル（約５Ｖ）から上記書き込みを行うべ
きメモリセル側に電流が流れ込むのを防止する。

また、スイッチＭＯＳＦＥＴＱ４．Ｑ５等は、読み出し
動作のときにオン状態にされ、ＭＮＯＳトランジスタＱ
２等のゲートと共通ソース線Ｃ８を短絡して両者を同電
位にする。すなわち、読み出し動作の時にオン状態にさ
れるＰチャンネルＭＯ３ＦＥＴＱ７．Ｑ８のソース電位
が回路の接地電位より高くされることによって、共通ソ
ース線Ｃ８の浮き上がりが生じる。このような電位の上
昇は、Ｍ　Ｎ　ＯＳ　トランジスタの基４反効果による
実効的なしきい値電圧の上昇をもたらし、ＭＮＯＳトラ
ンジスタが低いしきい値電圧を持つとき、そのメモリ電
流が流れなくなる。このため、上記短絡ＭＯ５ＦＥＴＱ
４．Ｑ５等が設けられ、ＭＮＯＳトランジスタのゲート
には、上記浮き上かり分を補償した磁圧が与えられる。

上記各データ線に対応したウェル領域ＷＥＬＬには、そ
れに対応したアドレスデコーダ回路の出力信号が供給さ
れた制ａ電圧発生回路Ｖｗ−Ｇにより形成された制御電
圧Ｖｗが供給される。この電圧Ｖｗは、選択されたメモ
リセルに対応したウェル領域Ｗ　Ｅ　Ｌ　Ｌに対して嘗
き込み動作のときに約−１２Ｖのような負の高電圧にさ
れ、消去動作のときに約＋５■の電位にされる。

メモリアレイＭ−ＡＲＹの各データＩＱＤＩ、Ｄ２と共
通データ線ＣＤとの間にＹゲート回路としてのスインチ
ＭＯ５ＦＥＴＱ９．ＱＬＯ等が設けられる。これらのＭ
ＯＳＦＥＴＱ９．ＱＩＯのゲートには、図示しないＹデ
コーダＹ−ＤＣＲの出力信号が供給される。上記共Ｊデ
ータ線ＣＤは、入出力回路１０Ｂを構成するデータ入力
回路の出力端子とデータ出力回路の入力端子に結合され
る。

この入出力回路１０Ｂを構成するデータ′入力回路の入
力端子とデータ出力回路の出力端子は、外部端子Ｉ１０
に結合される。この実施例では、消去状態のメモリセル
に対して、消去状態と同じ記憶情報の書き込み動作を省
゛略するための判定回路が設けられる。例えば、メモリ
セルの消去状態を論理“ｌ”とすると、１（５理“１”
の書き込み信号の入力があると、それを識別して書き込
み動作の省略信号を形成する。なお、複数ビットの単位
でのアクセスが行われる場合、１ｈ理積回路により、全
ての書き込み信号が論理“１″であるか否かの判定が行
われる。

なお、特に制限されないが、この実施例では、■ワード
線分のメモリセルの同時署き込みを行うようにするため
、各データ線Ｄｉ、Ｄ２には、消去／書き込みに先立っ
て前の記憶情報を保持するためのラッチ回路ＦＦが設け
られる。また、各データ線ＤＩ、Ｄ２等には、嘗き込み
動作のために、上記記憶情報に従って選択的にデータ線
の電位を負の高電圧−Ｖｐｐにさせるレベル変換回路Ｌ
ＶＣが設けられる。

第２図には、ＸデコーダＸ−０ＣＲの単位回路を構成す
るゲート回路Ｇ及びレベル変換回路ＬＶＣの一実施例の
回路図が示されている。

ゲート回路Ｇは、上記ノアゲート回路ＮＱＲＩの出力信
号を制御信号で”に従っ゛ζ第１ワードｔｊｌＷ１１４
．：、伝えるＮチャ／ネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
１１と、上記制？ａｌｌ信号ｗｅ’　　と逆相の制御信
号ｗｅ°を受けて、第１のワード線Ｗｌｌに回路の接地
電位を与えるＮチャンネルＭＯ３ＦＥＴＱ１２により構
成される。すなわち、書き込み動作のとき上記制御信号
マτ°のＱウレベルによって伝送ゲ−トＭＯＳ　Ｆ　Ｅ
ＴＱ　１１はオフ状態ニされ、制御信号ｗｅ’　のハ・
イレベルによってＭＯ３ＦＥＴＱ１２はオフ状態にされ
るから、第１のワード線Ｗ１１等は全て１路の接地電位
にされる。消去もしくは読み出し動作のとき、第１のワ
ード線Ｗｌｌは、上記制御信号ＷＣ”のハイレベル、ｗ
ｅ″のロウレベルによって伝送ゲートＭ　ＯＳ　Ｆ　Ｅ
　’ｒ’　Ｑ　１１等がオン状態にされ、ノアゲート回
路Ｎ０ＲＩの出力信号に従ったハイレベルとロウレベル
にされる。すなわち、上記ワード線ｗｔｔは、それが選
＋Ｒｉ＆　？、ならハイレベル（５ｖ）とされ、非選択
状態儂らロウレベル（ＯＶ）とされる。

上記ノアゲート回路ＮＯＲ１の出力端子は、制御ａ信号
ｗｅｔｓを受けるＰチ、？ンネル型伝送ゲートＭＯ３Ｆ
ＥＴＱ１３を通して第２のワード線Ｗ１２に結合される
。また、上記ノアゲート回路Ｎ０ＲＩの出力信号を受け
るインバータ回路ＩＶＩの出力端子は、制御信号ｅｒＬ
を受けるＰチャンネル型伝送ゲートＭＯ３ＦＥＴＱ１４
を介して上記第２のワード線Ｗｉ２に結合される。上記
第２のワード線Ｗ１２は、そのレベルに従って次のレベ
ル変換回路により選択的に負の高電圧−ｖｐｐにされる
。上記ワード線Ｗ１２を選択的に負の高電圧−Ｖｌ）Ｐ
にさせる回路は、次の各回路素子により構成される。特
に制限されないが、上記第２のワード線Ｗ１２と負の電
圧端子−ｖｐｐＯ間には、負電圧−ｖｐｐからワード線
Ｗ１２に向かって電流を流すようにされたダイオード形
態のＰチャンネルＭＯ５ＦＥＴＱＩ　５が設けられる。

上記負電圧端子−ｖｐｐとキャパシタＣの一方の電極と
の間には、上記第２のワード線Ｗ１２側にゲートが結合
された′ＰチャンネルＭＯ３ＦＥ’Ｔ”Ｑ１６が設けら
れる。

上記キャパシタＣの一方の電極と上記第２のワード線Ｗ
１２との間には、ワード線側から電流を流すようにされ
たダイオード形態のＰチャンネルＭＯ３ＦＥＴＱ１７が
設けられる。上記キャパシタＣの他方の電極には、上記
第２のワード線Ｗ１２側にそのゲートが結合されたＰチ
ャンネルＭＯ３ＦＥＴＱ１Ｂを通して図示しない発振回
路Ｏ８Ｃで形成された発振パルスか供給される。また、
上記ワード線Ｗ１２には、制御信号ｃｒを受けるＰチャ
ンネルＭＯ３ＦＥＴＱ１９によって、上記レベル変換回
路がレベル変換回路を開始する前に回路の接地電位か与
えられる。

この実施例のレヘル咬撲動作は、次の通りである。倒え
ば、消去動作のとき、最初に上記制御信号τ下が一時的
にロウレベルにされ、第２ワード線Ｗ１２を回路の接地
電位にリセットさせる。この後、制御信号ａｒｔがロウ
レベルにされる。これによってＭＯ３ＦＩＦ、ＴＱ１４
がオン状態にされる。例えば、ノア５′−ト回ｌＮ０Ｒ
Ｉからハイレベルの選ｊ尺ｌＢ号が通出されたなら、イ
ンハーク回路ＩＶＩを介してロウレベルの信号が上記Ｍ
　Ｏ５ＦＥＴＱ１４に伝えられるかもら、上：’；ｉ３
Ｍ　ＯＳ　Ｆ　ＥＴＱ１４のＶ−ｔとソースがｌｆｆ１
Ｊ心位にされる結果、上記ＭＯ３Ｉ”ＥＴＱ１４はオフ
状態にされる。これによって第２ワード線Ｗ１２はフロ
ーティング状態で１＝、Ｔｃ！ロウレベル−Ｇ：ａ持す
る。上記茅２ワード線Ｗｉ２がフローティング状態でワ
ウレベルにされると、ＱｊＨパルスがハイレベルにされ
たとき、ＭＯＳ　Ｆ　Ｆ４’Ｑ　１８がオン状態にされ
て、キャパシタＣにプリチャージを行−）。次に、上記
発振パルスが回路の接地電位にされると、キャパシタＣ
は、ブートストランプ作用によって負電位を形成する。

この負電位によってＭＯ５ＦＥＴＱＩ　７とＱ１６がオ
ン状態にされ、第２ワード線の電位を′Ｉｉ！Ｌ１１！
圧−’Ｖｐｐにより上記ブートストラップ作用による負
電圧性だけ低下させる。次に、発振パルスがハイレベル
にされると、キャパシタＣには１記負電圧だけ大きなレ
ベルにプリチャージされるから、同様な動作の繰り返し
によって、上記負電圧−ｖｐｐが約１２Ｖのような負の
高電圧なら、第２ワード線Ｗ１２の電位を約−１０Ｖの
ような低い電位まで低下させる。なお、ダイオード形態
のＭＯ３ＦＥＴＱＩ　７．ｕｌ　Ｇのしきい値電圧が存
在するから、上述のように負゛−ｄ圧ｖｐｐが一１２Ｖ
でもワード線〜ｖ１２の電位は−ｌＯｖのような電位に
しか低下しない。−万、ノアゲート回路Ｎ　ＯＲ１から
ロウレベルの非選択信号が送出されたなら、インハーク
回路ＩＶＩを介してハイレベルの信号が上記Ｍｏ５ＦＥ
’ｒＱｚに伝えられるから、第２ワード線Ｗ１２の電位
は１．約５ｖのようなハイレベルにされる。

また、Ｎき込み動作においては、制御１８号丁下が一時
的にロウレベルにされ、第２ワード線Ｗ１２を回路の接
Ｌｔ！！電位にリセットされた後、割御１８号ｗｅｔｓ
ロウレベルにされる。これによってＭＯＳ　ｆパＥ　′
ｒＱ　ｌ　３がオン状態にされる。例；ｔば。

ノアゲート回ｊｌＮＯＲｉからハイレベルの選択信号が
送出さγＬ、セなら、上記消去動作とは逆に、第２ワー
ド線１２の電位は約５■のようなハイレベルに、ロウレ
ベルの非ｉ！沢信号が送出されたなら、第２ワード線Ｗ
１２の１１ケは上記レベル変換回路ＬＶＣが動作して一
１ｏｖノ、こされ５゜第３図シこは、メモリアレイＭ−
，へＲＹが形成されるウェルＷ　Ｅ　Ｌ　Ｌのり制御電
圧発生回路Ｖｗ　　Ｇの一実施例の回’３１ｆｆｉが示
されている。

この！回路は、４Ａ御信号ｅｒｔ！Ｉを受けて消去動作
の時の１−５Ｖを出力させるＰチャン克ルｒ％４０Ｓ１
”ＥＴＱ２０と、書き込み動作の時に、制御信号７τを
受けて一時的にオン状、聾になり、ウェルを回路の接地
電位に一旦すセフトさせるＰチャンネルＭＯ３ＦＥＴＱ
２１と、フローテインク状態でのロウレベル（接地電位
）を受けて、それを−■２■のような負電圧−Ｖｌ）Ｐ
に低下させる前記類似のレベル変換回路ＬＶＣとにより
構成される。なお、そのレベル変換動作のために必要と
される発振パルスＯ５Ｃは、書き込み制御信号ｗｅ’　
とアドレスデコーダからの出力信号ＹＯの論理積信号ｗ
ｅ−Ｙｏを受けるＰチャンネル型の伝送ゲートＭＯ５Ｆ
ＥＴＱ２２を介して供給される。

なお、分離用ＭＯ３ＦＥ′Ｔ’Ｑ３等のゲートに供給さ
れる制御電圧Ｖｉｇを形成する制御電圧発生回路Ｖｉｇ
−Ｇも、その制御信号が異なることを除いて上記第３図
に示した回路と類似の回路により溝底される。また、デ
ータ線に設けられたレベル変換回路ＬＶＣは、上記第２
図と類似の回路により構成される。ただし、そのレベル
変換動作は、アドレスデコーダの出力イロ号ではなくラ
ンチ回路ＦＦの出力信号のレベルに従って行うものであ
ることは言うまでもないであろう。

次に、第４図に示したタイミング図に従って、この実施
例回路の動作の一例を説明する。

この実施例では、特に制壇されないが、以下の制御信号
は、図示しない発振回路又は外部端子から供給される周
期的なパルス信号を受けるカウンタ回路とその出力信号
を受けるデコード回路により形成される。また、特に制
限されないが、その動作モード信号は、チップ選択は号
と、書き込み７／読み出し制御信号及びベージモート信
号がらなり、その動作モードに従って一連の時系列的な
内部制御信号が形成される。！き込み動作においては、
１ワ一ド線分の書き込み動作を行うベージモードなら、
それＣζ先立つ°ζアドレス指示され°ζワード線に結
合された全てのメモリセルの記憶情報が一旦読み出され
°Ｃ第１図に示した各ランチ回路ＦＦに保持される。そ
して、外部端子から供給された書き込み信号が７き込む
べきメモリセルのデータ線に対応されたうンナ回路に取
り込まれる。

例えば、上述のようにワード線に結合されたメモリセル
に対して全ピントの柱キ替えを行う場合、γアドレスが
切り換えられることによって、外部端子から供給された
複数ビットからなる書き込み信号がそれぞれ対応された
ラッチ回路に取り込まれる。

この後、以下の動作説明から明らかなように、上記ワー
ド線に結合されたＭＮＯＳ　）ランジスタの請去勅１ｐ
が実施され、その１麦に上記ラッチ回路ＦＩｚ７）情＄
１に従っこｌワード線分のメモリセルに対して一斉に１
き込み動作が実施される。また、１ビツト（又は複数ビ
ット）電位での書き込み動作においては、・さのアドレ
ス信号によっζ指示されたデータ線に結合されたものに
対し゛このみ、後述するような消去動作と書き込み動作
が時系列的に行われる。以上の動作により、外部からは
スタティック型ＲＡ　Ｍと同様な害ｉ２込み動作を行う
こと力（でき、乙。

？ｒき込み動作モードにおいては、上記のようなベージ
モードなら上記ランチ回路ＦＦへの読み出し動作が行わ
れ、引き続いて外部端子からの沓き込み（ｔ５　吋が指
示されたラッチ回路に取り込まれる。

また、上記１ビツト（又は複数ビット）単位での書き込
み動作においては、その書き込み信号のレベル判定が行
われる。この後、制御信号ＥＷがロウレベルからハイレ
ベルにされることにより、所定の時間差をもって各内部
信号τ下、Ｔ下１、；ｒＬｓがモ゛れそれハイジベルか
らロウレベルに変化される。

上記回部信号τ下のロワレベル（ｓｒのハイレベル）に
よっご、ＭＯ５ＦＥ′１１Ｌ、！ｂがオン状態にされる
ので、メモリアレイＭ　−Ａ　）（’ｌの共通ソース線
Ｃ８は＋５Ｖのようなハイレベルにされる。

上記内部信号ｓｒとｅｒｔの時間差によってリセット色
’＋ｃｒが一時的に＋５Ｖから一４ｖのようなロウレベ
ルにされる。こ才りによって、Ｑ４記レベル変換回路Ｌ
〜Ｃの入力端子（ワード線Ｗ１２等）か接地電位にリセ
ットされた後、フローティング状態でロウレベル（ＯＶ
）にされる、また、上記内部信号Ｔ下とａｒｔｓの時間
差ζこよってリセット信号τ了が一時的に十５■から一
４■のよなロウレベルにされる。これにより、ウェルＷ
ＥＬＬや分離用ＭＯ３ＦＥＴ等比較的大きな寄生容量を
持つ負荷に対する上記同様なリセット動作が実施される
。

上記内部信号７下ゴのロウレベルによって、Ｘデコーダ
Ｘ−ＤＣＲがそのレベル変化動作を開始する。例えば、
選択された第２ワード線、言い換えるならば消去を実施
すべきＭＮＯＳ）ランジスタのゲート電位は前記説明し
たように約−１０Ｖのような負の高電圧に低下される。

なお、非選択状態のワード線、言い換えれば消去動作が
禁止ささるＭＮＯＳトランジスタのゲート電圧は、図示
しないが前記動作説明から明らかなように＋５■のよう
なハイレベルにされる。

この後、内部信号ａｒｔｓのロウレベルによって消去す
べきメモリセルが形成されたウェル領域ＷＥＬＬの駆動
電圧を形成する制御電圧発生回路Ｖｖ−Ｇは、その電圧
Ｖｗを＋５Ｖのようなハイレベルにする。なお、図示し
ないが、ページモードの場合には、上記ワード線に結合
されるメモリセルが存在する全てのウェル領域は、上記
のような＋５ｖにされる。

これにより、選択されたワード線とデータ線とに結合さ
れるＭＮＯＳ　）ランジスタのゲートと基板ゲート間に
は負の高電圧が供給される結果、そのフローティグゲー
トに取り込まれた情報電荷は、上記高電界によるトンオ
ル効果によって基板ゲートに戻される。なお、非選択の
ワード線に結合されたＭＮＯ３Ｉ−ランジスタのゲート
と基板ゲートとは同電位にされるから、その消去は行わ
れなく、ワード線が選択でデータ線が非選択のＭＮＯＳ
トランジスタには、基板ゲートに負の電圧が供給される
ことによって、上記のような高電圧が供給されない。

また、その消去終了においては各内部信号丁子「丁、ｅ
ｒｔ及びτ了のように上記消去開始とは逆の順序でそれ
ぞれが時間差をもりてロウレベルからハイレベルにされ
る。これに応じて、ウェル領域Ｗ　Ｅ　Ｌ　！、、第２
ワード線及びデータ線の順序でもとの状態に復旧する。

また、上記内部信号によつ合すセット愼号ｃｒ、ｃｕ及
び・シ゛〃かル、戎３れる。にＩ上の動作タイミングに
おいては、消去開始においてはＰ型のウェル領域ＷＥＬ
Ｌを最後に電源電圧ＶＣＣのようなハイレベルに持ち上
げるものであり、その終了にあたっては最初に低下させ
るものであるので、ウェル領域ＷＥＬＬ内に形成された
アドレス選択用ＭＯ３ＦＥＴや分離用ＭＯ５ＦＥＴのＮ
型のドレイン、ソースとウェル領域ＷＥＬＬとのＰＮ接
合を逆バイアス状態に維持させることができる。

上記消去動作の後に引き続いて書き込み動作が行われる
。

内部信号ｗｅ’　、ｗｅｔｓが順に時間差をもってハイ
レベルからロウレベルにされる。

上記内部信号；τ゛のロウレベルにより、制御電圧発生
回路Ｖｗ−Ｇは、その電圧Ｖｗを一１２■のような負の
高電圧−ｖｐｐにさせる。これによって、まずメモリア
レイＭ−ＡＲＹが形成されるウェル領域ＷＥＬＬが負の
高電圧−ｖｐｐに低下される。これと同期して、制御電
圧発生回路Ｖｉｇ−Ｇも、その電圧Ｖｉｇを約−１０Ｖ
のような負の高電圧にさせる。これによって、メモリセ
ルの各分離用ＭＯＳ　Ｆ　ＥＴがオフ状態にされる。ま
た、上記内部信号；１゛のロウレベルによって、Ｘデコ
ーダＸ−０ＣＲのゲート回路Ｇが開いて、選択されたメ
モリセルの第１ワード線はハイレベル（＋５Ｖ）にされ
、非選択のワード線は回路の接地電位（０■）にされる
（図示せず）。

次に、内部信号ｗｅｔｓのロウレベルに同期して、ｘデ
ーｚ−ダＸ−ＤＣＲは、選択されたｊ８２’７−ド線を
ハイレベル（＋　５　Ｖ）に、非選択のものをロウレベ
ルにする。このハイレベルとロウレベルを受けて、レベ
ル変換回路ＬＶＣは、上記ハイレベルの選択信号ならそ
の第２ワード線を＋５■のようなハイレベルに、ロウレ
ベルの非選択信号なら、図示しないがその第２ワード線
を一１０■のような負の高電圧にする。また、各データ
線に結合されたレベル変換回路ＬＶＣが動作状態にされ
、それに対応したラッチ回路ＦＦの記憶情報に従って、
例えば論理“Ｏ”を書き込みのものは約−１ｏｖのよう
な負の高電圧にされ、論理″ｌ”を書き込むもの（ｉｌ
き込み禁止）のものは約＋５■のようなハイレベルにさ
れる。したがって、論理“０”が書き込まれるＭＮＯＳ
トランジスタのゲート電圧が約＋５ｖ、その基板ゲート
（ウェル領域ＷＥ　Ｌ　Ｌ）の電圧が約−１２Ｖ、及び
ドレイン（データ線）電圧が約−１０Ｖとなるから、そ
の基体ゲートにおけるチャンネルとゲート電極間に約１
５Ｖのような高電界が作用して、トンネル効果による電
子の注入が行われる。これに対して、論理“ｌ”が書き
込まれるＭＮＯＳトランジスタは、そのドレイン電圧が
約＋５ｖにされ、ゲートとチャンネル間に高電圧が印加
されないため上記電子の注入が行われない、なお、上記
のようなページモードを除き、１ビツト（又は複数ビッ
ト）の単位でアクセスが行われるとき、上記書き込み信
号の判定回路により形成された適当な制御信号により、
同図に破線により区別された右側の書き込みサイクルが
省略され、直ちに制御信号ＥＷがロウレベルにされ、次
の書き込みサイクルに移行する（図示せず）。

上記論理″０″書き込み及びベージモードによる書き込
み動作の終了においては、各内部信号；ｅＬｓ、ｗτ″
のように上記書き込み開始時とは逆の順序でそれぞれが
時間差をもってロウレベルからハイレベルにされる。こ
れに応じて、各電圧はデータ線及び第２ワード線、ウェ
ル領域の順序でもとの状態に復旧する。また、上記内部
信号により各リセット信号口τ１′及びτマが形成され
る０以上の暑き込み動作において、その開始時にはＰ型
つェル領域ＷＥＬＬを最初に負の高電圧に低下させるも
のであり、その終了時には最後とに復旧させるものであ
るので、ウェル領域ＷＥＬＬ内に形成されたアドレス選
択用ＭＯ３ＦＥＴや分ＡＩ用ＭＯＳ　Ｆ　ＥＴのＮ型の
ドレイン、ソースとそのウェル領域とのＰＮ接合を逆バ
イアス状態に維持させるとこができる。

なお、この実施例では、上述のような動作タイミング信
号を用いることにより、周辺回路をＣＭＯ８回路化回路
部となり、その低消費電力化を図ることができる。

〔劾　果〕

（１１電気的な書き込みが行われる不揮発性記憶素子に
対して、その消去状態と同じ記憶情報の書き込み動作を
省略することによって、書き込み動作に費やされる数蘭
もの書き込み時間を省略できる。

これにより、実質的な書き込み時間の短縮化を図ること
ができるという効果が得られる。

（２）書き込み動作モードに先立って自動的に消去動作
が行われる機能を持たせることにより、スタティック型
ＲＡＭと同様な動作を行わせる場合、ランダムな情報の
書き替えにおい°Ｃ１上記（１１により、消去動作のみ
で実質的な書き込み動作が終了するため、書き替え時間
の短縮化を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、書き込み動作
は、常に全ビットに対して行われるものであってもよい
、この場合、Ｅ　Ｅ　Ｐ　ＲＯＭにあっては、消去動作
を各ワード線毎に同時に行われるので、１つのウェル領
域内に全てのメモリセルを形成するものとしてもよい。

消去動作と書き込み動作は、外部端子から供給される制
御信号に従って、独立した動作モードによりそれぞれ行
うようにするものであってもよい。

また、メモリセルの分離用ＭＯ５ＦＥＴ’を省略して、
ＭＮＯＳ）ランジスタのソースを基準電位線に接続させ
るものであってもよい。この場合、基準電位線は、書き
込み動作の時にフローティング状態にされ、読み出し及
び消去動作の時に回路の接地電位が与えられる。ベージ
モード機能は省略されてもよい。この場合、各データ線
に設けられたラッチ回路を省略し、各データ線にレベル
変換回路を設けておいて、そのアドレス選択信号によっ
て選択とされたものだけが署き込み信号に応じて選択的
に負の高電圧にするようにすればよい。

さらに、周辺回路を例えばＮチャンネルＭＯ３ＦＥＴに
より構成することにより、前述したような公知のＥＥＰ
ＲＯＭと同様に正の高電圧の切り換えにより、書き込み
動作と消去動作を行うようにするものであってもよい。

また、Ｅ　Ｐ　ＲＯＰｖｌのように紫外線の照射等によ
って全ピントの消去を同時に行うものであってもよい、
この場合においても、消去動作状態と同し記憶情報の書
き込み動作を省略することによって、書き込み時間の短
縮化を実現できる。

〔利用分野〕

この発明は、電気的に書き込み動作が行われるＥＥＰＲ
ＯＭ、、ＥＰＲＯＭを代表とするプログラマブルＲＯＭ
等の半導体記憶装置に広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたＥ　Ｅ　））　ＲＯＭ
装置の要部一実施例の回路図、 第２図は、そのＸデコーダ及びレベル変換回路の一実施
例を示す回路図、 第３図は、ウェル領域に供給される制御電圧発生回路の
一実施例を示す回路図、 第４図は、上記第１図に示したＥＥＰＲＯＭ装置の動作
の一例を示すタイミング図である。 Ｍ−ＡＲＹ・・メモリアレイ、Ｘ−ＤＣＲ・・Ｘデコー
ダ、ＬＶＣ・・レベル変換回路、ＦＦ・・ランチ回路、
Ｖｉｇ　　Ｇ、Ｖｗ−Ｇ・・制御電圧発生回路、ＩＯＢ
・・入出力回路、ＷＥＬＬ・・ウェル領域 第　１　図 第２図　　　第３図

Claims (1)

1. 【特許請求の範囲】 １、電気的に書き込み動作が行われるプログラマブルＲ
   ＯＭにおいて、消去状態のメモリセルに対して消去状態
   と同じ記憶情報の書き込み信号の入力を判定して、その
   書き込み動作を省略する機能を設けたことを特徴とする
   半導体記憶装置。 ２、上記プログラマブルＲＯＭは、ＭＮＯＳトランジス
   タを記憶素子とし、電気的に消去動作が行われるもので
   あり、書き込み動作に先立って自動的に書き込むべきメ
   モリセルに対して消去動作が行われるものであることを
   特徴とする特許請求の範囲第１項記載の半導体記憶装置
   。