JP5316380B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関し、プログラム時に印加するプログラム電圧に関する。

不揮発性半導体メモリでは、特許文献１に例示されるように、プログラム開始時に、プログラム電圧ＰＶＰＰは電圧Ｖ０に設定される。電圧Ｖ０はノードＶＤＩＶの電圧である。電圧Ｖ０は、プログラム電圧生成回路３４の容量ＣＡ、ＣＢの容量分割により得られる電圧であり、差動増幅回路３４ｂにより参照電圧ＶＲＥＦに応じた電圧値に設定される。電圧Ｖ０は、プログラムするメモリセルＭＣの制御ゲートに印加される。

特開２００３−１７３６８８号公報 特開平１０−３０２４９２号公報

上記特許文献１では、プログラム電圧生成回路３４において電圧Ｖ０が設定されプログラム電圧ＰＶＰＰとしてメモリセルに印加される。プログラム時、電圧Ｖ０により供給されるプログラム電流が流れる。このときプログラム電圧生成回路３４からメモリセルまでの経路上のインピーダンスによりメモリセルにおいて電圧降下が生ずる。プログラム電圧生成回路３４では、この電圧降下を見込んで電圧Ｖ０を設定する。

しかしながら、同時にプログラムされるメモリセル数がプログラム条件に応じて異なり電圧Ｖ０により供給すべきプログラム電流が異なること、また、動作電圧、使用温度、製造ばらつきなどにより経路上のインピーダンスが変化し電圧降下にばらつきが生ずることなどにより、精度のよいプログラム電圧を供給することができない場合がある。

例えば、メモリセルのソース端子にプログラム電圧を供給する場合、ソース端子への電圧供給は切り換えスイッチを介して行う必要がある。読出し時において接地電位が供給されるソース端子に対してプログラム時にプログラム電圧を供給する必要があるからである。有限のインピーダンスを有する切り換えスイッチを介してプログラム電流が流れ電圧降下が生ずる。切り換えスイッチは、動作電圧、使用温度、製造ばらつき等により、またその他の動作条件により、インピーダンスが異なる場合がある。プログラム時の電圧降下にばらつきを生ずるおそれがある。

本発明は、上記の課題に鑑み提案されたものであり、プログラム時、プログラム条件や動作電圧、使用温度、製造プロセスなどばらつきに関わらず、精度のよいプログラム電圧を供給することが可能な不揮発性半導体記憶装置を提供することを目的とする。

上記課題を解決する不揮発性半導体記憶装置は、電気的にデータを書き換えることが可能な不揮発性半導体記憶装置であって、メモリセルのソース端子が接続されるソース線を選択して書換え電圧を供給する第１スイッチと、ソース線に供給される書換え電圧を検出する電圧検出線と、第１スイッチにより選択されるソース線を電圧検出線に接続する第２スイッチと、を備えている。

書き換えの際、第１スイッチにより、書き換え対象のメモリセルのソース端子が接続されるソース線に書換え電圧が供給される。第２スイッチにより、書換え電圧が供給されるソース線と電圧検出線とが接続される。

これにより、書き換え時に第１スイッチを介して流れる書換え電流による電圧降下の影響を考慮することなく、ソース線に供給されている書換え電圧を検出することができる。検出される電圧は、メモリセルのソース端子に印加される電圧であり、書き換え時にメモリセルに印加される書換え電圧を精度良く検出することができる。

実施形態の不揮発性メモリの回路ブロック図である。 セクタ内の詳細回路図である。 調整回路の具体例である。 プログラム時のタイミングチャートである。 セクタ間での電圧検出線の接続例（１）である。 セクタ間での電圧検出線の接続例（２）である。 ソーススイッチおよび検出スイッチの配置例（１）である。 ソーススイッチおよび検出スイッチの配置例（２）である。

図１は実施形態の不揮発性メモリ１の回路ブロック図である。プログラム動作に関連する回路を主に例示したものである。外部から入力されるアドレスＡＤＤはアドレスラッチ回路１２によりラッチされ、アドレスラッチ回路１２からは内部アドレスＡＤｉｎが出力される。内部アドレスＡＤｉｎは、後述するコントロールゲート用デコーダ・ドライバ回路ＸＤ＿ＣＧ、選択ゲート用デコーダ・ドライバ回路ＸＤ＿ＳＧ、デコーダＸＤＥＣに出力される。また、ＹセレクタＹＳＥＬ、セクタセレクタＳＳＥL、および後述するソーススイッチＳＷ１および検出スイッチＳＷ２の導通制御に使用される。制御回路１３は各種の制御信号ＣＴＬに応じて、高電圧発生回路（ＣＧ用）１４、高電圧発生回路（ソース用）１５、および書き込み回路１６を制御する。制御回路１３がプログラム指令を受信すると、高電圧発生回路（ＣＧ用）１４、高電圧発生回路（ソース用）１５は、それぞれ、コントロールゲート用のバイアス電圧ＶＣＧ、プログラム元電圧ＶＰＲＯＧ０の生成を開始する。電圧値が既定値に達すると、高電圧発生回路（ＣＧ用）１４、高電圧発生回路（ソース用）１５は、その旨を制御回路１３に報知する。これにより、制御回路１３は、書き込み回路１６に対してプログラム信号ＰＣＴＬを出力し、メモリセルＭＣへのプログラムが開始される。

不揮発性メモリ１は、複数のセクタＳＥＣ１乃至ＳＥＣｎを備えている。以下の説明では、セクタＳＥＣ１について説明するが、その他のセクタについても同様である。

セクタＳＥＣ１は、メモリセルアレイＡＬＹ、コントロールゲート用デコーダ・ドライバ回路ＸＤ＿ＣＧ、選択ゲート用デコーダ・ドライバ回路ＸＤ＿ＳＧ、デコーダＸＤＥＣ、セクタセレクタＳＳＥＬ、ソーススイッチＳＷ１、および検出スイッチＳＷ２を備えている。

メモリセルアレイＡＬＹは、図２に例示されるように、隣り合うメモリセルＭＣでソース線ＳＬを共有したメモリセルＭＣが一列に配置されてメモリセルアレイユニットＭＣＵを備えている。更に、メモリセルアレイユニットＭＣＵがソース線ＳＬに直交する方向に多数配置されている。メモリセルＭＣは、不揮発性トランジスタＮＶＴと選択トランジスタＳＴとが直列に接続されている。不揮発性トランジスタＮＶＴの他端はメモリセルＭＣのソース端子でありソース線ＳＬが接続されている。選択トランジスタＳＴの他端はメモリセルＭＣのドレイン端子でありローカルビット線ＬＢＬが接続されている。

コントロールゲート用デコーダ・ドライバ回路ＸＤ＿ＣＧおよび選択ゲート用デコーダ・ドライバ回路ＸＤ＿ＳＧは、アクセス対象となるメモリセルＭＣを選択するために、それぞれ、不揮発性トランジスタＮＶＴおよび選択トランジスタＳＴをデコードすると共に、当該ゲートを駆動するドライバである。また、デコーダＸＤＥＣは、コントロールゲート用デコーダ・ドライバ回路ＸＤ＿ＣＧおよび選択ゲート用デコーダ・ドライバ回路ＸＤ＿ＳＧに対するプリデコーダとして機能する他、ソーススイッチＳＷ１および検出スイッチＳＷ２を選択する機能を有している。

セクタセレクタＳＳＥＬは、セクタを選択する回路である。グローバルビット線ＧＢＬをセクタＳＥＣ１内に配線されているローカルビット線ＬＢＬに接続する。

グローバルビット線ＧＢＬは、ＹセレクタＹＳＥＬによりコラムアドレスに応じて選択される。選択されたグローバルビット線ＧＢＬは、書き込み回路１６に接続される。書き込み回路１６では、プログラム時、プログラム信号ＰＣＴＬにより選択されたグローバルビット線ＧＢＬを接地電位に接続する。

ソーススイッチＳＷ１は、プログラム動作の際、選択的に導通してプログラム対象のメモリセルＭＣが接続されているソース線ＳＬをプログラム元電圧線ＶＰＲＯＧ０に接続する。上述した不揮発性トランジスタＮＶＴと選択トランジスタＳＴとの２段積みメモリセルＭＣの場合、プログラム電圧をメモリセルＭＣのソース端子に供給するプログラム方法を採る場合がある。本プログラム方法において、ソーススイッチＳＷ１を介してソース線ＳＬとプログラム元電圧線ＶＰＲＯＧ０とを接続することでメモリセルＭＣにプログラム元電圧ＶＰＲＯＧ０を供給することができる。

ソーススイッチＳＷ１は複数のソース線ＳＬごとに備えられる。例えば、セクタＳＥＣ１に２５６本のワード線が配線されている場合、４つのソーススイッチＳＷ１を備えれば、隣り合うメモリセルＭＣでソース線ＳＬが共有されるので（図２、参照）、ソーススイッチＳＷ１ごとに３２本のソース線ＳＬをプログラム元電圧線ＶＰＲＯＧ０に接続する。３２本単位でソース線ＳＬにプログラム元電圧ＶＰＲＯＧ０を供給する。

これにより、プログラム時、プログラム元電圧線ＶＰＲＯＧ０から、ソーススイッチＳＷ１、ソース線ＳＬ、メモリセルＭＣ、ローカルビット線ＬＢＬ、およびグローバルビット線ＧＢＬを経てプログラム電流が流れる。プログラム電流によりメモリセルＭＣがプログラムされる。

検出スイッチＳＷ２はソーススイッチＳＷ１と１対１に備えられ、ソース線ＳＬを電圧検出線ＶＰＭＯＮに接続する。調整回路１１は、電圧検出線ＶＰＭＯＮを介して、プログラム時にソース線ＳＬに印加されている検出電圧ＶＰＭＯＮを検出する。検出された検出電圧ＶＰＭＯＮが既定のプログラム電圧になるように高電圧発生回路（ソース用）１５から出力されるプログラム元電圧ＶＰＲＯＧ０を調整する。

図２は、セクタＳＥＣ１内の詳細回路図である。メモリセルアレイＡＬＹと、ソーススイッチＳＷ１および検出スイッチＳＷ２との接続を例示するものである。

メモリセルアレイユニットＭＣＵでは、不揮発性トランジスタＮＶＴと選択トランジスタＳＴとが直列に接続されたメモリセルＭＣが備えられている。また、隣接するメモリセルＭＣによりソース線ＳＬが共有されている。これにより、メモリセルアレイユニットＭＣＵごとに、１本のソース線ＳＬ、２本のワード線ＷＬ、および２本の選択ゲート線ＳＧが引き出される。

引き出されたソース線ＳＬは、規定本数（上述の例では３２本）ごとに共通に接続されており、更に、ソーススイッチＳＷ１および検出スイッチＳＷ２が接続されている。ソーススイッチＳＷ１の他端はプログラム元電圧線ＶＰＲＯＧ０に接続され、検出スイッチＳＷ２の他端は電圧検出線ＶＰＭＯＮに接続されている。また、ソーススイッチＳＷ１および検出スイッチＳＷ２のゲート端子は共通に接続され、デコーダＸＥＤＣによりデコードされた信号が入力される。また、ワード線ＷＬはコントロールゲート用デコーダ・ドライバ回路ＸＤ＿ＣＧにより制御され、選択ゲート線ＳＧは選択ゲート用デコーダ・ドライバ回路ＸＤ＿ＳＧにより制御されている。

図３は、調整回路１１の具体例を示す。電圧検出線ＶＰＭＯＮは容量素子Ｃ１の一端に接続されている。容量素子Ｃ１は容量素子Ｃ２と直列接続され、容量素子Ｃ２の他端は接地されている。直列接続される容量素子Ｃ１、Ｃ２は分圧回路の一例である。接続点ＤＩＶから分圧電圧ＶＤＩＶが出力される。分圧電圧ＤＩＶは基準電圧ＶＲＥＦと共に比較回路ＣＰに入力される。比較回路ＣＰから調整信号ＡＤＪが出力される。調整信号ＡＤＪは高電圧発生回路（ソース用）１５に入力される。また、接続点ＤＩＶは、トランジスタＴＲ１、ＴＲ２の一端が接続されている。トランジスタＴＲ１の他端は接地電位に接続され、トランジスタＴＲ２の他端はプログラム元電圧線ＶＰＲＯＧ０に接続されている。トランジスタＴＲ１のゲート端子にはイネーブル信号ＥＮＢが入力され、トランジスタＴＲ２のゲート端子にはマスク信号ＭＳが入力されている。

以上説明した回路の動作を図４を参照しつつ説明する。制御回路１３に入力される制御信号ＣＴＬによりプログラム指令が発せられると、制御回路１３より、高電圧発生回路（ＣＧ用）１４、高電圧発生回路（ソース用）１５に対して起動が指令される。高電圧発生回路（ＣＧ用）１４、高電圧発生回路（ソース用）１５が動作を開始し、コントロールゲート用のバイアス電圧ＶＣＧ、プログラム元電圧ＶＰＲＯＧ０の電圧レベルが上昇する。これらの電圧が既定の電圧レベルに上昇した時点で、制御回路１３に対してその旨が報知される。報知を受けた制御回路１３は、イネーブル信号ＥＮＢ（図１において不図示）をローレベルに遷移する。イネーブル信号ＥＮＢのローレベル遷移に伴い、接続点ＤＩＶの接地電位への初期化動作が終了する。

また、イネーブル信号ＥＮＢのローレベル遷移に前後してアドレスＡＤＤの設定が行われる。アドレスＡＤＤの設定に伴うアドレス遷移に応じて、導通するソーススイッチＳＷ１および検出スイッチＳＷ２の切り替わりが行われる。新たなスイッチＳＷ１、ＳＷ２の導通状態が確定するまでの間、マスク信号ＭＳはハイレベルに維持される。これにより、トランジスタＴＲ２が導通し、接続点ＤＩＶは、電圧検出線ＶＰＭＯＮとは切り離されてプログラム元電圧線ＶＰＲＯＧ０に接続される。接続点ＤＩＶには、高電圧発生回路（ソース用）１５から出力されるプログラム元電圧ＶＰＲＯＧ０が供給される。ソーススイッチＳＷ１および検出スイッチＳＷ２の切り替わり時における電圧検出線ＶＰＭＯＮの過渡的に不安定な電圧レベルがマスクされる。調整回路１１から出力される調整信号ＡＤＪに過渡的な電圧不安定状態が反映されることはなく、高電圧発生回路（ソース用）１５の電圧発生動作を安定させることができる。

アドレス遷移に伴うソーススイッチＳＷ１および検出スイッチＳＷ２の切り替わりが完了しプログラム元電圧ＶＰＲＯＧ０が供給されるソース線ＳＬの電圧レベルが安定した後、マスク信号はローレベルに遷移し、トランジスタＴＲ２は非導通とされる。接続点ＤＩＶには、電圧検出線ＶＰＭＯＮにより検出される電圧が分圧された分圧電圧ＶＤＩＶが出力される。分圧電圧ＶＤＩＶは比較回路ＣＰにおいて基準電圧ＶＲＥＦがと比較される。比較結果は、調整信号ＡＤＪとして出力される。調整信号ＡＤＪは高電圧発生回路（ソース用）１５に入力される。高電圧発生回路（ソース用）１５では、調整信号ＡＤＪに応じてプログラム元電圧ＶＰＲＯＧ０が調整されて出力される。

プログラム動作においては、選択されたワード線に接続されているメモリセルＭＣのうち、ＹセレクタＹＳＥＬ、そしてセクタセレクタＳＳＥＬにより選択されたローカルビット線ＬＢＬに接続されたメモリセルＭＣに電流径路が確立され、プログラム動作が行われる。選択されるローカルビット線ＬＢＬの本数に応じた数のメモリセルＭＣが選択され同時にプログラムされる。選択されたメモリセルＭＣの数に応じてプログラム電流が増減する。

また、ソーススイッチＳＷ１のゲート端子に印加されるゲート電圧等の動作電圧、プログラム動作を行う際の周辺温度、製造ばらつきなどによって、ソーススイッチＳＷ１の導通特性にばらつきを生じオン抵抗がばらつくことは公知である。

プログラム電流の増減や素子特性のばらつきなどを要因として、高電圧発生回路（ソース用）１５からソーススイッチＳＷ１を介して流れるプログラム電流は、ばらつきを持って増減する。

こうしたばらつきがあっても、調整回路１１により、ソース線ＳＬに供給される電圧は所定のプログラム電圧に維持することができる。調整回路１１は、電圧検出線ＶＰＭＯＮを分圧した分圧電圧ＶＤＩＶが基準電圧ＶＲＥＦに一致する様に調整するので、電圧検出線ＶＰＭＯＮにより検出される検出電圧ＶＰＭＯＮを所定のプログラム電圧に維持することができるからである。即ち、プログラム電流が小さい場合は、プログラム元電圧ＶＰＲＯＧ０は所定のプログラム電圧に略等しい電圧に維持される。プログラム電流が大きな場合は、プログラム元電圧ＶＰＲＯＧ０は所定のプログラム電圧に比して大きな電圧に調整される。

尚、プログラム指令受領後の最初のプログラム動作については、イネーブル信号ＥＮＢのローレベル遷移は、コントロールゲート用のバイアス電圧ＶＣＧ、プログラム元電圧ＶＰＲＯＧ０の既定電圧レベルへの上昇に加えて、更に次の動作の完了を待って行ってもよい。すなわち、アドレス設定に応じてデコーダＸＥＤＣによるデコードを経て、導通されるソーススイッチＳＷ１および検出スイッチＳＷ２の選択の完了の後である。また、この場合、マスク信号ＭＳはローレベルを維持しておくことができる。イネーブル信号ＥＮＢがローレベルに遷移した時点では、ソース線ＳＬが選択され、プログラム元電圧ＶＰＲＯＧ０が供給されている。更に、検出スイッチＳＷ２を介してソース線ＳＬが電圧検出線ＶＰＭＯＮに接続されている。接続点ＤＩＶの分圧電圧ＶＤＩＶは確定しており、アドレス遷移に伴うソーススイッチＳＷ１の切り換えはないからである。

図５、６は、メモリセルアレイが複数のセクタＳＥＣを備える場合の検出スイッチＳＷ２と電圧検出線ＶＰＭＯＮとの接続関係を例示する図である。

図５の接続例（１）は、すべてのセクタＳＥＣについて、共通の電圧検出線ＶＰＭＯＮを使用する場合である。各セクタＳＥＣに備えられているメモリセルアレイユニットＭＣＵごとに、検出スイッチＳＷ２がソース線ＳＬと電圧検出線ＶＰＭＯＮとを接続する。

これにより、電圧検出線ＶＰＭＯＮをセクタＳＥＣ間で共有することができ、電圧検出線ＶＰＭＯＮとして必要な配線領域を必要最小限にとどめることができる。

図６の接続例（２）は、セクタＳＥＣ内のメモリセルアレイユニットＭＣＵに応じて異なる電圧検出線を使用する場合である。図６では、セクタＳＥＣ内に４つのメモリセルアレイユニットＭＣＵが備えられている。第１乃至第４のメモリセルアレイユニットＭＣＵは、各々、専用の電圧検出線ＶＰＭＯＮ１乃至４を備えている。第１のメモリセルアレイユニットＭＣＵは、検出スイッチＳＷ２を介してソース線ＳＬと電圧検出線ＶＰＭＯＮ１とが接続される。第２のメモリセルアレイユニットＭＣＵは、検出スイッチＳＷ２を介してソース線ＳＬと電圧検出線ＶＰＭＯＮ２とが接続される。第３のメモリセルアレイユニットＭＣＵは、検出スイッチＳＷ２を介してソース線ＳＬと電圧検出線ＶＰＭＯＮ３とが接続される。第４のメモリセルアレイユニットＭＣＵは、検出スイッチＳＷ２を介してソース線ＳＬと電圧検出線ＶＰＭＯＮ４とが接続される。電圧検出線ＶＰＭＯＮ１乃至４は、スイッチＳＷ３に接続される。スイッチＳＷ３では、プログラム対象のメモリセルアレイユニットＭＣＵに応じて電圧検出線ＶＰＭＯＮ１乃至４のうちの何れか１本を電圧検出線ＶＰＭＯＮに接続する。

これにより、電圧検出線ＶＰＭＯＮ１乃至４の各々において、１本の電圧検出線に接続される検出スイッチＳＷ２の数が減少し、電圧検出線の負荷が軽減される。

図７、８は、検出スイッチＳＷ２の配置についてメモリセルアレイＡＬＹとの配置位置の関係を例示する図である。

図７は、検出スイッチＳＷ２が、メモリセルアレイＡＬＹに対してソーススイッチＳＷ１と同じ側に配置される場合である。この場合は、ソーススイッチＳＷ１と検出スイッチＳＷ２とを近接して配置することが可能である。ここで、ソーススイッチＳＷ１と検出スイッチＳＷ２とは同じ導電型のＭＯＳトランジスタとすることができる。ソーススイッチＳＷ１と検出スイッチＳＷ２とを同じウェル領域ＷＥＬに配置することができる。面積効率の良い配置を実現することができる。

図８は、検出スイッチＳＷ２が、メモリセルアレイＡＬＹに対してソーススイッチＳＷ１の反対側に配置される場合である。この場合は、ソーススイッチＳＷ１と検出スイッチＳＷ２とは、ソース線ＳＬの両端に接続されることになる。ソース線ＳＬには、ソーススイッチＳＷ１からプログラム元電圧ＶＰＲＯＧ０が供給され、ソース線ＳＬに接続されているメモリセルＭＣに向かってプログラム電流が流れる。このプログラム電流は、ソーススイッチＳＷ１を流れることにより電圧降下を生ずると共に、ソース線ＳＬを流れることによりソース線ＳＬの配線抵抗ＲＬにより電圧降下を生ずる。メモリセルＭＣのソース端子には、これら２つの電圧降下を経た電圧が供給される。

これにより、メモリセルＭＣのソース端子と検出スイッチＳＷ２を経た電圧検出線ＶＰＭＯＮとの間には、電流は流れず、電圧検出線ＶＰＭＯＮは、２つの電圧降下を経た電圧を検出することができる。メモリセルＭＣのソース端子に供給される電圧が精度よく検出される。

ここで、ソーススイッチＳＷ１は第１スイッチの一例であり、検出スイッチＳＷ２は第２スイッチの一例である。また、調整回路１１はフィードバック部の一例である。また、トランジスタＴＲ２は安定化部の一例である。

以上、詳細に説明したように、本実施形態によれば、プログラムの際、ソーススイッチＳＷ１により、プログラム対象のメモリセルＭＣのソース端子が接続されるソース線ＳＬにプログラム元電圧ＶＰＲＯＧ０が供給される。検出スイッチＳＷ２は、ソース線ＳＬと電圧検出線ＶＰＭＯＮとを接続する。これにより、プログラム時に流れるプログラム電流によりソーススイッチＳＷ１の端子間に生ずる電圧降下の影響を考慮することなく、ソース線ＳＬに供給されているプログラム電圧を検出することができる。検出される電圧は、メモリセルＭＣのソース端子に印加される電圧であり、プログラム時にメモリセルＭＣに印加されるプログラム電圧を精度良く検出することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、本実施形態では、メモリセルＭＣとして不揮発性トランジスタＮＶＴと選択トランジスタＳＴとが直列に接続されているタイプのものを例示して説明したが、不揮発性トランジスタ単独でメモリセルとするタイプのものについても同様に適用することができる。

また、本願では、メモリセルＭＣのソース端子にプログラム電圧を供給する場合について説明したが、本願はこれに限定されるものではない。不揮発性トランジスタ単独でメモリセルとするタイプのものについては、ドレイン側からプログラム電圧を供給することも可能である。この場合にも、ＹセレクタＹＳＥL、セクタセレクタＳＳＥＬなどを介した先に検出スイッチを備えてやれば、同様の作用効果を奏することができる。

以下、本発明の諸態様を付記としてまとめる。
（付記１）電気的にデータを書き換えることが可能な不揮発性半導体記憶装置であって、
メモリセルのソース端子が接続されるソース線を選択して書換え電圧を供給する第１スイッチと、
前記ソース線に供給される前記書換え電圧を検出する電圧検出線と、
前記第１スイッチにより選択される前記ソース線を前記電圧検出線に接続する第２スイッチと、を備えることを特徴とする不揮発性半導体記憶装置。
（付記２）前記第２スイッチは、前記第１スイッチごとに備えられることを特徴とする付記１に記載の不揮発性半導体記憶装置。
（付記３）前記電圧検出線は、複数の前記第２スイッチに共通に接続されることを特徴とする付記１または２に記載の不揮発性半導体記憶装置。
（付記４）前記電圧検出線を複数備え、前記第２スイッチは各々の前記電圧検出線に均等に接続されることを特徴とする付記３に記載の不揮発性半導体記憶装置。
（付記５）前記電圧検出線により検出される電圧に応じて前記書換え電圧を調整するフィードバック部を備えることを特徴とする付記１乃至４の少なくとも何れか１に記載の不揮発性半導体記憶装置。
（付記６）前記第１スイッチの切り換え時、前記書換え電圧を前記電圧検出線に印加する安定化部を備えることを特徴とする付記５に記載の不揮発性半導体記憶装置。
（付記７）前記第２スイッチは、前記メモリセルに対して、前記第１スイッチと同じ側に配置されてなることを特徴とする付記１乃至６の少なくとも何れか１に記載の不揮発性半導体記憶装置。
（付記８）前記第２スイッチは、前記メモリセルに対して、前記第１スイッチの反対側に配置されてなることを特徴とする付記１乃至６の少なくとも何れか１に記載の不揮発性半導体記憶装置。

１ 不揮発性メモリ
１２ アドレスラッチ回路
１３ 制御回路
１４ 高電圧発生回路（ＣＧ用）
１５ 高電圧発生回路（ソース用）
１６ 書き込み回路
ＡＬＹ メモリセルアレイ
ＣＰ 比較回路
ＧＢＬ グローバルビット線
ＬＢＬ ローカルビット線
ＭＣ メモリセル
ＭＣＵ メモリセルアレイユニット
ＰＣＴＬ プログラム信号
ＳＥＣ1乃至ＳＥＣｎ セクタ
ＳＬ ソース線
ＳＳＥＬ セクタセレクタ
ＳＷ１ ソーススイッチ
ＳＷ２ 検出スイッチ
ＶＰＭＯＮ 電圧検出線
ＶＰＲＯＧ プログラム元電圧線
ＸＤ＿ＣＧ コントロールゲート用デコーダ・ドライバ回路
ＸＤＥＣ デコーダ
ＸＤ＿ＳＧ 選択ゲート用デコーダ・ドライバ回路
ＹＳＥＬ Ｙセレクタ
ＡＤＪ 調整信号
ＭＳ マスク信号
ＶＣＧ コントロールゲート用のバイアス電圧
ＶＤＩＶ 分圧電圧
ＶＰＲＯＧ０ プログラム元電圧

Claims (5)

1. 電気的にデータを書き換えることが可能な不揮発性半導体記憶装置であって、
   メモリセルのソース端子が接続されるソース線を選択して書換え電圧を供給する第１スイッチと、
   前記ソース線に供給される前記書換え電圧を検出する電圧検出線と、
   前記第１スイッチにより選択される前記ソース線を前記電圧検出線に接続する第２スイッチと、を備えることを特徴とする不揮発性半導体記憶装置。
2. 前記第２スイッチは、前記第１スイッチごとに備えられることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記電圧検出線は、複数の前記第２スイッチに共通に接続されることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記第２スイッチは、前記メモリセルに対して、前記第１スイッチと同じ側に配置されてなることを特徴とする請求項１乃至３の少なくとも何れか１項に記載の不揮発性半導体記憶装置。
5. 前記第２スイッチは、前記メモリセルに対して、前記第１スイッチの反対側に配置されてなることを特徴とする請求項１乃至３の少なくとも何れか１項に記載の不揮発性半導体記憶装置。

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