DE10350337A1

DE10350337A1 - Booster-Schaltung

Info

Publication number: DE10350337A1
Application number: DE10350337A
Authority: DE
Inventors: Manuel Dr. Löw; Ralf GÖTTSCHE
Original assignee: Infineon Technologies AG
Current assignee: Intel Germany Holding GmbH
Priority date: 2003-10-29
Filing date: 2003-10-29
Publication date: 2005-06-16
Also published as: US20050146369A1

Abstract

Booster-Schaltung (2), welcher ein erstes (3) und ein zweites (4) Signal zugeführt wird, wobei die Booster-Schaltung (2) derart ausgestaltet ist, dass sie eine Spannungsdifferenz zwischen dem ersten (3) und dem zweiten (4) Signal verstärkt. Dadurch können zwei zueinander invertierte Ausgangssignale eines mit der Booster-Schaltung (2) verbundenen Schaltungsabschnitts ohne Laufzeitverlust verstärkt werden, wobei ein im Vergleich zu üblichen Schaltungsvarianten geringerer zusätzlicher Flächenbedarf benötigt wird.

Description

Die vorliegende Erfindung betrifft eine Booster-Schaltung, wie sie insbesondere in integrierten Schaltungen in getakteter dynamischer Schaltungstechnik (z.B. DDCVS-Schaltungstechnik) zur Verstärkung von Signalen eingesetzt werden kann.

Die "Domino Differential Cascode Voltage Switch"-Schaltungstechnik (DDCVS-Schaltungstechnik) eignet sich als getaktete dynamische Schaltungstechnik zur Implementierung komplexer Grundfunktionen, wie z. B. einem Partialproduktbildner, Summenbildner, Übertragsbildner sowie einer AND-OR-XOR-Funktion. Dabei werden diese komplexen Grundfunktionen in der Regel jeweils als einstufige Zellen realisiert.

In 1 ist als Beispiel für eine derartige Zelle ein Schaltungsabschnitt 1 mit der Funktion eines einstufigen Partialproduktbildners in der DDCVS-Schaltungstechnik dargestellt. Diesem Schaltungsabschnitt werden neben den Versorgungsspannungen bzw. Versorgungspotenzialen V_SS und V_DD Eingangssignale 11-20 und ein Taktsignal 5 zugeführt. Während einer Vorladephase, bei der das Taktsignal 5 auf dem Versorgungspotenzial VSS liegt, d. h. der Takt liegt nicht an, ist ein Evaluierungs-Transistor 47 abgeschaltet. Da, wie erwähnt, das Taktsignal 5 auf V_SS liegt, sind zwei PMOS-Transistoren 31, 34 durchgeschaltet, wodurch ein erstes Ausgangssignal 3 und ein zweites Ausgangssignal 4 des Schaltungsabschnitts 1 auf V_DD aufgeladen werden. Während einer Evaluierungsphase, bei der das Taktsignal 5 auf dem Versorgungspotenzial V_DD liegt, d. h. der Takt liegt an, wird gemäß des logischen Zustands eines NMOS-Netzwerks 61, welches aus NMOS-Transistoren 35-46 besteht, eines der beiden Ausgangssignale 3, 4 entladen bzw. auf V_SS gezogen, während das jeweils andere Ausgangssignal 4, 3 entweder über einen PMOS-Transistor 32 oder über einen PMOS-Transistor 33 auf VDD gezogen bzw. gehalten wird.

Beim dargestellten Beispiel bildet das NMOS-Netzwerk 61, wie vorab angedeutet, eine Funktion eines einstufigen Partialproduktbildners (ppb) für einen Booth-Multiplizierer. Dabei werden die Eingangssignale 11-20 entsprechend einer in 1 dargestellten Konfiguration der Transistoren 35-46 zu dem Ausgangssignal 3 verknüpft, wobei folgende Funktion realisiert ist, welche unter einer Nebenbedingung, z·z₂= 0, gilt: ppb = ((x1·z) + (x0·z2) )·s n + (x1 n·z + z n· (x0 n + z2 n) )·s

Dabei gelten in 1 folgende Beziehungen für die Bezugszeichen:
x₀ 13, x₀_n 14, x₁ 15, x₁_n 16, z 17, z_n 18, z₂ 19, z₂_n 20, s 11, s_n 12, ppb 3, ppb_n 4,
wobei ein Anhängsel "_n" jeweils für eine Invertierung steht, d.h. x₀_n ist z.B. das invertierte x₀.

Je komplexer die zu realisierende Funktion ist, desto mehr Transistoren sind in der Regel in dem NMOS-Netzwerk 61 in Serie geschaltet. In dem in 1 dargestellten Beispiel sind einschließlich des Evaluierungs-Transistors 47 vier NMOS-Transistoren in Serie geschaltet. Um eine ausreichende Treiberfähigkeit für die Entladung der Ausgangssignale 3, 4 zu erhalten, gibt es nach dem Stand der Technik die Möglichkeit, die Transistorweiten der Transistoren 35-46 im NMOS-Netzwerk entsprechend groß zu dimensionieren. Als Faustformel gilt dabei, dass die Treiberfähigkeit von vier in Serie befindlichen Transistoren mit vierfacher Kanalweite etwa der Treiberfähigkeit eines einzelnen Transistors mit einfacher Kanalweite entspricht. Dabei wird die Treiberfähigkeit eines einzelnen Transistors mit einfacher Kanalweite auch als Grundtreiberstärke bezeichnet.

Damit nun der in 1 dargestellte Schaltungsabschnitt 1 eine Grundtreiberstärke leistet, müssen alle zwölf Transistoren 35-46 des NMOS-Netzwerks 61 und der Evaluierungs-Transistor 47 mit der vierfachen Kanalweite dimensioniert werden.

Wenn die Ausgangslast eines solchen Schaltungsabschnitts 1 groß ist, muss der Schaltungsabschnitt 1 eine hohe Grundtreiberstärke besitzen, um die Last innerhalb einer vorgegebenen Zeit umladen zu können. Dadurch, dass das NMOS-Netzwerk 61 eines beliebigen Schaltungsabschnitts 1 in der Regel viele Transistoren enthält (im Beispiel zwölf) und jeder dieser Transistoren eine mehrfache Kanalweite besitzen muss (im Beispiel Faktor vier), um die erforderliche Treiberfähigkeit zu gewährleisten, ist der Flächenverbrauch eines solchen Schaltungsabschnitts im Layout einer mikroelektronischen Schaltung sehr groß und steigt entsprechend einer geforderten Treiberfähigkeit an.

2 zeigt schematisch den in 1 dargestellten Schaltungsabschnitt 1, wobei die Ausgangssignale mit Bezugszeichen 3' bzw. 4' gekennzeichnet sind, um die Ausgangssignale der in 2 dargestellten Schaltungsvariante später von den Ausgangssignalen 3, 4 einer anderen in 4 dargestellten Schaltungsvariante besser unterscheiden zu können. Die Ausgangssignale 3', 4' der in 2 dargestellten Schaltungsvariante treiben jeweils eine schematisch durch einen Kondensator dargestellte Ausgangslast. Als Basis für einen Vergleich mit anderen Schaltungsvarianten wird davon ausgegangen, dass die Kanalweiten der NMOS-Transistoren des Schaltungsabschnitts 1 in 2 gegenüber dem Normalfall verzehnfacht sind, wodurch sich als Maß für den Flächenverbrauch eine Summe über alle Transistorweiten von 96μm ergibt. Die Laufzeit über den Schaltungsabschnitt 1 beträgt dann τ, was in 2 durch den entsprechenden Pfeil kenntlich gemacht ist.

Um die Treiberfähigkeit des Schaltungsabschnitts 1 zu erhöhen, gibt es neben der vorab angesprochenen Möglichkeit, die Kanalweite von Transistoren zu erhöhen, die Möglichkeit, eine Treiberzelle 101 am Ausgang des Schaltungsabschnitts 1 einzufügen, wie es in 3 dargestellt ist. Dabei ist ein erstes Ausgangssignal 103 der Treiberzelle 101 das durch die Treiberzelle 101 verstärkte erste Ausgangssignal 3 des Schaltungsabschnitts 1 und ein zweites Ausgangssignal 104 das durch die Treiberzelle 101 verstärkte zweite Ausgangssignal 4 des Schaltungsabschnitts 1. Bei dieser Schaltungsvariante kann die Kanalweite der Transistoren 35-47 im Schaltungsabschnitt 1 klein gewählt werden, da die Erhöhung der Treiberfähigkeit durch die Treiberzelle 101 erzielt wird.

Um dieselbe Treiberfähigkeit wie bei der in 2 dargestellten Schaltungsvariante zu erreichen, liegt die Summe über alle Transistorweiten zwar nur bei 39μm, dafür hat sich aber die Laufzeit verdoppelt (2 * τ), was durch die zwei jeweils mit "τ" bezeichneten Pfeile ausgedrückt werden soll. Die Verlängerung der Laufzeit resultiert zum einen aus der Tatsache, dass die Ausgangssignale 3, 4 des Schaltungsabschnitts die Treiberzelle 101 durchlaufen müssen. Zum anderen muss die Treiberzelle 101 von einem Evaluierungssignal bzw. Taktsignal 105 angesteuert werden, welches gegenüber dem Taktsignal 5 des Schaltungsabschnitts 1 verzögert ist, wodurch sich eine Verzögerung oder längere Laufzeit der Ausgangssignale 103, 104 der Treiberzelle 101 ergibt.

Die Zuführung des Taktsignals 105 zu der Treiberzelle 101 stellt auch für sich allein einen Nachteil dar, da z.B. im Vergleich zu der in 2 dargestellten Schaltungsvariante ein zusätzliches Taktsignal 105 benötigt wird.

Aus diesem Grund ist es eine Aufgabe der vorliegenden Erfindung, eine Schaltungsvariante bereitzustellen, welche das Treiben großer Lasten ermöglicht, aber dabei die Laufzeit und/oder den Flächenverbrauch im Vergleich zu bekannten Schaltungsvarianten optimiert.

Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsvariante zum Treiben großer Lasten bereitzustellen, wobei bei im Vergleich zu bekannten Schaltungsvarianten gleich bleibender Laufzeit und Flächenverbrauch die Verlustleistung verringert wird.

Diese Aufgaben werden durch eine Booster-Schaltung gemäß Anspruch 1 gelöst. Die abhängigen Ansprüche definieren bevorzugte und vorteilhafte Ausführungen der Erfindung.

Die Booster-Schaltung besitzt einen ersten Signalanschluss, welcher mit einer ein erstes Signal führenden Signalleitung zu verbinden ist und einen zweiten Signalanschluss, welcher mit einer ein zweites Signal führenden Signalleitung zu verbinden ist. Dabei ist die Booster-Schaltung derart ausgestaltet, dass sie eine Spannungsdifferenz zwischen dem ersten Signal und dem zweiten Signal an der ersten und zweiten Signalleitung dadurch verstärkt, dass sie das erste Signal auf ein von einem Potenzial des ersten Signals abweichendes erstes Potenzial und/oder das zweite Signal auf ein von einem Potenzial des zweiten Signals abweichendes zweites Potenzial zieht.

Indem die Spannungsdifferenz zwischen dem ersten und dem zweiten Signal an der ersten und zweiten Signalleitung verstärkt wird, und nicht z. B. eine Treiberzelle die beiden Signale verstärkt, indem die beiden Signale durch diese Treiberzelle laufen, wo sie verstärkt werden, wie es nach dem Stand der Technik üblich ist (siehe z. B. 3), ergibt sich erfindungsgemäß ein Laufzeitvorteil, da die Laufzeit durch die Treiberzelle eingespart wird, oder anders ausgedrückt, wird durch den Einsatz der Booster-Schaltung keine zusätzliche Laufzeit verursacht.

Die Booster-Schaltung kann diese Spannungsdifferenz zwischen dem ersten Signal und dem zweiten Signal verstärken, indem sie das zweite Signal auf ein erstes Potenzial (z. B. ein Versorgungspotenzial V_SS) zieht, wenn eine Spannungsdifferenz zwischen dem ersten Signal und diesem ersten Potenzial größer ist als eine Spannungsdifferenz zwischen dem zweiten Signal und diesem ersten Potenzial. Entsprechend kann die Booster-Schaltung die Spannungsdifferenz verstärken, indem sie das erste Signal auf das erste Potenzial zieht, wenn eine Spannungsdifferenz zwischen dem zweiten Signal und dem ersten Potenzial größer ist als eine Spannungsdifferenz zwischen dem ersten Signal und dem ersten Potenzial. Dies setzt allerdings voraus, dass das erste Potenzial entweder mindestens so hoch wie sowohl das Potenzial des ersten Signals als auch das Potenzial des zweiten Signals oder mindestens so tief wie sowohl das Potenzial des ersten Signals als auch das Potenzial des zweiten Signals ist. D.h. das erste Potenzial sollte nicht "zwischen" den Potenzialen der beiden Signale liegen, was für den Fall, das es sich, wie bereits oben angemerkt, bei dem ersten Potenzial um ein Versorgungspotenzial handelt, automatisch erfüllt ist.

Erfindungsgemäß wird also dasjenige Signal (entweder das erste oder das zweite Signal) auf das erste Potenzial gezogen, dessen Potenzial dichter an diesem ersten Potenzial liegt. Eine solche Schaltungsanordnung ist insbesondere dann vorteilhaft, wenn zum einen das erste Signal zum zweiten Signal invertiert ist, und zum anderen das erste Potenzial das Potenzial ist, auf das sich das erste oder das zweite Signal auch ohne Booster-Schaltung auf- bzw. entladen würde.

Dabei wird vorzugsweise das erste oder das zweite Signal nur dann auf das erste Potenzial gezogen, wenn ein Takt anliegt, welcher der Booster-Schaltung zugeführt wird.

Da die Booster-Schaltung das erste oder das zweite Signal nur dann auf das erste Potenzial zieht, wenn ein Takt anliegt, verändert die Booster-Schaltung das Potenzial des ersten oder des zweiten Signals nicht, wenn kein Takt anliegt. Dies ist dann vorteilhaft, wenn die beiden Signale Ausgangssignale einer mit der Booster-Schaltung verbundenen getakteten Schaltungsanordnung sind. In dieser Konstellation haben die beiden Signale, wenn kein Takt anliegt, einen undefinierten bzw. nicht relevanten Wert (Potenzial), so dass eine Verstärkung der Spannungsdifferenz zwischen den beiden Signalen während einer Phase, in der der Takt nicht anliegt, unsinnig bzw. nachteilig wäre.

Zusätzlichen kann die Booster-Schaltung derart ausgestaltet sein, dass sie das erste und/oder das zweite Signal dann auf ein zweites Potenzial (z.B. ein Versorgungspotenzial V_DD) ziehen/zieht (vorladen/vorlädt), wenn ein weiteres Taktsignal nicht anliegt. Dabei kann das weitere Taktsignal dem vorab beschriebenen Takt entsprechen. Ähnlich wie beim ersten Potenzial setzt dies allerdings wieder voraus, dass das zweite Potenzial entweder mindestens so hoch wie sowohl das Potenzial des ersten Signals als auch das Potenzial des zweiten Signals oder mindestens so tief wie sowohl das Potenzial des ersten Signals als auch das Potenzial des zweiten Signals ist, was z.B. erfüllt ist, wenn es sich bei dem zweiten Potenzial um das Versorgungspotenzial V_DD handelt.

Das Vorladen auf das zweite Potenzial ist insbesondere dann vorteilhaft, wenn dieses zweite Potenzial einem Potenzial entspricht, auf das das erste oder das zweite Signal auch ohne Vorhandensein der Booster-Schaltung aufgeladen bzw. entladen würde, wenn der Takt anliegt. Außerdem ist das Vorladen auf das zweite Potenzial vorteilhaft, wenn die Booster-Schaltung mit einer Schaltungsanordnung zusammenarbeitet, welche die beiden Signale ebenfalls auf das zweite Potenzial vorlädt.

Die Booster-Schaltung kann aber auch derart ausgestaltet sein, dass sie eine Spannungsdifferenz zwischen dem ersten und dem zweiten Signal ausgleicht, wenn ein weiterer Takt, welcher dem vorab beschriebenen Takt entsprechen kann, nicht anliegt.

Ein Ausgleichen der Spannungsdifferenz zwischen dem ersten und dem zweiten Signal ist insbesondere dann vorteilhaft, wenn die Booster-Schaltung mit einer Schaltungsanordnung zusammenarbeitet, welche die beiden Signale z. B. auf das zweite Potenzial vorlädt. Durch das Ausgleichen der Spannungsdifferenz, was realisiert werden kann, indem die beiden Signale über eine Schaltungseinheit (z.B. einen Transistor) nahezu widerstandslos verbunden werden, wenn der vorab beschriebene weitere Takt nicht anliegt, wird das Aufladen der beiden Signale durch die erwähnte Schaltungsanordnung unterstützt.

Zusätzlich kann die Booster-Schaltung das zweite Signal auf das zweite Potenzial ziehen, wenn eine Spannungsdifferenz zwischen dem ersten Signal und dem zweiten Potenzial größer ist als eine Spannungsdifferenz zwischen dem zweiten Signal und dem zweiten Potenzial, um das erste Signal auf das zweite Potenzial zu ziehen, wenn eine Spannungsdifferenz zwischen dem zweiten Signal und dem zweiten Potenzial größer ist als eine Spannungsdifferenz zwischen dem ersten Signal und dem zweiten Potenzial. Ähnlich wie bereits vorab mehrfach beschrieben setzt dies allerdings wieder voraus, dass das zweite Potenzial entweder mindestens so hoch wie sowohl das Potenzial des ersten Signals als auch das Potenzial des zweiten Signals oder mindestens so tief wie sowohl das Potenzial des ersten Signals als auch das Potenzial des zweiten Signals ist, was z.B. erfüllt ist, wenn es sich bei dem zweiten Potenzial um das Versorgungspotenzial V_DD handelt.

Ähnlich wie vorab für das erste Potenzial beschrieben, wird erfindungsgemäß dasjenige Signal (entweder das erste oder das zweite Signal) auf das zweite Potenzial gezogen, dessen Potenzial dichter an diesem zweiten Potenzial liegt. Eine solche Schaltungsanordnung ist insbesondere dann vorteilhaft, wenn zum einen das erste Signal zum zweiten Signal invertiert ist, und zum anderen das zweite Potenzial das Potenzial ist, auf das sich das erste oder das zweite Signal auch ohne Booster-Schaltung auf- oder entladen würde.

Es sollte darauf hingewiesen, dass die zuvor beschriebenen Merkmale bzgl. der Verstärkung einer Spannungsdifferenz durch Ziehen auf das erste Potenzial und bzgl. der Verstärkung einer Spannungsdifferenz, durch Ziehen auf das zweite Potenzial im Prinzip voneinander unabhängig sind und jeweils separat zur Lösung der genannten Aufgaben beitragen.

Wie bereits vorab bei der Beschreibung einiger erfindungsgemäßer Vorteile erwähnt, kann die Booster-Schaltung derart mit einem Schaltungsabschnitt , welchem ein erstes und ein zweites Ausgangssignal abgreifbar ist, verbunden sein, dass das erste Ausgangssignal mit dem ersten Signal und das zweite Ausgangssignal mit dem zweiten Signal der Booster-Schaltung verbunden ist. Dem Schaltungsabschnitt ist dabei zumindest ein Eingangssignal zuführbar, wobei der Schaltungsabschnitt das erste Ausgangssignal als eine Funktion des mindestens einen Eingangssignals und das zweite Ausgangssignal invertiert zum ersten Ausgangssignal bestimmt.

Dabei kann der Schaltungsabschnitt derart ausgestaltet sein, dass ihm ein Taktsignal (Takt) zuführbar ist, und dass er für den Fall, dass der Takt nicht anliegt, das erste und das zweite Ausgangssignal auf ein zweites Versorgungspotenzial zieht, welches dem zweiten Potenzial entspricht, und dass er nur für den Fall, dass der Takt anliegt, das erste Ausgangssignal als eine Funktion des mindestens einen Eingangssignals bestimmt. Dabei kann das Taktsignal des Schaltungsabschnitts gleich dem Taktsignal der Booster-Schaltung sein. Des Weiteren können sowohl der Schaltungsabschnitt als auch die Booster-Schaltung mit Transistoren aufgebaut sein.

Erfindungsgemäß können die Transistoren der Booster-Schaltung derart ausgestaltet sein, dass eine Treiberfähigkeit einer aus dem Schaltungsabschnitt und der Booster-Schaltung bestehenden Schaltungsanordnung nahezu beliebig gewählt werden kann, ohne die Transistoren des Schaltungsabschnitts zu verändern. Dies hat den entscheidenden Vorteil, dass die Transistoren des Schaltungsabschnitts klein bzw. Platz sparend dimensioniert werden können, ohne dass die Treiberfähigkeit der Schaltungsanordnung damit begrenzt wird. Damit ist es möglich, dass die Schaltungsanordnung große Lasten treibt, ohne eine Verlängerung der Laufzeit hinnehmen zu müssen, indem nur die Booster-Schaltung entsprechend eingerichtet bzw. dimensioniert wird.

Damit die Schaltungsanordnung große Lasten treiben kann, kann erfindungsgemäß die Kanalweite der Transistoren der Booster-Schaltung entsprechend der geforderten Treiberfähigkeit der Schaltungsanordnung erweitert werden. Eine weitere Möglichkeit die Treiberfähigkeit der Schaltungsanordnung zu vergrößern ist, die Schwellenspannung der jeweils durchgeschalteten Transistoren der Booster-Schaltung dynamisch abzusenken, beispielsweise durch Substratsteuerung.

Die vorliegende Erfindung eignet sich zum Beispiel zum Einsatz in integrierten Schaltungen, welche in getakteter dynamischer Schaltungstechnik, insbesondere der DDCVS-Schaltungstechnik, aufgebaut sind, um in Hochgeschwindigkeitskommunikationsanwendungen (Linecards, Netzwerkprozessoren) eingesetzt zu werden. Selbstverständlich ist die Erfindung jedoch nicht auf diesen Anwendungsbereich beschränkt, sondern kann z. B. auch bei mit Bipolar-Transistoren aufgebauten Schaltungen oder bei nicht mikroelektronischen Schaltungen eingesetzt werden.

Die vorliegende Erfindung wird nachfolgend näher unter Bezugnahme auf die beigefügte Zeichnung anhand eines bevorzugten Ausführungsbeispiels erläutert.
1 stellt einen Schaltungsabschnitt dar, welcher erfindungsgemäß mit einer Booster-Schaltung verbunden werden kann.
2 stellt einen Schaltungsabschnitt mit vergrößerten Transistorweiten ohne Booster-Schaltung dar.
3 stellt einen Schaltungsabschnitt mit am Ausgang angeschlossener Treiberzelle dar.
4 stellt eine erfindungsgemäße Schaltungsanordnung mit einem Schaltungsabschnitt und einer Booster-Schaltung dar.
5 stellt eine erfindungsgemäße Ausführungsform der Booster-Schaltung dar.
6 stellt den zeitlichen Verlauf von Ausgangssignalen der in 2-4 dargestellten Schaltungsvarianten dar.
Da 1 bis 3 bereits vorab beschrieben wurden, wird hier auf eine weitere Beschreibung verzichtet und auf die vorab stehende Beschreibung verwiesen.
4 stellt eine Ausführungsform einer besonders vorteilhaften Schaltungsanordnung dar, bei welcher Ausgangssignale 3, 4 eines Schaltungsabschnitts 1 entsprechend mit einer Booster-Schaltung 2 verbunden sind, wobei der Schaltungsabschnitt 1 und die Booster-Schaltung 2 bei dieser Ausführungsform mit demselben Taktsignal 5 arbeiten.
Dabei ist die Booster-Schaltung 2 derart ausgestaltet, dass sie eine Spannungsdifferenz zwischen den Ausgangssignalen 3, 4 verstärkt. Wie diese Ausgestaltung im Einzelnen aussieht, wird im Folgenden dargelegt.
Da die Booster-Schaltung 2 mit demselben Taktsignal 5 wie der Schaltungsabschnitt 1 arbeitet, ist kein zusätzliches Evaluierungssignal bzw. Taktsignal erforderlich. Deshalb und da die Ausgangssignale 3, 4 die Booster-Schaltung 2 nicht durchlaufen, benötigt die Booster-Schaltung 2 keine zusätzliche Laufzeit und verschlechtert das Timing nicht.
Bei den in einem Beispiel gewählten Gegebenheiten beträgt der Flächenverbrauch der Transistoren für den Schaltungsabschnitt 1 und die Booster-Schaltung 2 bei der in 4 dargestellten Schaltungsvariante ungefähr 15% mehr als der Flächenverbrauch der Transistoren für den Schaltungsabschnitt 1 und die Treiberzelle 101 bei der in 3 dargestellten Schaltungsvariante. Allerdings benötigt die letztgenannte Schaltungsvariante (3) bei den gewählten Gegebenheiten, wie erwähnt, die doppelte Laufzeit. Auf Laufzeitunterschiede wird im Folgenden noch mit Bezug auf 6 genauer eingegangen.
Ein weiterer Vorteil der in 4 dargestellten Schaltungsvariante ist, dass die gesamte parasitäre Kapazität von dem Schaltungsabschnitt 1 und der Booster-Schaltung 2 im Vergleich zu den anderen Schaltungsvarianten reduziert ist, wodurch sich die Verlustleistung verringert.
Der Aufbau der in 4 dargestellten Booster-Schaltung 2 ist in 5 anhand einer möglichen Ausführungsform dargestellt, wobei davon ausgegangen wird, dass die in 5 dargestellte Booster-Schaltung 2 mit einem Schaltungsabschnitt 1 verbunden ist, wie es in 4 dargestellt ist. D.h. dass eine das erste Ausgangssignal 3 des Schaltungsabschnitts 1 (siehe 1) führende Signalleitung mit einem ersten Signalanschluss der Booster-Schaltung 2 und eine das zweite Ausgangssignal 4 des Schaltungsabschnitts 1 führende Signalleitung mit einem zweiten Signalanschluss der Booster-Schaltung 2 verbunden ist. Dabei entspricht das erste Ausgangssignal 3 einem ersten Signal 3 und das zweite Ausgangssignal 4 einem zweiten Signal 4, so dass im Folgenden verkürzend das erste Signal 3 und zweite Signal 4 anstelle des ersten und zweiten Ausgangssignals genannt wird.
Während einer Vorladephase wird ein NMOS-Evaluierungs-Transistor 56 durch das Taktsignal 5 abgeschaltet (Takt 5 liegt nicht an bzw. Taktsignal liegt auf VSS). Über den verbundenen Schaltungsabschnitt 1 werden das erste Signal 3 und zweite Signal 4 auf ein Versorgungspotenzial V_DD vorgeladen. Ein PMOS-Transistor 52 unterstützt dieses Vorladen, indem er für einen Ladungsausgleich zwischen dem ersten Signal 3 und dem zweiten Signal 4 sorgt.
Kurz vor Beginn einer Evaluierungsphase liegen die beiden Signale 3, 4 also auf V_DD, was bedeutet, dass ein PMOS-Transistor 51 und ein PMOS-Transistor 53 abgeschaltet und ein NMOS-Transistor 54 und ein NMOS-Transistor 55 durchgeschaltet sind, da jeweils der Gate-Anschluss dieser vier Transitoren 51, 53-55 mit einem der beiden Signale 3, 4 verbunden ist. Zu Beginn der Evaluierungsphase (Takt 5 liegt an bzw. Taktsignal 5 liegt auf V_DD) wird der Evaluierungs-Transistor 56 leitend, wodurch auch ein erster Pfad, welcher durch den NMOS-Transistor 54 und den Evaluierungs-Transistor 56 definiert ist und mit dem das erste Signal 3 verbunden ist, und ein zweiter Pfad, welcher durch den NMOS-Transistor 55 und den Evaluierungs-Transistor 56 definiert ist und mit dem das zweite Signal 4 verbunden ist, leitend wird, wodurch beide Signale 3, 4 (kurzzeitig) in Richtung V_SS 7 gezogen werden.
Da aber auch der verbundene Schaltungsabschnitt 1 mit Beginn der Evaluierungsphase beginnt, entweder das erste 3 oder das zweite Signal 4 in Richtung V_SS zu ziehen, wird entweder der Transistor 54, wenn das zweite Signal 4 vom Schaltungsabschnitt 1 in Richtung V_SS gezogen wird, oder der Transistor 55, wenn das erste Signal 3 vom Schaltungsabschnitt 1 in Richtung V_SS gezogen wird, mehr abgeregelt als der jeweils andere Transistor 54; 55, da der Gate-Anschluss des Transistors 54 mit dem zweiten Signal 4 und der Gate-Anschluss des Transistors 55 mit dem ersten Signal 3 verbunden ist. Dadurch wird entweder der erste Pfad oder der zweite Pfad schlechter leitend als der jeweils andere. Je nach dem welcher Pfad schlechter leitend wird, wird eines der beiden Signale 3; 4 weniger stark in Richtung V_SS gezogen bzw. nach kürzester Zeit, wenn der entsprechende Transistor 54; 55 vollständig abregelt, überhaupt nicht mehr in Richtung V_SS gezogen, während das jeweils andere Signal 4; 3 weiterhin wie zu Beginn der Evaluierungsphase bis zur vollständigen Entladung auf V_SS gezogen wird.
Vorteilhafterweise wird das Signal 4; 3 weiterhin durch die Booster-Schaltung 2 auf V_SS gezogen, welches zu Beginn der Evaluierungsphase durch den Schaltungsabschnitt 1 auf V_SS gezogen wurde. Dadurch wird vorteilhafter Weise eine anfänglich nur von dem Schaltungsabschnitt 1 langsam hervorgerufene kleine Spannungsdifferenz zwischen den beiden Signalen 3; 4 verstärkt.
Nach demselben Schema, wie bei den NMOS-Transistoren 54, 55 ist das erste Signal 3 über den PMOS-Transistor 51 und das zweite Signal 4 über den PMOS-Transistor 53 mit V_DD verbunden. Dabei ist der Gate-Anschluss des Transistors 51 mit dem zweiten Signal 4 und der Gate-Anschluss des Transistors 53 mit dem ersten Signal 3 verbunden. Da beide Signale 3, 4, wie bereits beschrieben, kurz vor Beginn der Evaluierungsphase auf V_DD liegen, sind beide PMOS-Transistoren 51, 53, wie bereits oben beschrieben, gesperrt.
Da aber mit Beginn der Evaluierungsphase der Schaltungsabschnitt 1 zusätzlich zu der Booster-Schaltung 2, welche, wie beschrieben, beide Signale 3, 4 zu Beginn der Evaluierungsphase in Richtung V_SS zieht, beginnt, eines der Signale 3; 4 auf V_SS zu ziehen, wird einer der Transistoren 51; 53 leitender als der jeweils andere 53; 51. Vorteilhafter Weise ist dies der Transistor 51; 53, welcher mit dem Signal 3; 4 verbunden ist, welches nicht von dem Schaltungsabschnitt 1 zusätzlich in Richtung V_SS gezogen wird, sondern von dem Schaltungsabschnitt 1 auf V_DD belassen bzw. gezogen wird. Dadurch wird vorteilhafter Weise dasjenige Signal 3; 4, welches von dem Schaltungsabschnitt 1 auf V_DD belassen bzw. gezogen wird, nun auch von der Booster-Schaltung 2 auf V_DD gezogen, wodurch sich die anfänglich nur von dem Schaltungsabschnitt 1 hervorgerufene Spannungsdifferenz zwischen den beiden Signale 3, 4 weiter verstärkt.
Im eingeschwungenen Zustand zieht die Booster-Schaltung 2 dasjenige Signal 3; 4 auf V_SS, welches auch von dem Schaltungsabschnitt 1 auf V_SS gezogen wird, und zieht dasjenige Signal 4; 3 auf V_DD, welches auch von dem Schaltungsabschnitt 1 auf V_DD belassen bzw. gezogen wird. Dadurch leitet einer der PMOS-Transistoren 53; 51, während der jeweils andere PMOS-Transistor 51; 53 sperrt. Genauso leitet einer der NMOS-Transistoren 54; 55, während der jeweils andere NMOS-Transistor 55; 54 sperrt. Vorteilhafter Weise leitet derjenige PMOS-Transistor 53; 51 dessen am Drain-Anschluss angeschlossenes Signal 4; 3 auf V_DD liegt. Genauso leitet derjenige NMOS-Transistor 54; 55 an dessen Drain-Anschluss dasjenige Signal 3; 4 angeschlossen ist, welches auf V_SS liegt. Dadurch ist der eingeschwungene Zustand äußerst stabil.
Es ist anzumerken, dass die Booster-Schaltung 2 auch dann vorteilhaft arbeiten würde, wenn die PMOS-Transistoren 51, 53 nicht vorhanden wären. Des Weiteren könnte auch oder zusätzlich auch auf den PMOS-Transistor 52 verzichtet werden, ohne die grundsätzliche Funktionalität der Booster-Schaltung 2 einzubüßen.
Des Weiteren könnte zusätzlich zu dem PMOS-Transistor 52 ein weiterer PMOS-Transistor 57, 58 vorhanden sein, welcher in der Vorladephase entweder das erste 3 oder das zweite 4 Signal auf V_DD 8 vorlädt. Dieser weitere PMOS-Transistor 57, 58 wäre mit seinem Drain-Anschluss entweder mit dem ersten 3 oder mit dem zweiten 4 Signal verbunden und mit seinem Source-Anschluss mit V_DD verbunden. Damit durch diesen weiteren PMOS-Transistor 57, 58 das erste 3 bzw, zweite 4 Signal nur dann auf V_DD vorgeladen wird, wenn sich die Booster-Schaltung 2 in der Vorladephase befindet, wird der Gate-Anschluss des weiteren PMOS-Transistors 57, 58 mit dem Taktsignal 5 verbunden.
Bei einer weiteren Ausführungsform könnten anstelle des PMOS-Transistors 52 (oder zusätzlich zu dem PMOS-Transistor 52) zwei weitere PMOS-Transistoren 57, 58 vorhanden sein, um die beiden Signale 3, 4 in der Vorladephase auch ohne angeschlossenen Schaltungsabschnitt auf V_DD vorladen zu können. Dabei würde der Drain-Anschluss des ersten weiteren PMOS-Transistors 57 mit dem ersten Signal 3 und der Drain-Anschluss des zweiten weiteren PMOS-Transistors 58 mit dem zweiten Signal 4 verbunden sein. Der Source-Anschluss sowohl des ersten 57 als auch des zweiten 58 weiteren PMOS-Transistors wäre mit V_DD verbunden. Aus demselben Grund wie bei der Ausführungsform mit einem weiteren PMOS-Transistor werden die Gate-Anschlüsse der beiden weiteren PMOS-Transistoren mit dem Taktsignal 5 verbunden, damit die beiden Signale 3, 4 nur dann auf V_DD aufgeladen werden, wenn sich die Booster-Schaltung 2 in der Vorladephase befindet.
Während die Booster-Schaltung 2 der Ausführungsform mit NMOS- und PMOS-Transistoren aufgebaut ist, gibt es auch Ausführungsformen der Booster-Schaltung, welche mit Transistoren, welche alle denselben Leitfähigkeitstyp besitzen, (z.B. nur NMOS-Transistoren oder nur Bipolar-Transistoren) aufgebaut sind. Des Weiteren sind Ausführungsformen denkbar, bei denen die Leitfähigkeitstypen der Transistoren anders verteilt sind, als bei der vorab detailliert beschriebenen Ausführungsform. Zum Beispiel könnten bestimmte PMOS-Transistoren 51-53, 57, 58 auch als NMOS-Transistoren ausgeführt sein, während bestimmte NMOS-Transistoren 54-56 auch als PMOS-Transistoren ausgeführt sein könnten, wobei in diesen Fällen unter Umständen ein weiteres Taktsignal benötigt wird, welches vorzugsweise invertiert zum vorhandenen Taktsignal 5 ist.
Mit Ergebnissen einer Schaltungssimulation werden nun die in 2-4 dargestellten Schaltungsvarianten bzgl. ihrer Laufzeit näher untersucht.
Dabei gelten folgende Voraussetzungen. Die von jeder Schaltungsvariante zu treibenden Lasten, welche in 2-4 jeweils durch einen Kondensator schematisch dargestellt sind, sind gleich. Die Transistorweiten der in 2 dargestellten Schaltungsvariante wurden auf das zehnfache einer normalen Transistorweite festgelegt, wodurch sich ein Flächenbedarf, welcher als Summe der Transistorweiten der eingesetzten Transistoren gemessen wird, von 96μm ergab. Für die Transistoren in dem Schaltungsabschnitt 2 der in 3 und 4 dargestellten Schaltungsvariante wurde jeweils die zweifache Transistorweite angesetzt. Dagegen wurde als Transistorweite für die Transistoren der Treiberzelle 105 und die Transistoren der Booster-Schaltung 2 jeweils eine achtfache Transistorweite angenommen. Damit ergab sich ein wiederum in der Summe der Transistorweiten gemessener Flächenbedarf von 39μm für die Schaltungsvariante in 3 und von 45μm für die Schaltungsvariante in 4.
In 6b ist der zeitliche Verlauf der für die drei Schaltungsvarianten benötigten Taktsignale 5, 105 dargestellt. Das nicht bezeichnete Taktsignal dient dabei in der Simulation zur Ansteuerung der Peripherie und hat keinen Einfluss auf die Zusammenhänge.
6a zeigt den zeitlichen Verlauf der Ausgangssignale 3, 3', 103 der drei Schaltungsvarianten, wobei diese jeweils mit den in 6b dargestellten Taktsignalen 5, 105 beaufschlagt wurden. Es zeigt sich, dass der zeitliche Verlauf des Ausgangssignals 3' der Schaltungsvariante der 2 dem zeitlichen Verlauf des Ausgangssignals 3 der Schaltungsvariante der 4 sehr ähnlich ist, d. h. die Laufzeiten der beiden Schaltungsvarianten sind ähnlich. Dabei ist anzumerken, dass Unterschiede im Timing von wenigen 10ps bei der verwendeten Schaltungstechnik durch Optimierungen ausgleichbar sind. Dagegen ist der aus 6a ersichtliche Laufzeitunterschied zwischen dem Ausgangssignal 103 der Schaltungsvariante aus 3 und dem Ausgangssignal 3 bzw. 3' der Schaltungsvarianten aus 4 bzw. 2 in einer Größenordnung von 60ps signifikant.
Zusammenfassend lässt sich bzgl. der Laufzeiten festhalten, dass die Schaltungsvarianten der 2 und 4 ähnliches Laufzeitverhalten zeigen, während das Laufzeitverhalten der Schaltungsvariante der 3 dagegen deutlich abfällt.
Ein Vergleich des bereits oben angegebenen Flächenbedarfs der Schaltungsvarianten zeigt, dass die beiden Schaltungsvarianten der 3 und 4 etwa den gleichen Flächenbedarf (39 bzw. 45μm) haben, wogegen die Schaltungsvariante der 2 einen im Vergleich doppelt so hohen Flächenbedarf (96μm) besitzt.
Die Verwendung der Booster-Schaltung 2 führt daher zum kleinsten Flächenbedarf und gleichzeitig zur kürzesten Laufzeit.

Claims

Booster-Schaltung, mit einem ersten Signalanschluss, welcher mit einer ein erstes Signal (3) führenden Signalleitung zu verbinden ist, und mit einem zweiten Signalanschluss, welcher mit einer ein zweites Signal (4) führenden Signalleitung zu verbinden ist, dadurch gekennzeichnet, dass die Booster-Schaltung (3) derart ausgestaltet ist, dass sie eine Spannungsdifferenz zwischen dem ersten Signal (3) und dem zweiten Signal (4) an der ersten und zweiten Signalleitung dadurch verstärkt, dass sie das erste Signal (3) auf ein von einem Potenzial des ersten Signals (3) abweichendes erstes Potenzial (V_SS) und/oder das zweite Signal (4) auf ein von einem Potenzial des zweiten Signals (4) abweichendes zweites Potenzial (V_DD) zieht.
Booster-Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Booster-Schaltung (2) die Spannungsdifferenz verstärkt, indem sie, wenn eine Spannungsdifferenz zwischen dem ersten Signal (3) und dem ersten Potenzial (V_SS) größer ist als eine Spannungsdifferenz zwischen dem zweiten Signal (4) und dem ersten Potenzial (V_SS), das zweite Signal (4) auf das erste Potenzial (V_SS) zieht, während sie, wenn eine Spannungsdifferenz zwischen dem zweiten Signal (4) und dem ersten Potenzial (V_SS) größer ist als eine Spannungsdifferenz zwischen dem ersten Signal (3) und dem ersten Potenzial (V_SS), das erste Signal (3) auf das erste Potenzial (V_SS) zieht, wobei das erste Potenzial (V_SS) entweder mindestens so hoch wie sowohl das Potenzial des ersten Signals (3) als auch das Potenzial des zweiten Signals (4) oder mindestens so tief wie sowohl das Potenzial des ersten Signals (3) als auch das Potenzial des zweiten Signals (4) ist.
Booster-Schaltung nach Anspruch 2, dadurch gekennzeichnet, dass der Booster-Schaltung (2) ein Taktsignal (5) zugeführt ist, wobei die Booster-Schaltung (2) das erste (3) oder das zweite (4) Signal nur dann auf das erste Potenzial (V_SS) zieht, wenn das Taktsignal (5) anliegt.
Booster-Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Booster-Schaltung (2) derart ausgestaltet ist, dass sie das erste (3) und/oder das zweite (4) Signal zwischenzeitlich auf das zweite Potenzial (V_DD) zieht, wobei das zweite Potenzial (V_DD) entweder mindestens so hoch wie sowohl das Potenzial des ersten Signals (3) als auch das Potenzial des zweiten Signals (4) oder mindestens so tief wie sowohl das Potenzial des ersten Signals (3) als auch das Potenzial des zweiten Signals (4) ist.
Booster-Schaltung nach Anspruch 4, dadurch gekennzeichnet, dass der Booster-Schaltung (2) ein Taktsignal (5) zugeführt ist, wobei die Booster-Schaltung (2) derart ausgestaltet ist, dass sie das erste (3) und/oder das zweite (4) Signal nur dann auf das zweite Potenzial (V_DD) zieht, wenn das Taktsignal (5) nicht anliegt.
Booster-Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Booster-Schaltung (2) ein Taktsignal (5) zugeführt ist, wobei die Booster-Schaltung (2) derart ausgestaltet ist, dass sie eine Spannungsdifferenz zwischen dem ersten (3) und zweiten (4) Signal ausgleicht, wenn das Taktsignal (5) nicht anliegt.
Booster-Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Booster-Schaltung (2) die Spannungsdifferenz verstärkt, indem sie, wenn eine Spannungsdifferenz zwischen dem ersten Signal (3) und einem zweiten Potenzial (8) größer ist als eine Spannungsdifferenz zwischen dem zweiten Signal (4) und dem zweiten Potenzial (8), das zweite Signal (4) auf das zweite Potenzial (8) zieht, während sie wenn eine Spannungsdifferenz zwischen dem zweiten Signal (4) und dem zweiten Potenzial (8) größer ist als eine Spannungsdifferenz zwischen dem ersten Signal (3) und dem zweiten Potenzial (8), das erste Signal (3) auf das zweite Potenzial (8) zieht, wobei das zweite Potenzial (V_DD) entweder mindestens so hoch wie sowohl das Potenzial des ersten Signals (3) als auch das Potenzial des zweiten Signals (4) oder mindestens so tief wie sowohl das Potenzial des ersten Signals (3) als auch das Potenzial des zweiten Signals (4) ist.
Booster-Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Booster-Schaltung (2) mit Transistoren (51-58) aufgebaut ist.
Booster-Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das erste Potenzial gleich einem ersten Versorgungspotenzial (V_SS) der Booster-Schaltung (2) und/oder dass das zweite Potenzial gleich einem zweiten Versorgungspotenzial (V_DD) der Booster-Schaltung (2) ist.
Booster-Schaltung nach Anspruch 9, dadurch gekennzeichnet, dass der erste Signalanschluss mit einem ersten Anschluss eines ersten Transistors (54) und mit einem Steueranschluss eines zweiten Transistors (55) verbunden ist, und dass der zweite Signalanschluss mit einem ersten Anschluss des zweiten Transistors (55) und mit einem Steueranschluss des ersten Transistors (54) verbunden ist, wobei der zweite Anschluss des ersten Transistors (54) und der zweite Anschluss des zweiten Transistors (55) mit dem ersten Anschluss eines dritten Transistors (56) verbunden ist, dessen Steueranschluss mit einem Taktsignal (5) und dessen zweiter Anschluss mit dem ersten Versorgungspotenzial (V_SS) verbunden ist.
Booster-Schaltung nach Anspruch 10, dadurch gekennzeichnet, dass zusätzlich der erste Signalanschluss mit dem ersten Anschluss eines vierten Transistors (51) und einem Steueranschluss eines fünften Transistors (53) verbunden ist, und dass der zweite Signalanschluss mit einem ersten Anschluss des fünften Transistors (53) und einem Steueranschluss des vierten Transistors (51) verbunden ist, wobei der zweite Anschluss des vierten Transistors (51) und der zweite Anschluss des fünften Transistors (53) mit dem zweiten Versorgungspotenzial (V_DD) verbunden ist.
Booster-Schaltung nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass zusätzlich zwischen dem ersten Signalanschluss und dem zweiten Signalanschluss ein weiterer Transistor (52) geschaltet ist, wobei an einem Steueranschluss des weiteren Transistors (52) ein Taktsignal (5) angelegt ist.
Booster-Schaltung nach einem der Ansprüche 10-12, dadurch gekennzeichnet, dass zusätzlich der erste Signalanschluss mit einem ersten Anschluss eines weiteren Transistors (57) verbunden ist, wobei ein Steueranschluss des weiteren Transistors (57) mit einem Taktsignal (5) verbunden ist, wobei ein zweiter Anschluss des weiteren Transistors (57) mit dem zweiten Versorgungspotenzial (V_DD) verbunden ist.
Booster-Schaltung nach einem der Ansprüche 10-13, dadurch gekennzeichnet, dass zusätzlich der zweite Signalanschluss mit einem ersten Anschluss eines weiteren Transistors (58) verbunden ist, wobei ein Steueranschluss des weiteren Transistors (58) mit einem Taktsignal (5) verbunden ist, wobei ein zweiter Anschluss des weiteren Transistors (58) mit dem zweiten Versorgungspotenzial (V_DD) verbunden ist.
Booster-Schaltung nach Anspruch 10 und 11 und mindestens einem der Ansprüche 12-14, dadurch gekennzeichnet, dass die ersten bis dritten Transistoren (54-56) von einem ersten Leitfähigkeitstyp und die vierten und fünften Transistoren (51, 53) sowie der bzw. die weitere(n) Transistor(en) (52; 57; 58) von einem zweiten Leitfähigkeitstyp sind.
Booster-Schaltung nach Anspruch 15, dadurch gekennzeichnet, dass der erste Leitfähigkeitstyp NMOS und der zweite Leitfähigkeitstyp PMOS ist.
Booster-Schaltung nach einem der vorhergehenden Ansprüche und mindestens zwei Ansprüchen der Ansprüche 4, 6, 7, 10 und 12-14, dadurch gekennzeichnet, dass die Taktsignale durch ein und dasselbe Taktsignal (5) gebildet sind.
Schaltungsanordnung, mit einem Schaltungsabschnitt(1), welchem mindestens ein Eingangssignal zuführbar sowie ein erstes (3) und ein zweites (4) Ausgangssignal abgreifbar ist, wobei der Schaltungsabschnitt(1) derart ausgestaltet ist, dass er das erste Ausgangssignal (3) als eine Funktion des mindestens einen Eingangssignals bestimmt und dass er das zweite Ausgangssignal (4) invertiert zum ersten Ausgangssignal (3) bestimmt, dadurch gekennzeichnet, dass die Schaltungsanordnung zusätzlich eine Booster-Schaltung (2) nach einem der Ansprüche 1-17 besitzt, wobei das erste Ausgangssignal (3) des Schaltungsabschnitts (1) mit dem ersten Signalanschluss der Booster-Schaltung (2) und das zweite Ausgangssignal (4) des Schaltungsabschnitts (1) mit dem zweiten Signalanschluss der Booster-Schaltung (2) verbunden ist.
Schaltungsanordnung nach Anspruch 18, dadurch gekennzeichnet, dass dem Schaltungsabschnitt(1) ein Taktsignal (5) zuführbar ist, und dass der Schaltungsabschnitt(1) derart ausgestaltet ist, dass er für den Fall, dass das Taktsignal (5) nicht anliegt, das erste (3) und zweite (4) Ausgangssignal auf ein Versorgungspotenzial (8) zieht, und dass er nur für den Fall, dass das Taktsignal (5) anliegt, das erste Ausgangssignal (3) als eine Funktion des mindestens einen Eingangssignals bestimmt .
Schaltungsanordnung nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass das Taktsignal (5) des Schaltungsabschnitts (1) gleich einem Taktsignal (5) der Booster-Schaltung (2) ist.
Schaltungsanordnung nach einem der Ansprüche 18-20, dadurch gekennzeichnet, dass der Schaltungsabschnitt(1) und die Booster-Schaltung (2) mit Transistoren aufgebaut sind, und dass Kanalweiten der Transistoren der Booster-Schaltung (2) größer sind als Kanalweiten der Transistoren des Schaltungsabschnitts (1).
Schaltungsanordnung nach einem der Ansprüche 18-21, dadurch gekennzeichnet, dass die Booster-Schaltung (2) mit Transistoren aufgebaut und derart ausgestaltet ist, dass Mittel zur Absenkung einer Schwellenspannung der jeweils durchzuschaltenden Transistoren der Booster-Schaltung (2) gegenüber einer Schwellenspannung der Transistoren des Schaltungsabschnitts (1) vorgesehen sind.
Schaltungsanordnung nach einem der Ansprüche 17-22, dadurch gekennzeichnet, dass der Schaltungsabschnitt(1) und/oder die Booster-Schaltung (2) in DDCVS-Schaltungstechnik aufgebaut sind/ist.