CN109828743B - 加法器进位输出计算电路 - Google Patents

Abstract

本发明提出了一种加法器进位输出计算电路，包括：第一级计算装置，其包括多米诺逻辑连接模块，用于进行第一级计算；以及第二级计算装置，与所述第一级计算装置连接，用于接收所述第一级计算装置的输出，并进行第二级计算。本发明加法器进位输出计算电路能够极大的减少加法器运算中的时间延迟，提高了运算速度，优化了性能。

Description

加法器进位输出计算电路

技术领域

本发明属于计算技术领域，具体涉及一种加法器进位输出计算电路。

背景技术

目前，加法器按照计算原理和结构不同，可以分为以下多种：算法简单的串行进位加法器，性能较高的超前进位加法器、进位选择加法器、并行前缀加法器等；对于高性能加法器，按照进位链的不同，又可以分为以下多种：Kogge-Stone加法器、Brent-Kung加法器、Han-Carlson加法器、Sklansky加法器等。

现有的高性能加法器中理论上最快的树形结构是Kogge-Stone树，对于N位的加法运算，产生最高进位需要的逻辑级数为log2(N)，其进位逻辑的级数受限于标准库的基本模块。

通常，串行进位加法器需要一级一级的进位，进位延迟很大。相较于串行进位加法器，超前进位加法器(也称先行进位加法器)可以有效的减少进位延迟。

为了适应越来越多的快速计算需求，本技术领域亟需进位延迟小、进位输出的计算次数少的加法器进位输出计算电路，以提高加法器进位输出计算电路的性能。

发明内容

(一)要解决的技术问题

本发明提供了一种加法器进位输出计算电路，以至少部分解决以上所提出的技术问题。

(二)技术方案

根据本发明的一个方面，提供了一种加法器进位输出计算电路，包括：

第一级计算装置，包括多米诺逻辑连接模块，用于进行第一级计算；以及

第二级计算装置，与所述第一级计算装置连接，用于接收所述第一级计算装置的输出，并进行第二级计算。

在一些实施例中，所述多米诺逻辑连接模块包括：

第一MOS管单元，其包括一PMOS管；

第二MOS管单元，与所述第一MOS管单元连接，其包括一NMOS管或并联的多个NMOS管；以及

第三MOS管单元，与所述第二MOS管单元连接，其包括一NMOS管。

在一些实施例中，所述第一MOS管单元、第二MOS管单元和第三MOS管单元串联连接；其中，

所述第二MOS管单元的NMOS管的漏极与所述第一MOS管单元的PMOS管的漏极连接；

所述第三MOS管单元的NMOS管的漏极与所述第二MOS管单元的NMOS管的源极连接。

在一些实施例中，所述第二级计算装置包括MOS管模块，所述MOS管模块包括一NMOS管，或者所述MOS管模块包括一PMOS管和多个NMOS管。

在一些实施例中，所述一PMOS管和多个NMOS管串联连接。

在一些实施例中，所述第一级计算装置包括N个多米诺逻辑连接模块，所述第二级计算装置包括N个MOS管模块；其中，第K多米诺逻辑连接模块与第K MOS管模块连接，N＞1，1≤K≤N。

在一些实施例中，第K多米诺连接模块包括一PMOS管和两个NMOS管，所述第K MOS管模块包括串联连接的一PMOS管和两个NMOS管，K＝1；

第K多米诺连接模块包括一PMOS管和K+1个NMOS管，所述第KMOS管模块包括一NMOS管，K≠1。

在一些实施例中，所述第K多米诺连接模块的PMOS管的漏极与所述第K MOS管模块中的与PMOS管连接的所述NMOS管的栅极连接，K＝1；

所述第K多米诺连接模块的PMOS管的漏极与所述第K MOS管模块的NMOS管的栅极连接，K≠1。

在一些实施例中，所述第K MOS管模块的NMOS管的源极与第K+1MOS管模块的NMOS管的源极连接，所述第K MOS管模块的NMOS管的漏极与第K+1MOS管模块的NMOS管的漏极连接。

在一些实施例中，所述第一级计算装置接入CLK信号，所述第二级计算装置接入CLKDELAY信号，其中，所述CLKDELAY信号为CLK信号的延迟信号。

(三)有益效果

从上述技术方案可以看出，本发明加法器进位输出计算电路至少具有以下有益效果其中之一：

(1)本发明加法器进位输出计算电路包括多米诺逻辑连接模块，其进位输出仅需要两次多米诺计算，能够极大的减少加法器运算中的时间延迟。

(2)本发明的基于超前进位计算的优化，利用多米诺或逻辑实现电路功能，并使用多米诺或逻辑直接级联的方式，大大减少了加法器进位输出的计算次数，极大优化了计算速度。

附图说明

图1为依据本发明加法器进位输出计算电路结构示意图。

图2为依据本发明第一级计算装置结构示意图。

图3为依据本发明多米诺逻辑连接模块一结构示意图。

图4a为依据本发明多米诺逻辑连接模块另一结构示意图。

图4b为依据本发明多米诺逻辑连接模块又一结构示意图。

图5为依据本发明第二级计算装置结构示意图。

图6a为依据本发明MOS管模块一结构示意图。

图6b为依据本发明MOS管模块另一结构示意图。

图7为依据本发明加法器进位输出计算电路另一结构示意图。

图8为依据本发明实施例加法器进位输出计算电路结构示意图。

图9为依据本发明实施例稳定装置结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

在此先简单介绍本发明可能涉及的相关技术术语。

全加器(Full Adder)，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。

超前进位加法器(Carry Look Ahead Adder)，是对普通的全加器进行改良而设计成的并行加法器，主要是针对普通全加器串联时互相进位产生的延迟进行了改良。

算术逻辑单元(Arithmetic&logical Unit)，是中央处理器(CPU)的执行单元，是所有中央处理器的核心组成部分，由与门(And Gate)和或门(Or Gate)构成的算术逻辑单元，主要功能是进行二位元的算术运算，如加减乘(不包括整数除法)。

本发明提供了一种加法器进位输出计算电路，如图1所示，所述加法器进位输出计算电路1包括：第一级计算装置10，用于进行第一级计算；以及第二级计算装置20，与所述第一级计算装置连接，用于接收所述第一级计算装置的输出，并进行第二级计算。

如图2-3所示，所述第一级计算装置10包括多个多米诺逻辑连接模块101，102，103，每个所述多米诺逻辑连接模块包括：第一MOS管单元1011、第二MOS管单元1012和第三MOS管单元1013，所述第一MOS管单元、第二MOS管单元和第三MOS管单元串联连接。

本发明加法器进位输出计算电路，使用基本的多米诺逻辑连接模块，级联而成，其进位输出理论上仅需要两次多米诺运算，能够极大的减少加法器运算中的时间延迟。

具体的，如图4a所示，所述第一MOS管单元1011包括一PMOS管；所述第二MOS管单元1012，与所述第一MOS管单元连接，其包括一NMOS管；所述第三MOS管单元1013，与所述第二MOS管单元连接，其包括一NMOS管。更具体而言，所述第二MOS管单元的NMOS管的漏极与所述第一MOS管单元的PMOS管的漏极连接；所述第三MOS管单元的NMOS管的漏极与所述第二MOS管单元的NMOS管的源极连接。或者，如图4b所示，所述第二MOS管单元，与所述第一MOS管单元连接，其包括并联的多个NMOS管。

如图5所示，所述第二级计算装置20包括多个MOS管模块201，202，203。所述MOS管模块包括一NMOS管，如图6a所示。或者，所述MOS管模块包括一PMOS管和多个NMOS管，所述一PMOS管和多个NMOS管串联连接，如图6b所示。

如图7所示，所述第一级计算装置包括N个多米诺逻辑连接模块，所述第二级计算装置包括N个MOS管模块；其中，第1多米诺逻辑连接模块与第1MOS管模块连接，第2多米诺逻辑连接模块与第2MOS管模块连接，……，第N多米诺逻辑连接模块与第N MOS管模块连接。概况来说，也就是第K多米诺逻辑连接模块与第K MOS管模块连接，N>1，1≤K≤N。

具体的，在K取值为1时，第K多米诺连接模块包括一PMOS管和两个NMOS管，所述第KMOS管模块包括串联连接的一PMOS管和两个NMOS管，电即第1多米诺连接模块包括一PMOS管和两个NMOS管，与第1多米诺连接模块连接的所述第1MOS管模块包括串联连接的一PMOS管和两个NMOS管。在K取值不为1时，第K多米诺连接模块包括一PMOS管和K+1个NMOS管，所述第K MOS管模块包括串联连接的一NMOS管；依次类推，第2多米诺连接模块包括一PMOS管和2+1个NMOS管，所述第2MOS管模块包括串联连接的一NMOS管，……，第N多米诺连接模块包括一PMOS管和N+1个NMOS管，所述第N MOS管模块包括串联连接的一NMOS管。

更具体而言，所述第K多米诺连接模块的PMOS管的漏极与所述第K MOS管模块中的与PMOS管连接的所述NMOS管的栅极连接，K＝1；所述第K多米诺连接模块的PMOS管的漏极与所述第K MOS管模块的NMOS管的栅极连接，K≠1。所述第K MOS管模块的NMOS管的源极与第K+1 MOS管模块的NMOS管的源极连接，所述第K MOS管模块的NMOS管的漏极与第K+1 MOS管模块的NMOS管的漏极连接，其中，所述第1MOS管模块中的与PMOS管连接的所述NMOS管的源极和漏极分别与第2MOS管模块的NMOS管的源极和漏极连接，所述第2至N MOS管模块的NMOS管的源极连接，且所述第2至N MOS管模块的NMOS管的漏极连接。

本发明加法器进位输出计算电路利用多米诺逻辑连接模块减小延迟，结构及连接关系简单、无需复杂的电路设计。

在一实施例中，所述加法器进位输出计算电路采用两级多米诺或逻辑直接级联，其包括：第一级计算装置，包括级联的9个多米诺逻辑连接模块，用于进行第一级计算；以及第二级计算装置，与所述第一级计算装置连接，其包括9个MOS管模块，用于接收所述第一级计算装置的输出，并进行第二级计算。

所述9个多米诺逻辑连接模块分别与所述9个MOS管模块连接。每个多米诺逻辑连接模块包括3个MOS管单元，分别为第一MOS管单元、第二MOS管单元和第三MOS管单元，所述第一MOS管单元、第二MOS管单元和第三MOS管单元串联连接。

以下详细介绍本实施例各多米诺逻辑连接模块。如图8所示，所述第1多米诺逻辑连接模块，其第一MOS管单元包括一PMOS管M24、其第二MOS管单元包括一NMOS管M26<0＞，NMOS管M26的漏极与所述PMOS管M24的漏极连接、其第三MOS管单元包括一NNMOS管M25，NMOS管M25的漏极与NMOS管M26的源极连接。所述PMOS管M24的源极接信号VDD，所述PMOS管M24的栅极和所述NMOS管M25的栅极接入CLCK信号，所述NMOS管M26的栅极接入进位信号GX<7＞，所述NMOS管M25的源极接信号VSS。

所述第2多米诺逻辑连接模块，其包括一PMOS管M21、二个NMOS管M23<1∶0＞和一NMOS管M22；所述NMOS管M23的漏极与所述PMOS管M21的漏极连接，所述NMOS管M22的漏极与NMOS管M23的源极连接。所述PMOS管M21的源极接信号VDD，所述PMOS管M21的栅极和所述NMOS管M22的栅极接入CLCK信号，所述二个NMOS管M23的栅极分别接入进位信号PX<7＞和GX<6＞，所述NMOS管M22的源极接信号VSS。

所述第3多米诺逻辑连接模块，其包括一PMOS管M18、三个NMOS管M20<2∶0＞和一NMOS管M19；所述NMOS管M20的漏极与所述PMOS管M18的漏极连接，所述NMOS管M19的漏极与NMOS管M20的源极连接。所述PMOS管M18的源极接信号VDD，所述PMOS管M18的栅极和所述NMOS管M19的栅极接入CLCK信号，所述三个NMOS管M20的栅极分别接入进位信号PX<7∶6>和GX<5>，所述NMOS管M19的源极接信号VSS。

所述第4多米诺逻辑连接模块，其包括一PMOS管M15、四个NMOS管M17<3∶0>和一NMOS管M16；所述NMOS管M17的漏极与所述PMOS管M15的漏极连接，所述NMOS管M16的漏极与NMOS管M17的源极连接。所述PMOS管M15的源极接信号VDD，所述PMOS管M15的栅极和所述NMOS管M16的栅极接入CLCK信号，所述四个NNMOS管M17的栅极分别接入进位信号PX<7∶5>和GX<4>，所述NMOS管M16的源极接信号VSS。

所述第5多米诺逻辑连接模块，其包括一PMOS管M12、五个NMOS管M14<4∶0>和一NMOS管M13；所述NMOS管M14的漏极与所述PMOS管M12的漏极连接，所述NMOS管M13的漏极与NMOS管M14的源极连接。所述PMOS管M12的源极接信号VDD，所述PMOS管M12的栅极和所述NMOS管M13的栅极接入CLCK信号，所述五个NMOS管M14的栅极分别接入进位信号PX<7∶4>和GX<3>，所述NMOS管M13的源极接信号VSS。

所述第6多米诺逻辑连接模块，其包括一PMOS管M10、六个NMOS管M9<5∶0>和一NMOS管M11；所述NMOS管M9的漏极与所述PMOS管M10的漏极连接，所述NMOS管M11的漏极与所述NMOS管M9的源极连接。所述PMOS管M10的源极接信号VDD，所述PMOS管M10的栅极和所述NMOS管M11的栅极接入CLCK信号，所述六个NMOS管M9的栅极分别接入进位信号PX<7∶3>和GX<2>，所述NMOS管M11的源极接信号VSS。

所述第7多米诺逻辑连接模块，其包括一PMOS管M6、七个NMOS管M8<6∶0>和一NMOS管M7；所述NMOS管M8的漏极与所述PMOS管M6的漏极连接，所述NMOS管M7的漏极与NMOS管M8的源极连接。所述PMOS管M6的源极接信号VDD，所述PMOS管M6的栅极和所述NMOS管M7的栅极接入CLCK信号，所述七个NMOS管M8的栅极分别接入进位信号PX<7∶2>和GX<1>，所述NMOS管M7的源极接信号VSS。

所述第8多米诺逻辑连接模块，其包括一PMOS管M2、八个NMOS管M5<7∶0>和一NMOS管M3；所述NMOS管M5的漏极与所述PMOS管M2的漏极连接，所述NMOS管M3的漏极与NMOS管M5的源极连接。所述PMOS管M2的源极接信号VDD，所述PMOS管M2的栅极和所述NMOS管M3的栅极接入CLCK信号，所述八个NMOS管M5的栅极分别接入进位信号PX<7∶1>和GX<0>，所述NMOS管M3的源极接信号VSS。

所述第9多米诺逻辑连接模块，其包括一PMOS管M4、九个NMOS管M0<8∶0>和一NMOS管M1；所述NMOS管M0的漏极与所述PMOS管M4的漏极连接，所述NMOS管M1的漏极与NMOS管M0的源极连接。所述PMOS管M4的源极接信号VDD，所述PMOS管M4的栅极和所述NMOS管M1的栅极接入CLCK信号，所述九个NMOS管M0的栅极分别接入进位信号PX<7∶0>和CinX<0>，所述NMOS管M1的源极接信号VSS。

以下详细介绍本实施例各MOS管模块。请继续参照图8所示，所述第1MOS管模块，其包括一PMOS管M28、一NMOS管M27和一NMOS管M29；所述NMOS管M27的漏极与所述PMOS管M28的漏极连接，所述NMOS管M29的漏极与NMOS管M27的源极连接，所述NMOS管M27的栅极与所述NMOS管M26的漏极及所述PMOS管M24的漏极连接，用于接收所述第1多米诺逻辑连接模块的输出DM<0＞。所述PMOS管M28的源极接信号VDD，所述PMOS管M28和所述NMOS管M29的栅极接入CLCKDELAY信号，所述NMOS管M29的源极接信号VSS。

所述第2MOS管模块，其包括一NMOS管M32，其漏极与所述PMOS管M28的漏极及NMOS管M27的漏极连接，其源极与所述NMOS管M29的漏极及NMOS管M27的源极连接，其栅极与所述NMOS管M23的漏极及所述PMOS管M21的漏极连接，用于接收所述第2多米诺逻辑连接模块的输出DM<1>。

所述第3MOS管模块，其包括一NMOS管M33，其漏极与所述NMOS管M32的漏极连接，其源极与所述NMOS管M32的源极连接，其栅极与所述PMOS管M18的漏极及NMOS管M20的漏极连接，用于接收所述第3多米诺逻辑连接模块的输出DM<2>。

所述第4MOS管模块，其包括一NMOS管M34，其漏极与所述NMOS管M33的漏极连接，其源极与所述NMOS管M33的源极连接，其栅极与所述PMOS管M15的漏极及NMOS管M17的漏极连接，用于接收所述第4多米诺逻辑连接模块的输出DM<3>。

所述第5MOS管模块，其包括一NMOS管M35，其漏极与所述NMOS管M34的漏极连接，其源极与所述NMOS管M34的源极连接，其栅极与所述PMOS管M12的漏极及NMOS管M14的漏极连接，用于接收所述第5多米诺逻辑连接模块的输出DM<4>。

所述第6MOS管模块，其包括一NMOS管M36，其漏极与所述NMOS管M35的漏极连接，其源极与所述NMOS管M35的源极连接，其栅极与所述PMOS管M10的漏极及NMOS管M9的漏极连接，用于接收所述第6多米诺逻辑连接模块的输出DM<5>。

所述第7MOS管模块，其包括一NMOS管M37，其漏极与所述NMOS管M36的漏极连接，其源极与所述NMOS管M36的源极连接，其栅极与所述PMOS管M6的漏极及NMOS管M8的漏极连接，用于接收所述第7多米诺逻辑连接模块的输出DM<6>。

所述第8MOS管模块，其包括一NMOS管M38，其漏极与所述NMOS管M37的漏极连接，其源极与所述NMOS管M37的源极连接，其栅极与所述PMOS管M2的漏极及NMOS管M5的漏极连接，用于接收所述第8多米诺逻辑连接模块的输出DM<7>。

所述第9MOS管模块，其包括一NMOS管M39，其漏极与所述NMOS管M38的漏极连接，其源极与所述NMOS管M38的源极连接，其栅极与所述PMOS管M4的漏极及NMOS管M0的漏极连接，用于接收所述第9多米诺逻辑连接模块的输出DM<8>。

进一步的，如图9所示，本实施例加法器进位输出计算电路还可包括十个并联连接的PMOS管M30<9：0>，其栅极分别接入信号DM<8∶0>和C<8>，其源极分别接入信号VDD。为提高稳定性，优选的，所述PMOS管M30<9：0>的栅极与反向器IO<9：0>连接，所述反向器的多个引出端分别接信号VDD、VSS、DM<8∶0>和CX<8>、DM<8：0>和C<8>。

此外，本发明多米诺逻辑连接模块、MOS管模块的数量并不限于前述实施例中所给出的具体数量，可以根据加法器位数进行调整。

以下介绍本实施例计算电路的原理。设二进制加法器的第i位输入为Xi、Yi，输出为Si，进位输入为Ci，进位输出为Ci+1，则有：

其中，i表示取反；

Ci+l＝Xi·Yi+Xi·Ci+Yi·Ci＝Xi·Yi+(Xi+Yi)·Ci；

令Gi＝Xi·Yi，Pi＝Xi+Yi；

GXi＝I(Xi·Yi)，PXi＝I(Xi+Yi)，通过二输入nand与nor可以非常简单的得到GXi和PXi；

则Ci+1＝Gi+Pi·Ci；

当Xi和Yi都为1时，Gi＝1，产生进位Ci+1＝1；

当Xi和Yi有一个为1时，Pi＝1，传递进位Ci+1＝Ci；

因此，GXi定义为进位产生信号，PXi定义为进位传递信号，GXi的优先级比PXi高，也就是说：当Gi＝1时(当然此时也有Pi＝1)，无条件产生进位，而无论Ci是多少；当Gi＝0，而Pi＝1时，进位输出为Ci，跟Ci之前的逻辑有关。

对于4位超前进位加法器，设4位加数和被加数为A和B，进位输入为Cin，进位输出为Cout，对于第i位的进位产生Gi＝Ai·Bi，进位传递Pi＝Ai+Bi，i＝0，1，2，3。于是这各级进位输出，递归的展开Ci，有：

C0＝Cin；

C1＝G0+P0·C0；

C2＝G1+P1·C1＝G1+P1·(G0+P0·C0)＝G1+P1·G0+P1·P0·C0；

C3＝G2+P2·C2＝G2+P2·G1+P2·P1·G0+P2·P1·P0·C0；

C4＝G3+P3·C3＝G3+P3·G2+P3·P2·G1+P3·P2·P1·G0+P3·P2·P1·P0·C0；

CX4＝I(G3+P3·G2+P3·P2·G1+P3·P2·P1·G0+P3·P2·P1·P0·C0)；

＝I(I(G3))+I(I(P3·G2))+I(I(P3·P2·G1))+I(I(P3·P2·P1·G0))+I(I(P3·P2·P1·P0·C0)))

＝I(I(GX3)+I(PX3+GX2)+I(PX3+PX2+GX1)+I(PX3+PX2+PX1+GX0)+I(PX3+PX2+PXl+PX0+CX0))。

由此，采用本实施例电路即可实现超前进位加法器。以I(C8)为例：

所述CLKDELAY是CLK的延迟信号，在CLK上升沿时，所述计算电路计算DM<8∶0>的值，当CLKDELAY上升沿时，根据DM<8∶0>的值计算CX<8>的值，其中，CinX<0>代表进位输入CX<0>。

具体的，DM<0>＝I(GX7)；

DM<1>＝I(PX7+GX6)；

DM<2>＝I(PX7+PX6+GX5)；

DM<3＞＝I(PX7+PX6++PX5+GX4)；

DM<4>＝I(PX7+PX6++PX5+PX4+GX3)；

DM<5>＝I(PX7+PX6++PX5+PX4+PX3+GX2)；

DM<6>＝I(PX7+PX6++PX5+PX4+PX3+PX2+GX1)；

DM<7＞＝I(PX7+PX6++PX5+PX4+PX3+PX2+PXl+GX0)；

DM<8＞＝I(PX7+PX6++PX5+PX4+PX3+PX2+PXl+PX0+CX0)；而

CX<8>＝I(DM<0>+DM<1>+DM<2>+DM<3>+DM<4>+DM<5>+DM<6>+DM<7>+DM<8>)。

由此，计算8位加法器的进位输出端只需要两次运算，同理计算任意位加法器的进位输出理论运算次数均为两次。

本实施例基于超前进位计算的优化，引入多米诺或逻辑实现电路功能，并使用多米诺或逻辑直接级联的方式，大大减少了加法器进位输出的计算次数，以32位加法器为例，超前进位加法器进位输出逻辑级数理论极限值为log2(32)＝5，而本发明为2，极大的优化了运算速度。

在另一实施例中，DM<0>＝I(GX7)电路(即图8所示的第1多米诺逻辑连接模块所对应的电路)也可以将G7直接接到DM<0>上，此处不再赘述。

至此，已经结合附图对本发明实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明加法器进位输出计算电路有了清楚的认识。

需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。

当然，根据实际需要，本发明还可以包含其他的部分，由于同本发明的创新之处无关，此处不再赘述。

类似地，应当理解，为了精简本发明并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该发明的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面发明的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。

本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书中发明的所有特征以及如此发明的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书中发明的每个特征可以由提供相同、等同或相似目的的替代特征来代替。

本发明的各个部件实施例可以以硬件实现，或者以在一个或者多个处理器上运行的软件模块实现，或者以它们的组合实现。本领域的技术人员应当理解，可以在实践中使用微处理器或者数字信号处理器(DSP)来实现根据本发明实施例的相关设备中的一些或者全部部件的一些或者全部功能。本发明还可以实现为用于执行这里所描述的方法的一部分或者全部的设备或者装置程序(例如，计算机程序和计算机程序产品)。这样的实现本发明的程序可以存储在计算机可读介质上，或者可以具有一个或者多个信号的形式。这样的信号可以从因特网网站上下载得到，或者在载体信号上提供，或者以任何其他形式提供。

再者，说明书与权利要求中所使用的序数例如“第1”、“第2”、“第3”等的用词，以修饰相应的元件，其本身并不意含及代表该元件有任何的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能作出清楚区分。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种加法器进位输出计算电路，其特征在于，包括：

第一级计算装置，包括多米诺逻辑连接模块，用于进行第一级计算；以及

第二级计算装置，与所述第一级计算装置连接，用于接收所述第一级计算装置的输出，并进行第二级计算；

所述第一级计算装置包括N个多米诺逻辑连接模块，所述第二级计算装置包括N个MOS管模块；其中，第K多米诺逻辑连接模块与第K MOS管模块连接，N＞1，1≤K≤N；

其中，第K多米诺连接模块包括一PMOS管和两个NMOS管，所述第K MOS管模块包括串联连接的一PMOS管和两个NMOS管，K＝1；

第K多米诺连接模块包括一PMOS管和K+1个NMOS管，所述第K MOS管模块包括一NMOS管，K≠1。

2.根据权利要求1所述的加法器进位输出计算电路，其特征在于，所述多米诺逻辑连接模块包括：

第一MOS管单元，其包括一PMOS管；

第二MOS管单元，与所述第一MOS管单元连接，其包括一NMOS管或并联的多个NMOS管；以及

第三MOS管单元，与所述第二MOS管单元连接，其包括一NMOS管。

3.根据权利要求2所述的加法器进位输出计算电路，其特征在于，所述第一MOS管单元、第二MOS管单元和第三MOS管单元串联连接；其中，

所述第二MOS管单元的NMOS管的漏极与所述第一MOS管单元的PMOS管的漏极连接；

所述第三MOS管单元的NMOS管的漏极与所述第二MOS管单元的NMOS管的源极连接。

4.根据权利要求1所述的加法器进位输出计算电路，其特征在于，所述第二级计算装置包括MOS管模块，所述MOS管模块包括一NMOS管，或者所述MOS管模块包括一PMOS管和多个NMOS管。

5.根据权利要求4所述的加法器进位输出计算电路，其特征在于，所述一PMOS管和多个NMOS管串联连接。

6.根据权利要求1所述的加法器进位输出计算电路，其特征在于，

所述第K多米诺连接模块的PMOS管的漏极与所述第K MOS管模块中的与PMOS管连接的所述NMOS管的栅极连接，K＝1；

所述第K多米诺连接模块的PMOS管的漏极与所述第K MOS管模块的NMOS管的栅极连接，K≠1。

7.根据权利要求6所述的加法器进位输出计算电路，其特征在于，

所述第K MOS管模块的NMOS管的源极与第K+1MOS管模块的NMOS管的源极连接，所述第KMOS管模块的NMOS管的漏极与第K+1MOS管模块的NMOS管的漏极连接。

8.根据权利要求1所述的加法器进位输出计算电路，其特征在于，所述第一级计算装置接入CLK信号，所述第二级计算装置接入CLKDELAY信号，其中，所述CLKDELAY信号为CLK信号的延迟信号。

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