WO2022050032A1 - ゲート駆動装置および負荷給電回路 - Google Patents

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WO2022050032A1
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敦 小林
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株式会社デンソー
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Definitions

  • the present disclosure relates to a gate drive device and a load feeding circuit.
  • AGC Active Gate Control
  • the present disclosure has been made in consideration of the above circumstances, and the purpose of the present disclosure is to eliminate the deviation of the switching timing due to the variation in the characteristics of the semiconductor switching element to be controlled and the variation in the operating conditions, and to prevent the surge voltage from exceeding the withstand voltage. It is an object of the present invention to provide a gate drive device and a load feeding circuit which can be controlled so as not to be present.
  • the gate drive device is a gate drive device that drives and controls the gate when the gate drive type switching element is driven on or off, and the drain-source voltage or the drain-source voltage at the time of turn-off of the switching element.
  • a surge voltage detection circuit that detects the peak voltage of the collector-emitter voltage as a surge voltage, a delay circuit that outputs a timing signal when a set delay time elapses when a turn-off start signal is given, and the turn-off start signal. When given, the drive current for the first gate starts to flow to the gate of the switching element, and when the timing signal is output from the delay circuit, the drive current for the second gate, which is lower than the drive current for the first gate, flows.
  • the delay circuit includes a current output unit, and the delay circuit is configured to change and set the delay time when the surge voltage detected by the surge voltage detection circuit is different from the target value.
  • the delay circuit starts timing the delay time, and the drive current output unit sends the turn-off first gate drive current to the gate of the switching element to perform turn-off operation.
  • the drive current output unit switches so that the turn-off second gate drive current flows through the gate of the switching element.
  • the switching element is turned off by discharging the gate charge.
  • the voltage of the switching element becomes a surge voltage that temporarily exceeds the power supply voltage at the time of turn-off.
  • This surge voltage is detected by the surge voltage detection circuit as the peak voltage of the drain-source voltage or collector-emitter voltage at the turn-off of the switching element, and when the surge voltage differs from the target value, the delay circuit sets the surge voltage. The delay time is changed and set so that is the target value, and a timing signal is given to the drive current output unit.
  • the delay circuit by changing and setting the delay time by the delay circuit, it is possible to set the surge voltage at the time of turn-off of the switching element to be the target value.
  • the turn-off loss can be suppressed by performing the turn-off operation in a short time with a high first gate drive current while maintaining the condition that the surge voltage at the time of turn-off of the switching element does not exceed the withstand voltage.
  • FIG. 1 is an electrical configuration diagram showing the first embodiment.
  • FIG. 2 is an electrical configuration diagram of the surge voltage detection circuit.
  • FIG. 3 is an explanatory diagram of the operation of surge voltage detection.
  • FIG. 4 is an explanatory diagram of the operation of the delay time control.
  • FIG. 5 is a flow chart of delay time control.
  • FIG. 6 is an explanatory diagram of adjusting the delay time.
  • FIG. 7 is a diagram showing the setting conditions of the delay time.
  • FIG. 8 is an operation explanatory diagram when the power supply voltage rises.
  • FIG. 9 is an explanatory diagram of active gate control.
  • FIG. 10 is an explanatory diagram of the turn-off waveform.
  • FIG. 11 is a diagram showing the relationship between the surge voltage and the turn-off loss.
  • FIG. 12 is an explanatory diagram of surge voltage and turn-off loss.
  • FIG. 13 is a diagram illustrating the relationship between the delay time setting and the characteristics.
  • FIG. 14 is a timing chart showing the relationship between the surge voltage and the turn-off loss.
  • FIG. 15 is a diagram showing an example of a delay circuit showing a second embodiment.
  • FIG. 16 is an example of a delay circuit, No. 1.
  • FIG. 17 shows the second example of the delay circuit.
  • FIG. 18 shows an example 3 of the delay circuit.
  • FIG. 19 is a fourth example of the delay circuit.
  • FIG. 1 shows the entire electrical configuration.
  • an n-channel type MOS transistor 1 as a gate drive type switching element to be controlled is provided in an energization path from a power supply terminal to a load, and is a gate drive device.
  • a gate voltage is applied to the gate by 10 to perform on / off switching drive control.
  • the gate drive device 10 includes a surge voltage detection circuit 20, a first comparator 30, a second comparator 40, a delay circuit 50, and a drive current output unit 60.
  • the gate drive device 10 performs a control operation for controlling the operation at the time of turn-off, and when the turn-off start signal which is the drive signal of the MOS transistor 1 is given from the outside, the gate drive device 10 performs the control operation. The off operation is controlled as described later.
  • the MOS transistor 1 when a turn-on start signal is given from the outside, the MOS transistor 1 is driven on by a turn-on drive circuit (not shown).
  • the surge voltage detection circuit 20 has a configuration in which the drain-source voltage Vds of the MOS transistor 1 is detected, and the surge voltage Vs is detected by a circuit that maintains a peak value.
  • the first comparator 30 determines the level of the surge voltage Vs detected by the surge voltage detection circuit 20, and detects whether or not the surge voltage Vs is higher than the determination level Vref_ ⁇ .
  • the second comparator 40 detects whether or not the level of the surge voltage Vs is less than the determination level Vref_ ⁇ .
  • the determination levels Vref_ ⁇ and Vref_ ⁇ described above are set so as to satisfy the relationship of the following equation (1) with respect to the withstand voltage Vref which is the allowable upper limit value of the surge voltage Vs. Further, the lower limit value Vref_ ⁇ and the upper limit value Vref_ ⁇ of the determination level indicate a range of appropriate allowable values of the surge voltage Vs as shown in the following equation (2).
  • the range of the appropriate allowable value of the surge voltage Vs represented by the above equation (2) is set as the "target value" of the surge voltage, and the actual control operation is performed by setting the range with a predetermined width. I try to ensure stability in. Further, the margin is set so that the range of the appropriate allowable value of the surge voltage Vs is a little lower than the withstand voltage Vref. As a result, as will be described later, it is configured to cope with power supply fluctuations.
  • the delay circuit 50 inputs the determination results of the first comparator 30 and the second comparator 40, changes and sets the delay time Td based on these determination results, and outputs the timing signal to the drive current output unit 60.
  • the delay time Td sets the switching timing of the gate drive current Igoff by the drive current output unit 60.
  • the drive current output unit 60 is configured to switch the gate drive current Igoff at the time of turn-off to the gate of the MOS transistor 1 in two stages of the first gate drive current Igoff1 and the second gate drive current Igoff2. ing.
  • the drive current output unit 60 When a turn-off start signal is given from the outside, the drive current output unit 60 first sets the gate drive current Igoff to the first gate drive current Igoff 1 and starts the turn-off drive in order to turn off the MOS transistor 1. After that, when the delay time Td elapses and a timing signal is given from the delay circuit 50, the drive current output unit 60 sets the gate drive current Igoff to a second gate having a lower current level than the first gate drive current Igoff1. The drive current is switched to Igoff2 and the turn-off drive is continued.
  • FIG. 2 shows the electrical configuration of the surge voltage detection circuit 20, which includes a voltage divider circuit 21, an operational amplifier 22, an npn type transistor 23, and a capacitor 24.
  • the voltage divider circuit 21 is a circuit in which two voltage dividing resistors 21a and 21b are connected in series, and is connected between the drain and the source of the MOS transistor 1 to divide the surge voltage Vs generated at the turn-off of the MOS transistor 1. Output as output Vdiv.
  • the voltage divider output Vdiv of the voltage divider circuit 21 is input to the non-inverting input terminal, and the output terminal is connected to the base of the transistor 23.
  • the collector is connected to the DC power supply VD, and the emitter is connected to the ground via the capacitor 24.
  • the inverting input terminal of the operational amplifier 22 is connected to the emitter of the transistor 23.
  • the surge voltage detection circuit 20 monitors the voltage divider Vdiv obtained by dividing the drain-source voltage Vds of the MOS transistor 1 by the voltage divider circuit 21 with the operational amplifier 22, and is higher than the terminal voltage of the capacitor 24. When it becomes high, the transistor 23 turns on. The capacitor 24 is charged until the terminal voltage becomes equal to the voltage dividing voltage Vdiv.
  • the terminal voltage of the capacitor 24 is charged until it reaches a voltage corresponding to the surge voltage Vs.
  • the surge voltage Vs can be detected as the terminal voltage of the capacitor 24.
  • a gate-driven semiconductor switching element for example, in a load feeding circuit in which two MOS transistors A and B are connected in series, a configuration in which on / off drive control is performed by a drive IC is targeted. And.
  • the series circuit of the MOS transistors A and B is connected between the DC power supply Vd and the ground GND, and the common connection point between the MOS transistors A and B is connected to the inductive load L.
  • the drive IC keeps the MOS transistor B in the off state, supplies power to the inductive load L from the DC power supply Vd by driving the MOS transistor A on, drives the MOS transistor A off, and then drives the MOS transistor B on. As a result, a current flows from the inductive load L to the ground GND side.
  • the surge voltage generated by the parasitic inductance Ls intervening in the energization system and the inductance of the inductive load L is applied between the drain and source of the MOS transistors A and B. It becomes a state. If a surge voltage Vs exceeding the withstand voltage is applied to the MOS transistor, it may be damaged, damaged, or destroyed, so it is necessary to suppress it. The surge voltage increases as the turn-off time becomes shorter.
  • the drive IC is required to suppress the turn-off loss Ltoff while suppressing the surge voltage Vs described above.
  • the gate drive current Igoff is passed when, for example, the MOS transistor B is turned off by the drive IC, the drain current Id decreases during the period when the drain voltage Vds rises.
  • the part corresponding to the product, that is, the area is the turn-off loss Ltoff.
  • the gate drive current Igoff since the gate drive current Igoff is small, the change in the drain current Id is small, and the turn-off time is long. As a result, the surge voltage Vs can be suppressed to be small, but the turn-off loss Ltoff becomes large. Further, in the high-speed switching operation, since the gate drive current Igoff is large, the change in the drain current Id is large, and the turn-off time is short. As a result, the surge voltage Vs becomes large, but the turn-off loss Ltoff can be made small.
  • the suppression of the surge voltage Vs and the suppression of the turn-off loss Ltoff as described above are in a trade-off relationship when setting the level of the gate drive current Igoff.
  • the relationship between the surge voltage Vs and the turn-off loss Ltoff when the gate drive current Igoff is used as a parameter becomes a characteristic curve in which the points indicated by white circles are connected by a broken line.
  • the turnoff loss Ltoff is set within the range satisfying the condition that the surge voltage Vs is equal to or less than the withstand voltage Vref from the condition shown by the broken line in FIG. It was common to set the gate drive current Igoff to be reduced as much as possible.
  • the turn-off drive that can substantially reduce the turn-off loss Ltoff, which has been large in the low-speed switching region in FIG. 11, is realized. be.
  • a first gate drive current Igoff1 with a large condition for high-speed switching is set, and low-speed switching is performed before the surge voltage Vs becomes high. It switches to set a small second gate drive current Igoff2.
  • the slope of the drain voltage Vds becomes large during the period of the first gate drive current Igoff 1, and the drain voltage Vds rises in a short time as compared with the case where the gate drive current is small. Therefore, the turn-off loss Ltoff is reduced. Further, when the second gate drive current Igoff2 is switched to, the slope of the drain voltage Vds decreases, so that the surge voltage Vs can be suppressed.
  • the premise AGC control is changed from the first gate drive current Igoff1 to the second gate drive current Igoff2.
  • the switching timing may deviate from the optimum condition, and it becomes difficult to optimally set the reduction of the turn-off loss Ltoff. Further, in a configuration in which the surge voltage is not monitored, it is unclear whether the surge voltage is surely within the withstand voltage range.
  • the switching timing from the first gate drive current Igoff1 to the second gate drive current Igoff2 is not set in advance, but the characteristics of the MOS transistor 1 which is the target switching element are used.
  • a configuration is adopted in which the optimum conditions are set accordingly. Further, since the surge voltage Vs of the MOS transistor 1 is monitored and the switching timing is set, it can be reliably driven under the condition of the surge voltage Vs lower than the withstand voltage Vref. Further, by always automatically setting such a switching timing, even if the operating conditions fluctuate, it can be dealt with.
  • FIG. 13 shows the optimum switching timing from the first gate drive current Igoff1 to the second gate drive current Igoff2 and the relationship between the drain voltage Vds and the drain current Id and the turnoff loss Ltoff before and after the optimum switching timing. ing.
  • the gate drive current Igoff causes the first gate drive current Igoff1 to flow at time t0, and switches to the second gate drive current Igoff2 at time tx of the switching timing.
  • the turn-off loss Ltoff is relatively close to the optimum state because the switching is performed at txb when the drain voltage Vds reaches the power supply voltage. Further, the surge voltage Vs is approaching the withstand voltage, but there is a little margin.
  • the drain voltage Vds is switched at the timing of time txc between the power supply voltage and the withstand voltage, the turn-off loss Ltoff is in the minimum state, and the withstand voltage is also in the optimum state.
  • the drain voltage Vds is switched at the timing of the time txd after passing through the surge voltage Vs, so that the turn-off loss Ltoff is suppressed to a small extent, but the surge voltage Vs is suppressed. It has become high and has exceeded the withstand voltage.
  • the optimum switching timing is the time txc of the C pattern, the surge voltage Vs satisfies the withstand voltage, and the turn-off loss Ltoff is also a relatively low value.
  • the surge voltage Vs satisfies the withstand voltage, but the turn-off loss Ltoff is large.
  • D which is switched at a timing later than the time txc, the turn-off loss Ltoff is small, but the surge voltage Vs exceeds the withstand voltage.
  • the surge voltage detection circuit 20 may be controlled to set the time point txc when the drain voltage Vds corresponding to the C pattern is detected as the switching timing.
  • the MOS transistor 1 is in a state where the drain is connected to the power supply via the load and the source is connected to the ground.
  • the MOS transistor 1 is on, the drain voltage Vds is almost at the ground level.
  • the drain voltage Vds rises as the OFF state of the MOS transistor 1 progresses, exceeds the power supply voltage due to the influence of the load type and the parasitic inductance, and reaches the surge voltage Vs at time tb. After that, the drain voltage Vds drops and becomes the power supply voltage at the time ct.
  • the drain voltage Vds is monitored by the voltage divider circuit 21, and the voltage divider voltage Vdiv is input to the operational amplifier 22.
  • the terminal voltage of the capacitor 24, that is, the detection voltage Vs of the surge voltage is 0V, so that the operational amplifier 22 drives the transistor 23 to charge the capacitor 24.
  • the operation of charging the capacitor 24 by the operational amplifier 22 is performed until the voltage dividing voltage Vdiv reaches a voltage corresponding to the surge voltage Vs.
  • the voltage dividing voltage Vdiv also decreases, so that the operational amplifier 22 stops driving the transistor 23, and the surge voltage detection voltage Vs is maintained.
  • the surge voltage detection circuit 20 can detect the surge voltage Vs when the drain voltage Vds of the MOS transistor 1 reaches the peak value.
  • FIG. 4 shows the time transition of the gate drive current given to the gate of the MOS transistor 1 by the gate drive device 10 and the time transition of the drain voltage Vds of the MOS transistor 1 at this time.
  • the gate drive device 10 when the turn-off start signal is given, the gate drive device 10 causes a charge to flow from the gate to the MOS transistor 1 in the ON state at the first gate drive current Igoff1 at time t1.
  • the drain voltage Vds begins to increase at time t2.
  • the gate drive device 10 switches from the first gate drive current Igoff1 to the second gate drive current Igoff2 at the time t3 when the delay time Td has elapsed from the time t1.
  • the drain voltage Vds of the MOS transistor 1 rises with a slightly gradual change, rises beyond the power supply voltage, and reaches the peak voltage, that is, the surge voltage Vs at time t4. After that, the drain voltage Vds of the MOS transistor 1 begins to decrease and becomes settled at the power supply voltage at time t5.
  • FIG. 5 shows the flow of adjustment control of the delay time Td by the gate drive device 10.
  • the gate drive device 10 constantly performs the following turn-off drive control.
  • the gate drive device 10 sets Td0 as the initial value of the delay time Td in step S100.
  • the delay time Td is a signal value set by the delay circuit 50 with respect to the drive current output unit 60, and the drive current output unit 60 has a gate drive current at the time when the delay time Td elapses and a timing signal is given. It is the timing to switch Ioff from the first gate drive current Igoff1 to the second gate drive current Iff2.
  • the value of the initial value Td0 of the delay time Td is set to a value in the range where the surge voltage Vs does not exceed the withstand voltage in consideration of the characteristic variation of the MOS transistor 1. That is, this initial value Td0 is set to a value at which the turn-off loss Ltoff becomes large, although the MOS transistor 1 is on the safe side where it does not break.
  • step S110 the gate drive device 10 starts the turn-off drive of the MOS transistor 1 by the drive current output unit 60.
  • the drive current output unit 60 operates so as to discharge the electric charge to the gate of the MOS transistor 1 with the first gate drive current Igoff1.
  • the drive current output unit 60 switches to the second gate drive current Igoff 2 to discharge the charge of the gate of the MOS transistor 1.
  • the MOS transistor 1 in the turn-on state starts the turn-off gate drive at the first gate drive current Igoff1 at time t1, and when the gate voltage drops and reaches the threshold voltage, the drain voltage Vds rises. start.
  • the gate drive current Igoff is switched to the second gate drive current Igoff2, which is smaller than the first gate drive current Igoff1.
  • the slope at which the drain voltage Vds rises becomes smaller than that at the time of the first gate drive current Igoff1.
  • the drain voltage Vds rises beyond the power supply voltage, reaches the surge voltage Vs at time t4, and then returns to the power supply voltage at time t5.
  • the MOS transistor 1 is turned off and the charge of the gate is also discharged, so that the second gate drive current Igoff2 becomes zero.
  • step S120 the surge voltage detection circuit 20 holds the drain voltage Vds of the MOS transistor 1 reaching the peak value, that is, the surge voltage Vs at time t4, and holds the surge voltage Vs as the first comparator 30. , And input to the second comparator 40.
  • the surge voltage Vs is determined by the first comparator 30 and the second comparator 40 whether or not it is within the range of the appropriate allowable value represented by the above-mentioned equation (2).
  • the first comparator 30 determines whether or not the level of the surge voltage Vs input from the surge voltage detection circuit 20 is equal to or higher than the determination level Vref_ ⁇ .
  • step S130 it is initially determined to be NO, and the process proceeds to step S140, and the delay time Td is set longer than the previous delay time Td by a predetermined time ⁇ T.
  • Changing the delay time Td to be longer is to lengthen the period in which a high level first gate drive current Igoff1 is passed as the gate drive current Igoff, thereby increasing the surge voltage Vs.
  • the value of the predetermined time ⁇ T is set to an appropriate time so that the surge voltage Vs increased at this time does not exceed the above-mentioned range of the appropriate allowable value and becomes a large value.
  • the MOS transistor 1 is turned on again, and when the next turnoff start signal is given, the gate drive device 10 returns to step S110, and the drive current output unit 60 drives the MOS transistor 1 to turn off.
  • the drive current output unit 60 starts discharging the gate charge of the MOS transistor 1 at the first gate drive current Igoff 1, and when the newly set delay time Td elapses and a timing signal is given, the second gate is given. Switch to the gate drive current Igoff2 of 2.
  • the MOS transistor 1 in the turn-on state starts the turn-off gate drive at the gate drive current Igoff1 at time t1, and when the gate voltage drops and reaches the threshold voltage, the drain voltage Vds starts to rise.
  • the gate drive current Igoff is switched to the second gate drive current Igoff2, which is smaller than the first gate drive current Igoff1.
  • the slope at which the drain voltage Vds rises becomes smaller than that at the time of the first gate drive current Igoff1.
  • the drain voltage Vds rises beyond the power supply voltage, reaches the surge voltage Vs at time t4, and then returns to the power supply voltage at time t5.
  • the MOS transistor 1 is turned off and the charge of the gate is also discharged, so that the second gate drive current Igoff2 becomes zero.
  • step S120 the surge voltage detection circuit 20 holds the drain voltage Vds of the MOS transistor 1 reaching the peak value, that is, the surge voltage Vs at time t4, and holds the surge voltage Vs as the first comparator 30. , And input to the second comparator 40. At this time, since the time of the first gate drive current Igoff1 is long, the surge voltage Vs becomes a higher value than the previous time.
  • step S130 when the surge voltage Vs reaches the voltage between the determination levels Vref_ ⁇ and Vref_ ⁇ , that is, the range of the appropriate allowable value, in step S130, the first comparator 30 determines YES and proceeds to step S150. .. Further, in step S150, the second comparator 40 becomes YES because the surge voltage Vs is smaller than the determination level Vref_ ⁇ , and the process proceeds to step S160. In step S160, substantially nothing is performed, but the process returns to step S110 with the delay time Td maintained at the previously set delay time Td without changing the delay time Td.
  • step S130 If the surge voltage Vs is not yet within the range of the appropriate allowable value and becomes NO in step S130, the delay time Td is still short, so that the predetermined time ⁇ T is added to the delay time Td again in step S140. To. Hereinafter, in the same manner, steps S110 to S130 are executed, and the delay time Td is changed and set until the surge voltage Vs at the time of turn-off is within the range of the appropriate allowable value.
  • the value of the surge voltage Vs may be out of the range of the appropriate allowable value.
  • NO is determined in step S130, and the delay time Td is reset to a value obtained by adding ⁇ T for a predetermined time in step S140.
  • step S150 If the surge voltage Vs becomes larger than the determination level Vref_ ⁇ , it is determined to be NO in step S150, and the delay time Td is reset to a value obtained by subtracting the predetermined time ⁇ T in step S170.
  • the delay time Td is adjusted and reset each time to control so that the surge voltage Vs falls within the range of the appropriate permissible value again. can do.
  • the above-mentioned delay time Td adjustment process is carried out so as to reach an appropriate value through three states.
  • the delay time Td is set to the initial value Td0, as shown on the left side in FIG. 6, when the energization is started at the time t1 at the first gate drive current Igoff1 at the time of turn-off, the gate voltage becomes the threshold voltage.
  • the drain voltage Vds begins to rise at time t2 as it approaches. At this time, the slope of the increase in the drain voltage Vds is large.
  • the current is switched to the second gate drive current Igoff2, and the slope of the increase in the drain voltage Vds becomes small.
  • the drain voltage Vds rises above the power supply voltage, reaches the surge voltage Vs at time t4, and then falls.
  • the drain voltage Vds becomes equal to the power supply voltage at time t5. Since the MOS transistor 1 is turned off, the gate drive current Igoff becomes zero.
  • the surge voltage Vs is within the range of the appropriate allowable value, that is, a low value that does not reach the determination value Vref_ ⁇ . Therefore, although the margin for the withstand voltage is large and the withstand voltage is not exceeded, the turn-off loss Ltoff is in a large state because the period in which the drain voltage Vds rises is long.
  • the delay time Td is adjusted by the delay circuit 50, and the predetermined time ⁇ T is added.
  • the delay time Td is adjusted, as shown in the center of FIG. 6, the time from time t2 to time t3 becomes longer, the period in which the upward slope of the drain voltage Vds is large becomes longer, and the surge voltage Vs becomes longer. Will grow.
  • the delay time Td is adjusted by the delay circuit 50 and set to the optimum value in this way, the surge voltage Vs is in the range of the appropriate allowable value, that is, the determination value Vref_ ⁇ , as shown on the right side in FIG. And Vref_ ⁇ .
  • the delay time Td in which the turn-off loss Ltoff is suppressed can be set within the range where the surge voltage Vs does not exceed the withstand voltage Vref.
  • the surge voltage Vs is adjusted so as to be within the range of the appropriate allowable value as shown in FIG.
  • the delay time Td is adjusted to be increased, and conversely, the surge voltage Vs is smaller than the range of the appropriate allowable value.
  • the delay time Td is adjusted so as to be shortened.
  • the surge voltage Vs is an appropriate allowable value as shown in FIG. 8 when an environmental change such as an increase in the power supply voltage occurs.
  • the surge voltage Vsx may be large beyond the range of.
  • the range of the appropriate allowable value of the surge voltage Vs is set with a certain margin with respect to the withstand voltage Vref.
  • the surge voltage Vsx enters the region of shortening adjustment, so that the delay time Td is readjusted so as to be shortened according to the flow of FIG. 5 described above.
  • the surge voltage detection circuit sets the switching timing when the MOS transistor 1 is switched from the high first gate drive current Igoff1 to the low second gate drive current Igoff2 by the drive current output unit 60. 20 and the comparators 30, 40 and the delay circuit 50 are provided and set as the delay time Td.
  • the delay time Td can be set so that the level of the surge voltage Vs detected by the surge voltage detection circuit 20 falls within the range of the appropriate allowable value set slightly lower than the withstand voltage Vref, and the MOS transistor 1 can be set. It can always be driven with an appropriate delay time Td in response to variations in the characteristics of the above and changes over time in the characteristics. As a result, the turn-off drive can be performed within a range not exceeding the withstand voltage Vref and with the lowest turn-off loss Ltoff.
  • the delay time Td is adjusted so that the level of the surge voltage Vs falls within the range of the appropriate allowable value set with a margin for the withstand voltage Vref, so that the fluctuation of the power supply voltage can be dealt with. Therefore, it is possible to prevent the surge voltage Vs from exceeding the withstand voltage Vref.
  • FIG. 15 to 19 show a second embodiment, and show a specific configuration of the delay circuit 50 used in the first embodiment.
  • FIG. 15 shows the configuration type of the delay circuit 50 by four types A to D. As a function of the delay circuit 50, it is necessary to achieve a function of changing and setting the delay time Td.
  • the configuration type A is a circuit method that is adjusted by the CR time constant, and is adjusted by changing the resistance value.
  • the B type has a configuration in which a capacitor is charged with a constant current as a circuit method and a delay time is set until the time when the threshold voltage is reached, and adjustment is performed by changing the value of the constant current.
  • the C type uses the delay time generated in the inverter circuit as a circuit method, and has a configuration in which a plurality of inverter circuits are provided in series, and the delay time is adjusted by changing the number of inverter circuits.
  • the D type has a configuration in which a transmission circuit and a counter are provided as a circuit system, and the delay time is adjusted by changing the count value.
  • FIG. 16 shows an A-type delay circuit 100.
  • the configuration is such that the input signal Sin to the terminal P is output as an output signal Sout from the terminal Q when the delay time Td has elapsed.
  • the input signal Sin corresponds to the turn-off start signal, and the output signal Sout becomes the switching timing signal of the delay time Td.
  • the adjustment signal is input as a signal according to whether the delay time Td is lengthened or shortened from the detection results of the comparators 30 and 40.
  • a CR time constant circuit consisting of a plurality of resistors 101 and capacitors 102 connected in series is provided, and an analog switch 103 for short circuit is connected to both terminals of each resistor 101.
  • the plurality of analog switches 103 are controlled on and off by the adjustment circuit 104.
  • the buffer circuit 105 outputs a high-level signal to the terminal Q when the terminal voltage of the capacitor 102 reaches the threshold voltage.
  • the adjustment circuit 104 initially sets a short CR time constant with a predetermined number of analog switches 103 turned on. Thereby, the delay time Td corresponding to the delay time Td0 is set.
  • the adjustment circuit 104 can enable the resistance 101 by turning off the analog switch 103 in the ON state, and can lengthen or shorten the CR time constant. .. Thereby, the delay time Td can be changed and set by a predetermined time ⁇ T.
  • FIG. 17 shows a B-type delay circuit 200.
  • a constant current circuit 201 capable of adjusting the current value and a MOS transistor 202 are connected in series and connected between the power supply and ground.
  • the constant current value is changed and set by the current adjusting circuit 201a.
  • the current adjustment circuit 201a changes and sets the current value according to the adjustment signal.
  • the gate of the MOS transistor 202 is given a signal obtained by inverting the input signal Sin to the terminal P by the inverter circuit 203.
  • the capacitor 204 is charged by the constant current circuit 201. When the terminal voltage of the capacitor 204 reaches the threshold voltage, a high level signal is output from the buffer circuit 205 to the terminal Q.
  • the MOS transistor 202 changes from the on state to the off state. Charging of the capacitor 204 is started with a constant current set by the constant current circuit 201 from the state in which the electric charge is discharged. When the capacitor 204 is charged and the delay time elapses and the terminal voltage reaches the threshold voltage, a high-level signal Sout is output to the terminal Q.
  • the current adjusting circuit 201a is initially set so that the constant current value of the constant current circuit 201 is set to a large value so that the terminal voltage of the capacitor 204 rises quickly. Thereby, the delay time Td corresponding to the delay time Td0 is set.
  • the current adjustment circuit 201a lengthens or shortens the charging time of the capacitor 204 by changing the constant current value by a predetermined value. Thereby, the delay time Td can be changed and set by a predetermined time ⁇ T.
  • FIG. 18 shows a C-type delay circuit 300.
  • a plurality of sets of inverters 301 for creating a delay time are connected in series as a set of two.
  • the input terminal of the first stage is connected to the terminal P
  • the output terminal of the final stage is connected to the terminal Q via the analog switch 302.
  • another analog switch 302 is connected to the terminal Q with the terminal P
  • a separate analog switch 302 is also connected to the connection points of the two inverters 301.
  • the plurality of analog switches 302 are controlled on and off by the adjustment circuit 303.
  • the adjustment circuit 303 is initially set to a state in which a predetermined number of inverters 301 are connected between terminals P and Q with the preset analog switch 302 turned on.
  • the input signal Sin to the terminal P is output as an output signal Sout from the analog switch 302 in the ON state to the terminal Q via a predetermined number of inverters 301.
  • the delay time Td corresponding to the delay time Td0 is set by the delay time corresponding to the number of inverters 301 that have passed through.
  • the adjustment circuit 302 turns off the analog switch 302 in the on state and turns on the adjacent analog switch 302, so that the inverter 301 passes through the inverter 301. Change the number by 2. Thereby, the delay time Td can be changed and set by a predetermined time ⁇ T.
  • FIG. 19 shows a D-type delay circuit 400.
  • the terminal P is connected to the terminal Q via the ring oscillator 401, the counter 402 and the comparator 403.
  • a register 404 is connected to the other input terminal of the comparator 403.
  • the ring oscillator 401 outputs a pulse signal of a predetermined frequency to the counter 402 when a trigger is given by the input signal Sin of the terminal P.
  • the comparator 403 outputs an output signal Sout to the terminal Q when the level of the count signal of the pulse input from the counter 402 reaches the reference level set by the register 404.
  • the register 404 outputs the signal of the reference level in which the delay time is changed and set to the comparator 403.
  • the register 404 initially outputs a preset reference level signal to the comparator 403.
  • the time until the pulse signal reaches the reference level is set by the counter 402 as the delay time Td corresponding to the delay time Td0.
  • the register 404 increases or decreases the number of counts of the pulse signal by the counter 402 by changing and setting the reference level by a predetermined value. Therefore, the delay time Td can be changed and set by a predetermined time ⁇ T.
  • the delay time can be set by using the various delay circuits 100 to 400 from the A type to the D type described above.
  • a general delay circuit can be adopted as the delay circuit.
  • control of the adjustment of the delay time Td is always performed during the drive control of the MOS transistor 1, but the control of the adjustment of the delay time Td may be performed at the start of the apparatus. , It may be carried out periodically at a predetermined timing while the device is in operation.
  • the target value of the surge voltage Vs is set as the range of the appropriate allowable value represented by the equation (2), but the setting of this range should be set in an appropriate range in consideration of controllability. Can be done. Further, in the above embodiment, the surge voltage detection circuit 20 is provided, but other detection configurations can be adopted for the surge voltage Vs.
  • the MOS transistor 1 is targeted as the gate drive type switching element, but the insulated gate type bipolar transistor IGBT (Insulated Gate Bipolar Transistor) can also be targeted for control.
  • IGBT Insulated Gate Bipolar Transistor

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Abstract

スイッチング素子のターンオフ時のピーク電圧をサージ電圧として検出するサージ電圧検出回路２０と、ターンオフ開始信号が与えられると、設定された遅延時間が経過するとタイミング信号を出力する遅延回路５０と、ターンオフ開始信号が与えられると、スイッチング素子のゲートに対して第１ゲート駆動電流を流し始め、遅延回路からタイミング信号が出力されると第１ゲート駆動電流よりも低い第２ゲート駆動電流を流す駆動電流出力部６０とを備え、遅延回路は、サージ電圧検出回路により検出されるサージ電圧が狙い値と異なるときに、遅延時間を変更設定するように構成される。

Description

ゲート駆動装置および負荷給電回路 関連出願の相互参照
　本出願は、２０２０年９月４日に出願された日本出願番号２０２０－１４９０４５号に基づくもので、ここにその記載内容を援用する。
　本開示は、ゲート駆動装置および負荷給電回路に関する。
　ゲート駆動型の半導体スイッチング素子を駆動制御する制御形態として、ＡＧＣ（Active Gate Control）技術が提案されている。このようなＡＧＣ技術としては、さまざまな方式が提案されているが、実用上においては次のような課題が残っている。
　第１に、制御対象の半導体スイッチング素子の特性ばらつきや動作条件によって切り換えタイミングがずれてしまうため、結果としてサージ電圧が耐圧をオーバーしたり、損失低減効果が目減りしたりするなどのデメリットが生ずる。
　第２に、サージ電圧をモニタしない構成を採用するものでは、サージ電圧が耐圧を超えているかどうかを判定できないため、確実に制御することが難しくなる。
特開２００５－０３３８７３号公報 特開２００８－０５４０９８号公報 特開２００２－３６９４９５号公報 特開２００６－２２２５９３号公報
　本開示は、上記事情を考慮してなされたもので、その目的は、制御対象の半導体スイッチング素子の特性ばらつきや動作条件のばらつきによる切り換えタイミングのずれをなくすとともに、サージ電圧が耐圧を超えることがないように制御することができるようにしたゲート駆動装置および負荷給電回路を提供することにある。
　請求項１に記載のゲート駆動装置は、ゲート駆動形のスイッチング素子をオンまたはオフのゲート駆動時にゲートを駆動制御するゲート駆動装置であって、前記スイッチング素子のターンオフ時のドレイン－ソース間電圧もしくはコレクタ－エミッタ間電圧のピーク電圧をサージ電圧として検出するサージ電圧検出回路と、ターンオフ開始信号が与えられると、設定された遅延時間が経過するとタイミング信号を出力する遅延回路と、前記ターンオフ開始信号が与えられると、前記スイッチング素子のゲートに対して第１ゲート駆動電流を流し始め、前記遅延回路から前記タイミング信号が出力されると前記第１ゲート駆動電流よりも低い第２ゲート駆動電流を流す駆動電流出力部とを備え、前記遅延回路は、前記サージ電圧検出回路により検出される前記サージ電圧が狙い値と異なるときに、前記遅延時間を変更設定するように構成される。
　上記構成を採用することにより、ターンオフ開始信号が与えられると、遅延回路は遅延時間の計時を開始し、駆動電流出力部は、スイッチング素子のゲートにターンオフの第１ゲート駆動電流を流してターンオフ動作を開始させる。この後、遅延時間が経過して遅延回路からタイミング信号が与えられると、駆動電流出力部は、スイッチング素子のゲートにターンオフの第２ゲート駆動電流を流すように切り替える。
　これにより、スイッチング素子は、ゲート電荷が放電されてターンオフする。このとき、スイッチング素子の電圧はターンオフ時に一時的に電源電圧を超えて上昇するサージ電圧となる。このサージ電圧は、スイッチング素子のターンオフ時のドレイン－ソース間電圧もしくはコレクタ－エミッタ間電圧のピーク電圧としてサージ電圧検出回路により検出され、サージ電圧が狙い値と異なるときに、遅延回路は、サージ電圧が狙い値になるように遅延時間を変更設定して駆動電流出力部にタイミング信号を与える。
　このようにして、遅延回路により遅延時間を変更設定することで、スイッチング素子のターンオフ時のサージ電圧を狙い値になるように設定することができる。この結果、スイッチング素子のターンオフ時のサージ電圧が耐圧を超えない条件を保持しつつ、高い第１ゲート駆動電流でターンオフ動作を短時間で実施させることでターンオフ損失を抑制することができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態を示す電気的構成図であり、 図２は、サージ電圧検出回路の電気的構成図であり、 図３は、サージ電圧検出の作用説明図であり、 図４は、遅延時間制御の作用説明図であり、 図５は、遅延時間制御の流れ図であり、 図６は、遅延時間の調整の説明図であり、 図７は、遅延時間の設定条件を示す図であり、 図８は、電源電圧が上昇した場合の作用説明図であり、 図９は、アクティブゲート制御の説明図であり、 図１０は、ターンオフ波形の説明図であり、 図１１は、サージ電圧とターンオフ損失の関係を示す図であり、 図１２は、サージ電圧とターンオフ損失の説明図であり、 図１３は、遅延時間の設定と特性の関係を説明する図であり、 図１４は、サージ電圧とターンオフ損失の関係を示すタイミングチャートであり、 図１５は、第２実施形態を示す遅延回路の例を示す図であり、 図１６は、遅延回路の例その１であり、 図１７は、遅延回路の例その２であり、 図１８は、遅延回路の例その３であり、 図１９は、遅延回路の例その４である。
　（第１実施形態）
　以下、本開示の第１実施形態について、図１～図１４を参照して説明する。
　図１は全体の電気的構成を示すもので、制御対象となるゲート駆動型のスイッチング素子としての例えばｎチャンネル型のＭＯＳトランジスタ１は、電源端子から負荷への通電経路に設けられ、ゲート駆動装置１０によりゲートにゲート電圧が与えられてオンオフのスイッチング駆動制御がなされる。
　ゲート駆動装置１０は、サージ電圧検出回路２０、第１コンパレータ３０、第２コンパレータ４０、遅延回路５０および駆動電流出力部６０を備えている。ゲート駆動装置１０は、この実施形態では、特にターンオフ時の動作を制御するための制御動作が行われるもので、ＭＯＳトランジスタ１の駆動信号であるターンオフ開始信号が外部から与えられると、ＭＯＳトランジスタ１に対して後述するようにしてオフ動作の制御を実行する。なお、実際のゲート駆動装置１０においては、ターンオン開始信号が外部から与えられると、図示しないターンオン駆動回路によりＭＯＳトランジスタ１をオン駆動するように構成されている。
　サージ電圧検出回路２０は、ＭＯＳトランジスタ１のドレイン－ソース間電圧Ｖｄｓを検出し、ピーク値を保持する回路によりサージ電圧Ｖｓを検出する構成である。第１コンパレータ３０は、サージ電圧検出回路２０により検出されたサージ電圧Ｖｓのレベルを判定するもので、判定レベルＶｒｅｆ_α に対して、これ以上であるか否かを検出している。第２コンパレータ４０は、サージ電圧Ｖｓのレベルが判定レベルＶｒｅｆ_β 未満であるか否かを検出している。
　なお、上記した判定レベルＶｒｅｆ_α およびＶｒｅｆ_β は、サージ電圧Ｖｓの許容上限値となる耐圧Ｖｒｅｆに対して、次式（１）の関係を満たすように設定されている。また、判定レベルの下限値Ｖｒｅｆ_α および上限値Ｖｒｅｆ_β は、次式（２）に示すように、サージ電圧Ｖｓの適正許容値の範囲を示している。
　Ｖｒｅｆ_α ＜Ｖｒｅｆ_β ＜Ｖｒｅｆ 　　　…（１）
　Ｖｒｅｆ_α ＜Ｖｓ ＜Ｖｒｅｆ_β 　　　　　…（２）
　なお、上記した式（２）で示されるサージ電圧Ｖｓの適正許容値の範囲は、サージ電圧の「狙い値」として設定されるもので、所定の幅をもって範囲として設定することで実際の制御動作での安定性を確保するようにしている。また、サージ電圧Ｖｓの適正許容値の範囲は、耐圧Ｖｒｅｆに対して少し低い値となるようにマージンを設定している。これによって後述するように、電源変動にも対応できるように構成されている。
　遅延回路５０は、第１コンパレータ３０および第２コンパレータ４０の判定結果を入力し、これらの判定結果に基づいて、遅延時間Ｔｄを変更設定して駆動電流出力部６０にタイミング信号として出力する。遅延時間Ｔｄは、駆動電流出力部６０によるゲート駆動電流Ｉｇｏｆｆの切り換えタイミングを設定するものである。
　駆動電流出力部６０は、ＭＯＳトランジスタ１のゲートに対して、ターンオフ時のゲート駆動電流Ｉｇｏｆｆを第１のゲート駆動電流Ｉｇｏｆｆ１および第２のゲート駆動電流Ｉｇｏｆｆ２の２段階で切り替えて流すように構成されている。
　駆動電流出力部６０は、外部からターンオフ開始信号が与えられると、ＭＯＳトランジスタ１をターンオフさせるために、まず、ゲート駆動電流Ｉｇｏｆｆを第１のゲート駆動電流Ｉｇｏｆｆ１に設定してターンオフ駆動を開始する。駆動電流出力部６０は、この後、遅延時間Ｔｄが経過して遅延回路５０からタイミング信号が与えられると、ゲート駆動電流Ｉｇｏｆｆを第１のゲート駆動電流Ｉｇｏｆｆ１よりも電流レベルが低い第２のゲート駆動電流Ｉｇｏｆｆ２に切り換えてターンオフ駆動を継続する。
　図２は、サージ電圧検出回路２０の電気的構成を示すもので、分圧回路２１、オペアンプ２２、ｎｐｎ型のトランジスタ２３およびコンデンサ２４を備えている。分圧回路２１は、２個の分圧抵抗２１ａ、２１ｂを直列にした回路で、ＭＯＳトランジスタ１のドレインとソースの間に接続され、ＭＯＳトランジスタ１のターンオフ時に発生するサージ電圧Ｖｓを、分圧出力Ｖｄｉｖとして出力する。
　オペアンプ２２は、非反転入力端子に分圧回路２１の分圧出力Ｖｄｉｖが入力され、出力端子はトランジスタ２３のベースに接続される。トランジスタ２３は、コレクタが直流電源ＶＤに接続され、エミッタがコンデンサ２４を介してグランドに接続されている。オペアンプ２２の反転入力端子はトランジスタ２３のエミッタに接続される。
　上記の構成により、サージ電圧検出回路２０は、ＭＯＳトランジスタ１のドレイン－ソース間電圧Ｖｄｓを分圧回路２１により分圧した分圧電圧Ｖｄｉｖをオペアンプ２２にてモニタし、コンデンサ２４の端子電圧よりも高くなるとトランジスタ２３がオンする。コンデンサ２４は、端子電圧が分圧電圧Ｖｄｉｖに等しくなるまで充電される。
　この結果、ＭＯＳトランジスタ１のドレイン－ソース間電圧Ｖｄｓがサージ電圧Ｖｓを経て低下したときに、コンデンサ２４の端子電圧はサージ電圧Ｖｓに相当する電圧になるまで充電されることになり、この結果、コンデンサ２４の端子電圧としてサージ電圧Ｖｓを検出することができる。
　次に、上記構成の作用を説明するに先立って、図９から図１４を参照して、ＡＧＣ技術について概略的に説明するとともに、そのＡＧＣ技術における技術的課題から本開示に至った経緯を示す。
　すなわち、まず、図９に示すように、ゲート駆動型の半導体スイッチング素子として、例えば２つのＭＯＳトランジスタＡ、Ｂを直列に接続した負荷給電回路において、駆動ＩＣによりオンオフの駆動制御を行う構成を対象とする。ＭＯＳトランジスタＡおよびＢの直列回路が直流電源ＶｄとグランドＧＮＤとの間に接続され、ＭＯＳトランジスタＡとＢとの間の共通接続点が誘導性負荷Ｌに接続される構成である。
　駆動ＩＣは、ＭＯＳトランジスタＢをオフ状態に保持し、ＭＯＳトランジスタＡをオン駆動することで誘導性負荷Ｌに直流電源Ｖｄから給電し、ＭＯＳトランジスタＡをオフ駆動した後にＭＯＳトランジスタＢをオン駆動することで誘導性負荷ＬからグランドＧＮＤ側に電流を流す。
　このとき、ＭＯＳトランジスタＡ、Ｂをターンオフ駆動する際に、通電系統に介在する寄生インダクタンスＬｓや誘導性負荷Ｌのインダクタンスにより発生するサージ電圧が、ＭＯＳトランジスタＡ、Ｂのドレイン・ソース間に印加された状態となる。ＭＯＳトランジスタに耐圧を超えるサージ電圧Ｖｓが印加されるとダメージを受けたり、損傷、破壊に至ったりするので、抑制する必要がある。サージ電圧はターンオフ時間が短いほど大きくなる。
　一方で、ＭＯＳトランジスタにおいては、ターンオン状態で流れていたドレイン電流がターンオフ駆動時に減少する際に、ドレイン・ソース間電圧Ｖｄｓとの積を積分した値に相当するターンオフ損失Ｌｔｏｆｆが発生する。つまり、ＭＯＳトランジスタに電圧が印加された状態で流れる電流によって発生するターンオフ損失Ｌｔｏｆｆは、ターンオフ時間が長いとそれだけ大きくなる。
　駆動ＩＣは、上記したサージ電圧Ｖｓを抑制しつつ、ターンオフ損失Ｌｔｏｆｆを抑制することが求められる。この場合、図１０に示すように、駆動ＩＣにより例えばＭＯＳトランジスタＢをターンオフ駆動する際に、ゲート駆動電流Ｉｇｏｆｆを流すと、ドレイン電圧Ｖｄｓが上昇する期間中にドレイン電流Ｉｄが減少していくので、これらの積すなわち面積に相当する部分がターンオフ損失Ｌｔｏｆｆとなる。
　このとき、低速スイッチング動作では、ゲート駆動電流Ｉｇｏｆｆが小さいため、ドレイン電流Ｉｄの変化が小さくなり、ターンオフ時間は長くなる。これにより、サージ電圧Ｖｓは小さく抑制することができるが、ターンオフ損失Ｌｔｏｆｆは大きくなる。また、高速スイッチング動作では、ゲート駆動電流Ｉｇｏｆｆが大きいため、ドレイン電流Ｉｄの変化が大きくなり、ターンオフ時間は短くなる。これにより、サージ電圧Ｖｓは大きくなるが、ターンオフ損失Ｌｔｏｆｆは小さくすることができる。
　ＭＯＳトランジスタのターンオフ駆動に関しては、上記のようにサージ電圧Ｖｓの抑制とターンオフ損失Ｌｔｏｆｆの抑制は、ゲート駆動電流Ｉｇｏｆｆのレベルを設定する際にトレードオフの関係となる。これは、例えば、図１１に示すように、ゲート駆動電流Ｉｇｏｆｆをパラメータとしたときのサージ電圧Ｖｓとターンオフ損失Ｌｔｏｆｆとの関係が、白丸で示す点を破線で結んだような特性曲線となる。
　このため、ゲート駆動電流Ｉｇｏｆｆを固定的に設定してターンオフ駆動する場合には、図１１の破線で示す条件から、サージ電圧Ｖｓが耐圧Ｖｒｅｆ以下となる条件を満たした範囲で、ターンオフ損失Ｌｔｏｆｆをできるだけ低減させるゲート駆動電流Ｉｇｏｆｆを設定することが一般的であった。
　これに対して、本開示が前提とするＡＧＣ技術では、図１１中の低速スイッチング領域で大きくなっていたターンオフ損失Ｌｔｏｆｆについても、実質的にこれを低減できるようにしたターンオフ駆動を実現するものである。
　具体的には、図１２に示すように、ターンオフ駆動の開始時点では高速スイッチングを行う条件の大きい第１のゲート駆動電流Ｉｇｏｆｆ１を設定し、サージ電圧Ｖｓが高くなる前に低速スイッチングを行う条件の小さい第２のゲート駆動電流Ｉｇｏｆｆ２を設定するように切り替えるものである。
　これにより、図１２に示しているように、第１のゲート駆動電流Ｉｇｏｆｆ１の期間中はドレイン電圧Ｖｄｓの傾きが大となり、ゲート駆動電流が少ない場合に比べて短時間でドレイン電圧Ｖｄｓが上昇するので、ターンオフ損失Ｌｔｏｆｆを低減している。また、第２のゲート駆動電流Ｉｇｏｆｆ２に切り替わると、ドレイン電圧Ｖｄｓの傾きが減少するので、サージ電圧Ｖｓを抑制することができている。
　この場合、前提となるＡＧＣ制御は、対象となるスイッチング素子の特性ばらつきを考慮して安全サイドで動作させる条件が選択されるので、第１のゲート駆動電流Ｉｇｏｆｆ１から第２のゲート駆動電流Ｉｇｏｆｆ２への切り替えタイミングが最適条件からずれることがあり、ターンオフ損失Ｌｔｏｆｆの低減を最適に設定することが難しくなる。また、サージ電圧をモニタしていない構成では、確実にサージ電圧が耐圧の範囲にあるかどうかが不明となる。
　そこで、本実施形態においては、第１のゲート駆動電流Ｉｇｏｆｆ１から第２のゲート駆動電流Ｉｇｏｆｆ２への切り替えタイミングをあらかじめ設定しておくのではなく、対象となるスイッチング素子であるＭＯＳトランジスタ１の特性に対応して最適な条件となるように設定する構成が採用されている。またＭＯＳトランジスタ１のサージ電圧Ｖｓをモニタして切り換えタイミングを設定するので、確実に耐圧Ｖｒｅｆよりも低いサージ電圧Ｖｓの条件で駆動させることができる。また、このような切り換えタイミングの設定を常に自動的に実施することで、動作条件が変動する場合でもこれに対応することができる構成となっている。
　図１３は、第１のゲート駆動電流Ｉｇｏｆｆ１から第２のゲート駆動電流Ｉｇｏｆｆ２への最適な切り換えタイミングおよびその前後でのドレイン電圧Ｖｄｓおよびドレイン電流Ｉｄとターンオフ損失Ｌｔｏｆｆとの関係を４つのパターンで示している。ゲート駆動電流Ｉｇｏｆｆは、時刻ｔ０で第１のゲート駆動電流Ｉｇｏｆｆ１を流し、切り換えタイミングの時刻ｔｘで第２のゲート駆動電流Ｉｇｏｆｆ２に切り替える。
　まず、Ａの切り替えタイミングが早い場合１のパターンでは、ドレイン電圧Ｖｄｓが電源電圧に達する前の時刻ｔｘａに切り替えているため、ドレイン電流Ｉｄが時刻ｔｘの後にも流れ、ターンオフ損失Ｌｔｏｆｆを増大させている。一方、サージ電圧Ｖｓは、低く抑えられていて耐圧までまだ余裕がある状態である。
　次に、Ｂの切り替えタイミングが早い場合２のパターンでは、ドレイン電圧Ｖｄｓが電源電圧に達した時点ｔｘｂで切り替えているので、ターンオフ損失Ｌｔｏｆｆは比較的最適状態に近づいている。また、サージ電圧Ｖｓについては、耐圧に近づきつつあるが、少し余裕がある状態である。
　Ｃの最適タイミングのパターンでは、ドレイン電圧Ｖｄｓが電源電圧と耐圧との間にある時刻ｔｘｃのタイミングで切り替えられ、ターンオフ損失Ｌｔｏｆｆは最も少なくなる状態となり、耐圧も最適な状態である。
　そして、Ｄの切り替えタイミングが遅い場合のパターンでは、ドレイン電圧Ｖｄｓがサージ電圧Ｖｓを経た後の時刻ｔｘｄのタイミングで切り替えられているので、ターンオフ損失Ｌｔｏｆｆは少なく抑制されているが、サージ電圧Ｖｓが高くなって耐圧をオーバーした状態となっている。
　以上の結果をまとめると、図１４に示すようになる。すなわち、ＭＯＳトランジスタ１のドレイン電圧Ｖｄｓがターンオフ開始時点からターンオフ後に電源電圧に達するまでの期間中において、第１のゲート駆動電流Ｉｇｏｆｆ１から第２のゲート駆動電流Ｉｇｏｆｆ２に切り替えるタイミングに応じて、サージ電圧Ｖｓおよびターンオフ損失Ｌｔｏｆｆの大きさが変化する様子が示されている。
　上記のように、最適な切り換えタイミングは、Ｃのパターンの時刻ｔｘｃであり、サージ電圧Ｖｓは耐圧を満たしており、ターンオフ損失Ｌｔｏｆｆも比較的低い値となっている。時刻ｔｘｃよりも早いタイミングで切り替えるＡやＢの場合には、サージ電圧Ｖｓは耐圧を満たしているが、ターンオフ損失Ｌｔｏｆｆが大きくなっている。そして、時刻ｔｘｃよりも遅いタイミングで切り替えるＤの場合には、ターンオフ損失Ｌｔｏｆｆは小さくなっているが、サージ電圧Ｖｓが耐圧を超えている。
　この結果から、サージ電圧検出回路２０により、Ｃのパターンに対応するドレイン電圧Ｖｄｓを検出した時点ｔｘｃを切り換えタイミングとして設定するように制御すればよいことがわかる。
　次に、本実施形態における具体的な制御内容について、図３から図８を参照して説明する。
　まず、図３を参照してサージ電圧検出回路２０の動作について説明する。この構成では、ＭＯＳトランジスタ１は、ドレインが負荷を介して電源に接続され、ソースがグランドに接続された状態としている。ＭＯＳトランジスタ１は、オン状態ではドレイン電圧Ｖｄｓはほぼグランドレベルとなっている。
　ターンオフ信号によってＭＯＳトランジスタ１がオフ動作されると、ゲートの電位が低下し、閾値電圧近傍に達する時刻ｔａでオフ状態に移行し始め、ドレイン電圧Ｖｄｓが上昇し始める。ドレイン電圧Ｖｄｓは、ＭＯＳトランジスタ１のオフ状態が進行するにしたがって上昇し、負荷の種類や寄生インダクタンスの影響で電源電圧を超えて上昇し、時刻ｔｂでサージ電圧Ｖｓに達する。この後、ドレイン電圧Ｖｄｓは下降していって時刻ｔｃで電源電圧になる。
　サージ電圧検出回路２０においては、このとき、ドレイン電圧Ｖｄｓを分圧回路２１においてモニタしており、分圧電圧Ｖｄｉｖがオペアンプ２２に入力される。初期状態ではコンデンサ２４の端子電圧すなわちサージ電圧の検出電圧Ｖｓは０Ｖであるから、オペアンプ２２は、トランジスタ２３を駆動してコンデンサ２４に充電する。
　オペアンプ２２によるコンデンサ２４への充電動作は、分圧電圧Ｖｄｉｖがサージ電圧Ｖｓに相当する電圧に達するまで行われる。ＭＯＳトランジスタ１のドレイン電圧Ｖｄｓが時刻ｔｂを過ぎて低下し始めると、分圧電圧Ｖｄｉｖも低下するので、オペアンプ２２はトランジスタ２３の駆動を停止し、サージ電圧の検出電圧Ｖｓは保持された状態となる。この結果、サージ電圧検出回路２０により、ＭＯＳトランジスタ１のドレイン電圧Ｖｄｓがピーク値となるときのサージ電圧Ｖｓが検出できる。
　次に、図４から図８を参照してゲート駆動装置１０による遅延時間Ｔｄの調整制御について説明する。図４は、ゲート駆動装置１０がＭＯＳトランジスタ１のゲートに与えるゲート駆動電流の時間推移とこのときのＭＯＳトランジスタ１のドレイン電圧Ｖｄｓの時間推移を示している。
　図示のように、ゲート駆動装置１０は、ターンオフ開始信号が与えられると、オン状態のＭＯＳトランジスタ１に対して、時刻ｔ１において第１のゲート駆動電流Ｉｇｏｆｆ１でゲートから電荷を流す。ＭＯＳトランジスタ１のゲート電圧が低下してくると、ドレイン電圧Ｖｄｓが時刻ｔ２で上昇し始める。この後、ゲート駆動装置１０は、時刻ｔ１から遅延時間Ｔｄが経過した時刻ｔ３になると、第１のゲート駆動電流Ｉｇｏｆｆ１から第２のゲート駆動電流Ｉｇｏｆｆ２に切り換える。
　ＭＯＳトランジスタ１のドレイン電圧Ｖｄｓは、少し緩やかな変化で上昇するようになり、電源電圧を超えて上昇して時刻ｔ４でピーク電圧すなわちサージ電圧Ｖｓに達する。以後、ＭＯＳトランジスタ１のドレイン電圧Ｖｄｓは、低下し始め、時刻ｔ５で電源電圧に落ち着くようになる。
　図５は、ゲート駆動装置１０による遅延時間Ｔｄの調整制御についての流れを示している。以下、ゲート駆動装置１０内の各部における動作を図５の流れに従って説明する。ゲート駆動装置１０は、オン状態に駆動制御しているＭＯＳトランジスタ１に対して、外部からターンオフ開始信号が入力されると、以下のようなターンオフ駆動の制御を常時実施している。
　まず、ゲート駆動装置１０は、ステップＳ１００で、遅延時間Ｔｄの初期値としてＴｄ０を設定する。遅延時間Ｔｄは、遅延回路５０が駆動電流出力部６０に対して設定する信号の値であり、駆動電流出力部６０は、遅延時間Ｔｄが経過してタイミング信号が与えられた時点がゲート駆動電流Ｉｇｏｆｆを第１のゲート駆動電流Ｉｇｏｆｆ１から第２のゲート駆動電流Ｉｏｆｆ２に切り替えるタイミングとなる。
　この場合、遅延時間Ｔｄの初期値Ｔｄ０の値は、ＭＯＳトランジスタ１の特性ばらつきを考慮してサージ電圧Ｖｓが耐圧を超えない範囲の値に設定される。すなわち、この初期値Ｔｄ０は、ＭＯＳトランジスタ１は破壊に至ることがない安全側であるが、ターンオフ損失Ｌｔｏｆｆが大きくなる値に設定されている。
　次に、ゲート駆動装置１０は、ステップＳ１１０で、駆動電流出力部６０によりＭＯＳトランジスタ１のターンオフ駆動を開始する。ここでは、駆動電流出力部６０は、ＭＯＳトランジスタ１のゲートに対して、第１のゲート駆動電流Ｉｇｏｆｆ１で電荷を放電させるように動作する。駆動電流出力部６０は、遅延時間Ｔｄが経過してタイミング信号が与えられると、第２のゲート駆動電流Ｉｇｏｆｆ２に切り換えてＭＯＳトランジスタ１のゲートの電荷を放電させるようになる。
　これにより、ターンオン状態であったＭＯＳトランジスタ１は、時刻ｔ１で第１のゲート駆動電流Ｉｇｏｆｆ１でターンオフのゲート駆動が開始され、ゲート電圧が低下して閾値電圧に達すると、ドレイン電圧Ｖｄｓが上昇し始める。ドレイン電圧Ｖｄｓが上昇している途中で、時刻ｔ３になると、ゲート駆動電流Ｉｇｏｆｆが第１のゲート駆動電流Ｉｇｏｆｆ１よりも小さい第２のゲート駆動電流Ｉｇｏｆｆ２に切り替えられる。これにより、ドレイン電圧Ｖｄｓの上昇する傾きは第１のゲート駆動電流Ｉｇｏｆｆ１の時よりも小さくなる。
　この後、ドレイン電圧Ｖｄｓは電源電圧を超えて上昇し、時刻ｔ４でサージ電圧Ｖｓに達した後に時刻ｔ５で電源電圧に戻る。この結果、時刻ｔ５で、ＭＯＳトランジスタ１はターンオフされ、ゲートの電荷も放電されたため、第２のゲート駆動電流Ｉｇｏｆｆ２はゼロになる。
　次に、ステップＳ１２０で、サージ電圧検出回路２０は、ＭＯＳトランジスタ１のドレイン電圧Ｖｄｓが時刻ｔ４でピーク値すなわちサージ電圧Ｖｓに達したことで、これをホールドしてサージ電圧Ｖｓとして第１コンパレータ３０、および第２コンパレータ４０に入力する。
　このサージ電圧Ｖｓは、第１コンパレータ３０および第２コンパレータ４０により、前述した式（２）で示す適正許容値の範囲にあるか否かが判定される。まず、ステップＳ１３０で、第１コンパレータ３０は、サージ電圧検出回路２０から入力されたサージ電圧Ｖｓのレベルが判定レベルＶｒｅｆ_α 以上であるか否かを判定する。
　この場合、前述したように、遅延時間Ｔｄの初期値Ｔｄ０が短く設定されているので、サージ電圧Ｖｓも小さく、適正許容値の範囲に達していない状態が想定されている。これにより、ステップＳ１３０では、初期的にはＮＯと判断されてステップＳ１４０に移行し、遅延時間Ｔｄを前回の遅延時間Ｔｄに対して所定時間ΔＴだけ長く設定する。
　遅延時間Ｔｄを長くするように変更することは、ゲート駆動電流Ｉｇｏｆｆとして、高いレベルの第１のゲート駆動電流Ｉｇｏｆｆ１を流す期間を長くすることであり、これによって、サージ電圧Ｖｓが増大することとなる。このとき増大したサージ電圧Ｖｓが上記した適正許容値の範囲を超えて大きな値とならないように、所定時間ΔＴの値は適切な時間に設定されている。
　この後、ＭＯＳトランジスタ１は再びターンオン駆動された状態となり、次のターンオフ開始信号が与えられたときに、ゲート駆動装置１０は、ステップＳ１１０に戻り、駆動電流出力部６０によりＭＯＳトランジスタ１のターンオフ駆動を開始する。このとき、駆動電流出力部６０は、第１のゲート駆動電流Ｉｇｏｆｆ１でＭＯＳトランジスタ１のゲート電荷の放電を開始し、新たに設定された遅延時間Ｔｄが経過してタイミング信号があたえられると、第２のゲート駆動電流Ｉｇｏｆｆ２に切り換える。
　これにより、ターンオン状態であったＭＯＳトランジスタ１は、時刻ｔ１においてゲート駆動電流Ｉｇｏｆｆ１でターンオフのゲート駆動が開始され、ゲート電圧が低下して閾値電圧に達すると、ドレイン電圧Ｖｄｓが上昇し始める。ドレイン電圧Ｖｄｓが上昇している途中で、時刻ｔ３になると、ゲート駆動電流Ｉｇｏｆｆが第１のゲート駆動電流Ｉｇｏｆｆ１よりも小さい第２のゲート駆動電流Ｉｇｏｆｆ２に切り替えられる。これにより、ドレイン電圧Ｖｄｓの上昇する傾きは第１のゲート駆動電流Ｉｇｏｆｆ１の時よりも小さくなる。
　この後、ドレイン電圧Ｖｄｓは電源電圧を超えて上昇し、時刻ｔ４でサージ電圧Ｖｓに達した後に時刻ｔ５で電源電圧に戻る。この結果、時刻ｔ５で、ＭＯＳトランジスタ１はターンオフされ、ゲートの電荷も放電されたため、第２のゲート駆動電流Ｉｇｏｆｆ２はゼロになる。
　次に、ステップＳ１２０で、サージ電圧検出回路２０は、ＭＯＳトランジスタ１のドレイン電圧Ｖｄｓが時刻ｔ４でピーク値すなわちサージ電圧Ｖｓに達したことで、これをホールドしてサージ電圧Ｖｓとして第１コンパレータ３０、および第２コンパレータ４０に入力する。このとき、第１のゲート駆動電流Ｉｇｏｆｆ１の時間が長くなっていることから、サージ電圧Ｖｓは前回よりも高い値となる。
　例えば、サージ電圧Ｖｓが判定レベルＶｒｅｆ_α とＶｒｅｆ_β との間の電圧つまり適正許容値の範囲に達した場合には、ステップＳ１３０で、第１のコンパレータ３０は、ＹＥＳと判定してステップＳ１５０に移行する。さらに、ステップＳ１５０では、第２のコンパレータ４０は、サージ電圧Ｖｓが判定レベルＶｒｅｆ_β よりも小さいことからＹＥＳとなり、ステップＳ１６０に進む。ステップＳ１６０では、実質的には何も実施しないが、遅延時間Ｔｄを変更せず、前回設定した遅延時間Ｔｄを維持した状態でステップＳ１１０に戻る。
　なお、サージ電圧Ｖｓがまだ適正許容値の範囲に入らない場合で、ステップＳ１３０でＮＯとなる場合には、まだ遅延時間Ｔｄが短いため、ステップＳ１４０で再び遅延時間Ｔｄに所定時間ΔＴが加算される。以下、同様にして、ステップＳ１１０～Ｓ１３０を実行し、ターンオフ時のサージ電圧Ｖｓが適正許容値の範囲となるまで遅延時間Ｔｄが変更設定される。
　このようにして、サージ電圧Ｖｓが適正許容値の範囲すなわち判定レベルＶｒｅｆ_α以上で、且つ判定レベルＶｒｅｆ_β未満になると、ステップＳ１３０およびＳ１５０にてＹＥＳとなり、このとき設定している遅延時間Ｔｄが適切な遅延時間に設定されていることとなり、ステップＳ１６０では、この遅延時間Ｔｄを変更設定することなく保持された状態となる。
　一方、何らかの変動要素によって上記のようにして設定された遅延時間Ｔｄでも、サージ電圧Ｖｓの値が適正許容値の範囲を外れてしまうことがある。例えば、サージ電圧Ｖｓが判定レベルＶｒｅｆ_α よりも小さくなった場合には、ステップＳ１３０でＮＯと判断され、ステップＳ１４０で、遅延時間Ｔｄに所定時間ΔＴだけ加算した値に再設定する。
　また、サージ電圧Ｖｓが判定レベルＶｒｅｆ_β 以上に大きくなった場合には、ステップＳ１５０でＮＯと判断され、ステップＳ１７０で、遅延時間Ｔｄを所定時間ΔＴだけ減算した値に再設定する。
　このように、サージ電圧Ｖｓが変動して適正許容値の範囲を外れた場合でも、その都度、遅延時間Ｔｄを調整して再設定することで、再び適正許容値の範囲内に入るように制御することができる。
　次に、上記の遅延時間Ｔｄの調整処理は、図６で示すように、３つの状態を経て適正値となるように実施されている。遅延時間Ｔｄが初期値Ｔｄ０に設定された状態では、図６中、左側に示しているように、ターンオフ時の第１のゲート駆動電流Ｉｇｏｆｆ１で時刻ｔ１に通電を開始すると、ゲート電圧が閾値電圧に近づいてドレイン電圧Ｖｄｓが時刻ｔ２で上昇し始める。このときのドレイン電圧Ｖｄｓの上昇の傾きは大きい。
　この後、初期値Ｔｄ０に設定された遅延時間Ｔｄが経過した時刻ｔ３になると、第２のゲート駆動電流Ｉｇｏｆｆ２に切り替えられ、ドレイン電圧Ｖｄｓの上昇の傾きは小さくなる。ドレイン電圧Ｖｄｓは、電源電圧を超えて上昇し、時刻ｔ４でサージ電圧Ｖｓに達してから下降していく。ドレイン電圧Ｖｄｓは時刻ｔ５で電源電圧に等しくなる。ＭＯＳトランジスタ１はオフ状態となるので、ゲート駆動電流Ｉｇｏｆｆはゼロになる。
　制御開始直後の遅延時間Ｔｄ０は短く設定されているので、サージ電圧Ｖｓは適正許容値の範囲すなわち、判定値Ｖｒｅｆ_α に達していない程度の低い値となる。したがって、耐圧に対する余裕は大きく耐圧をオーバーすることはないが、ドレイン電圧Ｖｄｓが上昇する期間が長いため、ターンオフ損失Ｌｔｏｆｆは大きい状態である。
　このため、遅延回路５０により遅延時間Ｔｄは調整され、所定時間ΔＴだけ加算される。遅延時間Ｔｄが調整されると、図６中、中央に示されるように、時刻ｔ２から時刻ｔ３までの時間が長くなり、ドレイン電圧Ｖｄｓの上昇傾きが大きい状態の期間が長くなり、サージ電圧Ｖｓは大きくなる。
　このようにして、遅延回路５０により遅延時間Ｔｄが調整され、最適な値に設定されると、図６中、右側に示しているように、サージ電圧Ｖｓが適正許容値の範囲すなわち判定値Ｖｒｅｆ_α とＶｒｅｆ_β との間に入る。これによって、サージ電圧Ｖｓが耐圧Ｖｒｅｆを超えない範囲で、ターンオフ損失Ｌｔｏｆｆを抑制した遅延時間Ｔｄを設定することができる。
　このように遅延時間Ｔｄを最適な値に設定した状態では、図７に示すように、サージ電圧Ｖｓは、適正許容値の範囲に入るように調整される。図中、サージ電圧Ｖｓが適正許容値の範囲よりも小さい領域となる場合には、遅延時間Ｔｄが増加されるように調整することとなり、逆に、サージ電圧Ｖｓが適正許容値の範囲よりも大きい領域となる場合には、遅延時間Ｔｄが短縮されるように調整することとなる。
　なお、前述のように、遅延時間Ｔｄを最適な値に調整設定した場合でも、例えば、電源電圧が上昇するなどの環境変化が生ずると、図８に示すように、サージ電圧Ｖｓが適正許容値の範囲を超えた大きいサージ電圧Ｖｓｘになることがある。このような場合に備えて、サージ電圧Ｖｓの適正許容値の範囲は耐圧Ｖｒｅｆに対して一定のマージンをもって設定されている。これにより、サージ電圧Ｖｓｘは、短縮調整の領域に入るので、前述した図５の流れに従って、遅延時間Ｔｄは短くなるように再調整される。
　このような第１実施形態によれば、ＭＯＳトランジスタ１を駆動電流出力部６０により高い第１のゲート駆動電流Ｉｇｏｆｆ１から低い第２のゲート駆動電流Ｉｇｏｆｆ２に切り換えるときの切り替えタイミングを、サージ電圧検出回路２０およびコンパレータ３０、４０および遅延回路５０を設けて遅延時間Ｔｄとして設定する構成とした。
　これにより、サージ電圧検出回路２０により検出するサージ電圧Ｖｓのレベルが、耐圧Ｖｒｅｆに対して少し低く設定された適正許容値の範囲に入るように遅延時間Ｔｄを設定することができ、ＭＯＳトランジスタ１の特性のばらつきや、特性の経年変化にも対応して常に適正な遅延時間Ｔｄで駆動させることができる。この結果、耐圧Ｖｒｅｆを超えない範囲で、且つターンオフ損失Ｌｔｏｆｆを最も低くしてターンオフ駆動させることができる。
　また、上記のように、サージ電圧Ｖｓのレベルを、耐圧Ｖｒｅｆに対してマージンを持って設定する適正許容値の範囲に入るように遅延時間Ｔｄを調整するので、電源電圧の変動にも対応してサージ電圧Ｖｓが耐圧Ｖｒｅｆを超えるのを抑制することができる。
　（第２実施形態）
　図１５から図１９は第２実施形態を示すもので、第１実施形態で用いた遅延回路５０の具体的な構成について示している。図１５は、遅延回路５０の構成型をＡ～Ｄの４つの型で示している。遅延回路５０の機能として、遅延時間Ｔｄを変更設定する機能を達成する必要がある。
　構成型のＡ型は、回路方式としてＣＲ時定数により調整する構成で、抵抗値を変更することで調整を行うものである。Ｂ型は、回路方式として定電流でコンデンサに充電を行い、閾値電圧に達した時点までを遅延時間とする構成で、定電流の値を変更することで調整を行うものである。
　Ｃ型は、回路方式としてインバータ回路で発生する遅延時間を利用して、複数個のインバータ回路を直列に設ける構成で、個数を変更することで遅延時間を調整するものである。Ｄ型は、回路方式として発信回路とカウンタを設ける構成で、カウント値を変更することで遅延時間を調整するものである。
　以下、具体例について一例を示す。図１６は、Ａ型の遅延回路１００を示している。端子Ｐへの入力信号Ｓｉｎを遅延時間Ｔｄが経過した時点で端子Ｑから出力信号Ｓｏｕｔとして出力する構成である。入力信号Ｓｉｎは、ターンオフ開始信号に相当し、出力信号Ｓｏｕｔは遅延時間Ｔｄの切り替えタイミング信号となる。また、調整信号はコンパレータ３０、４０の検出結果から遅延時間Ｔｄを長くするか短くするかに応じた信号として入力される。
　直列接続した複数の抵抗１０１とコンデンサ１０２からなるＣＲ時定数回路が設けられており、各抵抗１０１の両端子には短絡用のアナログスイッチ１０３が接続されている。複数のアナログスイッチ１０３は、調整回路１０４によりオンオフの制御が行われる。バッファ回路１０５は、コンデンサ１０２の端子電圧が閾値電圧に達するとハイレベルの信号を端子Ｑに出力する。
　上記構成において、調整回路１０４は、初期的にはアナログスイッチ１０３を所定個数オン状態として短いＣＲ時定数を設定する。これにより、遅延時間Ｔｄ０に相当する遅延時間Ｔｄを設定する。調整信号が入力されて遅延時間Ｔｄを変更設定する場合には、調整回路１０４は、オン状態のアナログスイッチ１０３をオフさせることにより抵抗１０１を有効にし、ＣＲ時定数を長くあるいは短くすることができる。これにより、遅延時間Ｔｄを所定時間ΔＴだけ変更設定することができる。
　図１７は、Ｂ型の遅延回路２００を示している。電流値を調整することができる定電流回路２０１とＭＯＳトランジスタ２０２を直列に接続して電源とグランドとの間に接続している。定電流回路２０１は、定電流値が電流調整回路２０１ａにより変更設定される。電流調整回路２０１ａは、調整信号に応じて電流値を変更設定する。
　ＭＯＳトランジスタ２０２のゲートは、端子Ｐへの入力信号Ｓｉｎをインバータ回路２０３で反転した信号が与えられる。コンデンサ２０４は、定電流回路２０１により充電される。コンデンサ２０４の端子電圧が閾値電圧に達するとバッファ回路２０５からハイレベルの信号を端子Ｑに出力する。
　ハイレベルの入力信号Ｓｉｎが入力されると、ＭＯＳトランジスタ２０２はオン状態からオフ状態に変化する。コンデンサ２０４は、電荷が放電されていた状態から、定電流回路２０１で設定された定電流で充電が開始される。コンデンサ２０４への充電が進んで、遅延時間が経過して端子電圧が閾値電圧に達するとハイレベルの信号Ｓｏｕｔが端子Ｑに出力される。
　上記構成において、電流調整回路２０１ａは、初期的には定電流回路２０１の定電流値を大きい値に設定してコンデンサ２０４の端子電圧が早く上昇するように設定されている。これにより、遅延時間Ｔｄ０に相当する遅延時間Ｔｄを設定する。調整信号が入力されて遅延時間Ｔｄを変更設定する場合には、電流調整回路２０１ａは、定電流値を所定値だけ変更することでコンデンサ２０４の充電時間を長くあるいは短くする。これにより、遅延時間Ｔｄを所定時間ΔＴだけ変更設定することができる。
　図１８は、Ｃ型の遅延回路３００を示している。遅延回路３００においては、遅延時間をつくるためのインバータ３０１が２個を一組として複数組が直列に接続されている。直列接続された複数個のインバータ３０１は、初段の入力端子は端子Ｐに接続され、終段のものの出力端子はアナログスイッチ３０２を介して端子Ｑに接続されている。また、端子Ｑは、端子Ｐとの間に別のアナログスイッチ３０２が接続され、さらに、２個ずつのインバータ３０１の接続点との間にもそれぞれ別々のアナログスイッチ３０２が接続されている。複数のアナログスイッチ３０２は、調整回路３０３によりオンオフの制御が行われる。
　上記構成において、調整回路３０３は、初期的にはあらかじめ設定されたアナログスイッチ３０２をオン状態として所定個数のインバータ３０１を端子ＰとＱとの間に接続した状態に設定する。これにより、端子Ｐへの入力信号Ｓｉｎは、所定個数のインバータ３０１を介してオン状態のアナログスイッチ３０２から端子Ｑに出力信号Ｓｏｕｔとして出力される。このとき、経由したインバータ３０１の個数分の遅延時間により遅延時間Ｔｄ０に相当する遅延時間Ｔｄが設定される。
　また、調整信号が入力されて遅延時間Ｔｄを変更設定する場合には、調整回路３０２は、オン状態のアナログスイッチ３０２をオフさせ、隣接するアナログスイッチ３０２をオンさせることにより、経由するインバータ３０１の個数を２個変更した状態にする。これにより、遅延時間Ｔｄを所定時間ΔＴだけ変更設定することができる。
　図１９は、Ｄ型の遅延回路４００を示している。遅延回路４００においては、端子Ｐは、リングオシレータ４０１、カウンタ４０２およびコンパレータ４０３を介して端子Ｑに接続される。コンパレータ４０３の他方の入力端子にはレジスタ４０４が接続される。
　リングオシレータ４０１は、端子Ｐの入力信号Ｓｉｎによりトリガが与えられると、所定周波数のパルス信号をカウンタ４０２に出力する。コンパレータ４０３は、カウンタ４０２から入力されるパルスのカウント信号のレベルがレジスタ４０４により設定された参照レベルに達すると端子Ｑに出力信号Ｓｏｕｔを出力する。レジスタ４０４は、遅延時間を設定するための調整信号が入力されると、遅延時間を変更設定した参照レベルの信号をコンパレータ４０３に出力する。
　上記構成において、レジスタ４０４は、初期的にはあらかじめ設定された参照レベルの信号をコンパレータ４０３に出力している。これにより、カウンタ４０２によりパルス信号が参照レベルに達するまでの時間が遅延時間Ｔｄ０に相当する遅延時間Ｔｄとして設定される。
　また、調整信号が入力されて遅延時間Ｔｄを変更設定する場合には、レジスタ４０４は、参照レベルを所定値だけ変更設定することで、カウンタ４０２によるパルス信号のカウント数を増加あるいは減少させ、これにより、遅延時間Ｔｄを所定時間ΔＴだけ変更設定することができる。
　以上により、第１実施形態における遅延回路５０では、上記したＡ型からＤ型までの種々の遅延回路１００～４００を用いることで遅延時間を設定することができる。
　なお、遅延回路は、上記の他にも一般的な遅延回路を採用することができる。
　（他の実施形態）
　なお、本開示は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
　上記実施形態においては、遅延時間Ｔｄの調整の制御をＭＯＳトランジスタ１の駆動制御中において常に実施する場合で説明したが、遅延時間Ｔｄの調整の制御は、装置の始動時に実施しても良いし、装置の稼働中の所定のタイミングで定期的に実施しても良い。
　上記実施形態においては、サージ電圧Ｖｓの狙い値として式（２）で示す適正許容値の範囲として設定しているが、この範囲の設定は、制御性を考慮して適宜の範囲に設定することができる。
　また、上記実施形態においては、サージ電圧検出回路２０を設ける構成としたが、サージ電圧Ｖｓは、他の検出構成を採用することもできる。
　上記実施形態においては、ゲート駆動型のスイッチング素子としてＭＯＳトランジスタ１を対象としたが、絶縁ゲート型のバイポーラトランジスタＩＧＢＴ（Insulated Gate Bipolar Transistor）を制御対象とすることもできる。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

Claims (6)

  1. 　ゲート駆動形のスイッチング素子をオンまたはオフのゲート駆動時にゲートを駆動制御するゲート駆動装置であって、
    　前記スイッチング素子のターンオフ時のドレイン－ソース間電圧もしくはコレクタ－エミッタ間電圧のピーク電圧をサージ電圧として検出するサージ電圧検出回路（２０）と、
    　ターンオフ開始信号が与えられると、設定された遅延時間が経過するとタイミング信号を出力する遅延回路（５０）と、
    　前記ターンオフ開始信号が与えられると、前記スイッチング素子のゲートに対して第１ゲート駆動電流を流し始め、前記遅延回路から前記タイミング信号が出力されると前記第１ゲート駆動電流よりも低い第２ゲート駆動電流を流す駆動電流出力部（６０）とを備え、
    　前記遅延回路は、前記サージ電圧検出回路により検出される前記サージ電圧が狙い値と異なるときに、前記遅延時間を変更設定するように構成されるゲート駆動装置。
  2. 　前記狙い値は、判定レベル下限値および上限値で規定される適正許容値の範囲として設定されている請求項１に記載のゲート駆動装置。
  3. 　前記狙い値は、前記スイッチング素子の耐圧に対して所定のマージンを設定した値に設定されている請求項１または２に記載のゲート駆動装置。
  4. 　前記遅延回路は、前記サージ電圧検出回路により検出される前記サージ電圧が前記狙い値よりも小さいときに前記遅延時間を所定時間だけ長く設定し、前記サージ電圧が前記狙い値よりも大きいときに前記遅延時間を所定時間だけ短く設定する請求項１から３のいずれか一項に記載のゲート駆動装置。
  5. 　前記遅延回路は、前記サージ電圧検出回路により検出される前記サージ電圧と前記狙い値とを比較するコンパレータを備える請求項１から４のいずれか一項に記載のゲート駆動装置。
  6. 　ゲート駆動型の２つの半導体スイッチング素子を直列接続して共通接続点から誘導性負荷に給電する構成の負荷給電回路であって、
    　前記２つの半導体スイッチング素子を交互にオンオフ駆動制御する請求項１から５のいずれか一項に記載のゲート駆動装置を備えた負荷給電回路。
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