JP2015204659A - 駆動回路のタイミング調整方法及び駆動回路のタイミング調整回路 - Google Patents

Abstract

【課題】実際に使用する電圧駆動型半導体素子や駆動回路の特性に応じて、ターンオフ時にスイッチング速度を切換えるために駆動信号に付与する遅延時間の調整を適切に行う。【解決手段】ＩＧＢＴ３がターンオフする際に、コレクタ−エミッタ間電圧ＶCEが、立上り開始から電源電圧ＶＨに上昇するまでの時間を立上り完了時間ｔＥとし、立上り完了時間ｔＥが経過した時点におけるゲート電圧ＶＧを推定したものを推定端子電圧ＶＴとする。そして、駆動信号をＩＧＢＴ３をターンオフさせるハイレベルに変化させた時点からローレベルにするまでに、ゲート電圧ＶＧが推定端子電圧ＶＴ以下にならなければ、遅延回路６に設定する遅延時間を単位時間増加させてから駆動信号を再度上述のように変化させ、ゲート電圧ＶＧが最初に推定端子電圧ＶＴ以下になった時点に設定していた遅延時間を遅延回路６に固定的に設定する値として決定する。【選択図】図１

Description

本発明は、駆動回路が電圧駆動型半導体素子をターンオフさせる際にターンオフ速度を途中で変更するタイミングを調整する方法及び回路に関する。

例えばＩＧＢＴなどの電圧駆動型半導体素子を駆動する回路において、ターンオフ時のスイッチング損失を低減するための技術としてアクティブゲートコントロールがある。例えば特許文献１では、ＩＧＢＴのコレクタ−エミッタ間電圧ＶCEの立上りを検出した後、コレクタ電圧がハイサイド電圧に達した際にスイッチング速度を低速に切り替えられるように、遅延手段（コンデンサＣ１）により遅延時間を設定している。

特開２００７−１４２７８８号公報

しかしながら、特許文献１の構成では、ＩＧＢＴのゲート容量や駆動電流のばらつきによりコレクタ電圧の立上り時間がばらつくと、スイッチング速度の切り替えタイミングがずれるため、スイッチング損失の低減が不十分となったり、サージ電圧の増大を招くおそれがある。

本発明は上記事情に鑑みてなされたものであり、その目的は、実際に使用する電圧駆動型半導体素子や駆動回路の特性に応じて、ターンオフ時にスイッチング速度を切換えるために駆動信号に付与する遅延時間の調整を適切に行うことができる駆動回路のタイミング調整方法及び駆動回路のタイミング調整回路を提供することにある。

請求項１記載の駆動回路のタイミング調整方法によれば、電圧駆動型半導体素子がターンオフする際に、導通端子間電圧が、立上り開始から電源電圧ＶＨに上昇するまでの時間を立上り完了時間とすると、その立上り完了時間が経過した時点における導通制御端子の電圧を推定したものを推定端子電圧ＶＴとする。そして、以下のように調整を行う。

駆動信号を、電圧駆動型半導体素子をターンオフさせるレベルに変化させた時点から前記レベルを反転させるまでに導通制御端子の電圧が推定端子電圧ＶＴ以下にならなければ、タイミング信号出力部に設定する遅延時間を所定の単位時間増加させてから駆動信号を再度上述のように変化させる。すなわち、この状態では、放電速度を高速から低速に切り替えるタイミングが早いため、駆動信号のレベルが反転するまでの間に導通制御端子の電圧が推定端子電圧ＶＴに達していないことになる。

そして、導通制御端子の電圧が最初に推定端子電圧ＶＴ以下になった時点に設定していた遅延時間は、放電速度を高速から低速に切り替えるタイミングを丁度、前記立上り完了時間に一致させる時間となっている。したがって、前記遅延時間を、タイミング信号出力部に固定的に設定する値として決定する。これにより、実際に使用する電圧駆動型半導体素子や駆動回路の特性に応じて、駆動回路がターンオフ時の放電速度を高速から低速に切り替えるタイミングを適切に設定できる。

請求項２記載の駆動回路のタイミング調整方法によれば、導通制御部が放電動作を行うために使用している電源電圧をＶＢ，電圧駆動型半導体素子の帰還容量をＣrss，同入力容量をＣissとすると、推定端子電圧ＶＴを、以下の式により決定する。
ＶＴ＝ＶＢ−ＶＨ×Ｃrss／Ｃiss …（１）
電圧駆動型半導体素子の導通制御端子の電圧をＶＧ，ターンオフ時の駆動電流（放電電流）をＩＧとすると、時間ｔ［ｓ］に応じた電圧ＶＧの変化は、以下の式で表される。
ＶＧ＝ＶＢ−（ＩＧ／Ｃiss）×ｔ …（２）
この式から分かるように、電圧駆動型半導体素子の入力容量Ｃiss及び駆動電流ＩＧのばらつきは、導通制御端子電圧ＶＧの変化のばらつきとして現れる。

立上り完了時間ｔ_Ｅは、次式で決まる。
ｔ_Ｅ＝ＶＨ×Ｃrss／ＩＧ …（３）
そして、（２）式の右辺における時間ｔに（３）式を代入すれば（１）式となる。
ここで、帰還容量Ｃrss，入力容量Ｃissは同じ増減方向，同じ割合でばらつくと考えられるので、両者の比Ｃrss／Ｃissは固定値になる。したがって、（１）式の右辺は全て既知の値となるから、コンパレータの閾値電圧を明確に設定できる。

第１実施形態であり、ゲート駆動回路の電気的構成を示す機能ブロック図 定電流駆動部の電気的構成を示す図 遅延回路の電気的構成を示す図 遅延時間設定部の電気的構成を示す図 調整処理（ＴＥＳＴモード）を示すフローチャート 図５の処理に対応した各信号の変化を示すタイミングチャート （ｂ）ＩＧＢＴのターンオフ時における放電速度の変化と（ａ）コレクタ−エミッタ間電圧ＶCEの変化とを示す図 第２実施形態を示す図１相当図 図４相当図 第３実施形態を示す図３相当図 第４実施形態を示す図３相当図 第５実施形態を示す図３相当図

（第１実施形態）
図１に示すように、本発明の調整対象となるゲート駆動回路１は、マイコン（マイクロコンピュータ）２より入力される駆動信号に応じてＩＧＢＴ３（電圧駆動型半導体素子）をターンオン，ターンオフさせるもので、前記駆動信号は定電流駆動部４（導通制御部）を介してＩＧＢＴ３のゲート（導通制御端子）に出力される。ＩＧＢＴ３のコレクタは高電位電源ＶＨに接続されており、エミッタは図示しない負荷等に接続されている（ハイサイド駆動）。また、コレクタ，エミッタ間にはフリーホイールダイオードＦＤが接続されている。

定電流駆動部４は、ＩＧＢＴ３のゲートを定電流で充電してターンオンさせ、定電流で放電してターンオフさせる。但し、ターンオフさせる際には、最初はゲートを高速で放電させ、その後、低速で放電させるように切り換える。すなわち、ゲートを放電させる定電流量（スイッチング速度）を途中で変更するアクティブゲートコントロールを行う。

立上り検出部５は、ＩＧＢＴ３がターンオフする際に、そのコレクタ−エミッタ間電圧ＶCE（導通端子間電圧）の立上り開始を検出する。図７に示すように、遅延回路６（タイミング信号出力部，遅延時間設定手段）は、立上り検出部５が前記立上り開始を検出した時点（１）から、遅延時間設定部７（遅延時間設定手段）により設定される遅延時間が経過すると（２）、定電流駆動部４に速度変更タイミング信号（以下、単にタイミング信号と称す）を出力する（３）。すると、定電流駆動部４は、放電速度を高速から低速に変化させる。尚、同図において、電圧ＶCEが、立上り開始からＩＧＢＴ３のコレクタに供給されている電圧ＶＨに等しくなるまでの時間を立上り完了時間ｔ_Ｅと定義する。

パルス生成回路８は、ゲート駆動回路１の調整を行う際に、マイコン２に替わって駆動信号を出力するために接続される。前記駆動信号は、後述する調整を行う際に使用するため立上り検出部５にも入力されている。また、コンパレータ９も上記調整を行う際に接続されるもので、ターンオフ時にＩＧＢＴ３のゲート電圧を閾値電圧ＶＴと比較する。そして、前者が後者を下回ると、出力信号レベルをハイからローに変化させる（検出信号）。遅延時間設定部７は、コンパレータ９の出力信号の変化によって遅延回路６に設定する遅延時間を決定する。

また、ゲート駆動回路１には、入力端子１０及び１１並びに出力端子１２が設けられている。入力端子１０は、遅延時間設定部７に外部よりＴＥＳＴモード信号（ハイアクティブ）を入力するための端子であり、入力端子１１は、遅延時間設定部７に外部より遅延時間に相当する設定データを入力するための端子である。また、出力端子１２は、コンパレータ９の出力信号を外部で観測するための端子である。

図２に示すように、定電流駆動部４では、駆動用電源ＶＢとＩＧＢＴ３のゲートとの間に、定電流源１３（Ｉ１）及びスイッチ回路１４の直列回路が接続されている。また、前記ゲートとＩＧＢＴ３のエミッタとの間には、スイッチ回路１５及び定電流源１６（Ｉ２）の直列回路，並びにスイッチ回路１７及び定電流源１８（Ｉ３）の直列回路が並列に接続されている。

入力される駆動信号は、ＮＯＴゲート１９の入力端子及びＮＯＲゲート２０の負論理の入力端子に与えられていると共に、スイッチ回路１５のオンオフを直接制御する信号となっている。また、ＮＯＲゲート２０の正論理の入力端子には、遅延回路６が出力するタイミング信号が入力されている。ＮＯＴゲート１９の出力信号はスイッチ回路１４のオンオフを制御し、ＮＯＲゲート２０の出力信号はスイッチ回路１７のオンオフを制御する。

すなわち、駆動信号がローレベルの場合は、ＮＯＴゲート１９の出力がハイレベル，ＮＯＲゲート２０の出力がローレベルとなり、スイッチ回路１４のみがオンするので、ＩＧＢＴ３のゲートは定電流Ｉ１によって充電されＩＧＢＴ３はターンオンする。一方、駆動信号がハイレベルで且つタイミング信号がローレベルの場合は、ＮＯＴゲート１９の出力がローレベル，ＮＯＲゲート２０の出力がハイレベルとなり、スイッチ回路１５及び１７がオンする。したがって、ＩＧＢＴ３のゲートは定電流（Ｉ２＋Ｉ３）により高速で放電され、ＩＧＢＴ３はターンオフする。
また、駆動信号及びタイミング信号がハイレベルの場合はＮＯＲゲート２０の出力がローレベルとなるから、スイッチ回路１５のみがオンする。したがって、ＩＧＢＴ３のゲートは定電流Ｉ２により低速で放電される。

図３に示すように、遅延回路６は、複数の抵抗素子Ｒ及びコンデンサＣ，シュミットトリガバッファ２１とで構成される積分回路，各抵抗素子Ｒの両端にそれぞれ接続されている複数のスイッチ回路（アナログスイッチ）２２，複数のスイッチ回路２２のオンオフを選択的に制御するＳＷ選択部２３で構成されている。ＳＷ選択部２３は、遅延時間設定部７より入力される設定データに応じて、複数のスイッチ回路２２のオンオフを制御する。初段の抵抗素子Ｒには、立上り検出部５より入力される駆動信号の立上り検出信号が入力される。すなわち、スイッチ回路２２がオンされて抵抗素子Ｒが短絡され、実質的な直列抵抗素子数が少なくなると遅延時間は短くなり、スイッチ回路２２がオフされて実質的な直列抵抗素子数が多くなるほど遅延時間は長くなる。

図４に示すように、遅延時間設定部７は、データレジスタ２４，メモリ（例えばＥＰＲＯＭ等）２５及びセレクタ２６で構成されている。データレジスタ２４には、外部より入力される設定データが格納され、格納されたデータはそのままメモリ２５に入力される。そして、コンパレータ９の出力信号がローレベルを示すと、メモリ２５にデータの書き込みが行われる。
尚、コンパレータ９がＴＥＳＴモードの実行時のみ接続される素子であれば、以降はメモリ２５の端子をプルアップして書き込みを禁止すれば良い。またコンパレータ９がゲート駆動回路１に常時搭載される場合、メモリ２５への書き込みは、例えばＴＥＳＴモード信号とのＡＮＤ条件で書き込むようにする。

セレクタ２６は、データレジスタ２４，メモリ２５より入力されるデータの何れか一方を遅延回路６に出力するもので、ＴＥＳＴモード信号がハイレベルであればデータレジスタ２４側を選択し、ＴＥＳＴモード信号がローレベルであればメモリ２５側を選択する。

ここで、コンパレータ９に設定される閾値電圧ＶＴについて説明する。ＩＧＢＴ３のゲート電圧をＶＧ，ターンオフ時の駆動電流（放電電流）をＩＧ，ＩＧＢＴ３の入力容量をＣissとすると、時間ｔ［ｓ］に応じた電圧ＶＧの変化は、以下の式で表される。
ＶＧ＝ＶＢ−（ＩＧ／Ｃiss）×ｔ …（２）
この（２）式から分かるように、ＩＧＢＴ３の入力容量Ｃiss及び駆動電流ＩＧのばらつきは、ゲート電圧ＶＧの変化のばらつきとして現れる。

前述の立上り完了時間ｔ_Ｅは、ＩＧＢＴ３の帰還容量をＣrssとすると次式で決まる。
ｔ_Ｅ＝ＶＨ×Ｃrss／ＩＧ …（３）
そして、（２）式の右辺における時間ｔに（３）式を代入すれば（４）式となる。
ＶＧ＝ＶＢ−ＶＨ×Ｃrss／Ｃiss …（４）
（４）式に示すゲート電圧ＶＧは、ＩＧＢＴ３のコレクタ−エミッタ間電圧ＶCEが電源電圧ＶＨに等しくなった時点に達していると推定されるゲート電圧であり、これを推定ゲート電圧ＶＴ（推定端子電圧）と定義する。
ＶＴ＝ＶＢ−ＶＨ×Ｃrss／Ｃiss …（１）
そして、推定ゲート電圧ＶＴをコンパレータ９の閾値電圧とする。

ここで、ＩＧＢＴ３の帰還容量Ｃrss，入力容量Ｃissは同じ増減方向，同じ割合でばらつくと考えられるので、両者の比Ｃrss／Ｃissは固定値になる。そして、これらはＩＧＢＴ３の設計条件から得られる値であるから（１）式の右辺は全て既知の値となり、コンパレータ９の閾値電圧ＶＴを設定できる。

次に本実施形態の作用について説明する。図５に示すように、ゲート駆動回路１の入力端子１０をハイレベルにしてＴＥＳＴモード（タイミング調整期間）を設定する。また、入力端子１１よりレジスタ２４に初期値０ｈを格納する。そして、パルス生成回路８により、調整用の駆動信号を出力させる（Ｓ１）。作業者は、出力端子１２にオシロスコープなどの計測器を接続して、コンパレータ９の出力信号がハイレベルからローレベルに変化したか否かを確認する（Ｓ２）。この確認を行う期間は、駆動信号がハイレベル示す期間とする。

コンパレータ９の出力信号がローレベルに変化しなければ（Ｓ２：ＮＯ）、レジスタ２４に格納するデータ値をインクリメントして遅延時間を単位時間だけ増加させ（Ｓ４）ステップＳ１に戻る。コンパレータ９の出力信号がローレベルに変化すると（Ｓ２：ＹＥＳ）、その時点でレジスタ２４に格納されているデータがメモリ２５に記憶される（Ｓ３）。また、作業者は、出力端子１２で上記信号の変化を確認し、作業を終了する。調整処理が終了して、入力端子１０をプルダウンすれば、以降はセレクタ２６を介してメモリ２５に記憶されたデータが遅延回路６に出力される。

図６に示すように、調整時の駆動信号のハイレベルパルス幅は、コレクタ−エミッタ間電圧ＶCEのばらつきを考慮して長めに設定しておく。ＩＧＢＴ３がオン状態にあれば、ゲート電圧ＶＧは、定電流駆動部４の駆動電源電圧ＶＢに充電されている。そして、駆動信号がハイレベルに変化すると、最初はゲートが高速に放電されてゲート電圧ＶＧが急速に低下する。そして、遅延回路６に設定された遅延時間が経過してタイミング信号が出力されると放電速度が低速に切り替わり、ゲート電圧ＶＧは殆ど低下しなくなる。

図６（ａ）に示すように、タイミング信号が早い段階で出力されると、ゲート電圧ＶＧは閾値電圧ＶＴよりも高い電圧までしか低下せず、コンパレータ９の出力信号はハイレベルのまま変化しない。この状態から遅延時間を増加させてタイミング信号の出力をより遅らせると、それに応じてゲート電圧ＶＧはより低下するようになる。そして、図６（ｃ）に示すように、ゲート電圧ＶＧが閾値電圧ＶＴまで低下すると、コンパレータ９の出力信号はローレベルに変化する。この時点で設定されている遅延時間は、立上り完了時間ｔ_Ｅに等しくなっている。したがって、図５に示すフローに従い調整を行うことで、遅延時間が最適に決まることになる。

以上のように本実施形態によれば、ＩＧＢＴ３がターンオフする際に、コレクタ−エミッタ間電圧ＶCEが、立上り開始から電源電圧ＶＨに上昇するまでの時間を立上り完了時間ｔ_Ｅとし、立上り完了時間ｔ_Ｅが経過した時点におけるゲート電圧ＶＧを推定したものを推定ゲート電圧ＶＴとする。

そして、駆動信号をＩＧＢＴ３をターンオフさせるハイレベルに変化させた時点からローレベルにするまでに、ゲート電圧ＶＧが推定ゲート電圧ＶＴ以下にならなければ、遅延回路６に設定する遅延時間を所定の単位時間増加させてから駆動信号を再度上述のように変化させ、ゲート電圧ＶＧが最初に推定端子電圧ＶＴ以下になった時点に設定していた遅延時間を、遅延回路６に固定的に設定する値として決定するようにした。

したがって、実際に使用するＩＧＢＴ３やゲート駆動回路１の特性に応じて、ゲート駆動回路１がターンオフ時の放電速度を高速から低速に切り替えるタイミングを適切に設定できる。また、推定ゲート電圧ＶＴを（１）式に基づき設定するので、全て既知の値に基づき、コンパレータ９の閾値電圧ＶＴを明確に設定できる。

また、遅延時間設定部７を、データレジスタ２４と、メモリ２５と、セレクタ２６とで構成し、遅延回路６を、ＣＲ時定数を変化させることで遅延時間を変化させる構成とした。ＴＥＳＴモードでは、データレジスタ２４に設定するデータ値を所定値ずつ増加させ、データレジスタ２４に格納されているデータ値をセレクタ２６を介して遅延回路６に出力し、コンパレータ９の出力信号が最初にローレベルに変化すると、データレジスタ２４に格納されているデータ値をメモリ２５に書き込み、ＴＥＳＴモードが終了すると、メモリ２５に書き込まれたデータ値を、セレクタ２６を介して遅延回路６に出力する。したがって、遅延時間の調整及び確定を簡単に行うことができる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図８に示すように、第２実施形態のゲート駆動回路３１は、遅延時間設定部７を遅延時間設定部３２に置き換えたものである。また、入力端子１１は削除されている。そして、遅延時間設定部３２には、立上り検出部５が出力する立上り検出信号と、パルス生成回路８が出力する駆動信号と、コンパレータ９の出力信号とが入力されている。

図９に示すように、遅延時間設定部３２は、遅延時間設定部７に制御ロジック部３３を加えたもので、制御ロジック部３３には、ＴＥＳＴモード信号，立上り検出信号及び駆動信号が入力されている。制御ロジック部３３は、データレジスタ２４に対するデータの設定を自動的に行うように構成されており、その動作内容は図５に示すフローチャートと同じである。

次に、第２実施形態の作用について説明する。制御ロジック部３３は、ＴＥＳＴモード信号がハイレベルになると有効となり、図５に示す処理を開始する。尚、データレジスタ２４は初期状態ではクリアされており、その初期値は０ｈになっているものとする。制御ロジック部３３は、立上り検出信号が入力されてから駆動信号がローレベルに変化するまでの間に、コンパレータ９の出力信号がローレベルに変化するか否かを監視し、変化しなければデータ値を０ｈからインクリメントしてデータレジスタ２４に格納する。そして、コンパレータ９の出力信号がローレベルに変化したことを検出すると、そこで動作を終了する。

この場合、作業者は、出力端子１２の信号変化を参照して、遅延時間設定部３２内部での調整処理が終了したことを把握すれば良く、その終了を把握して入力端子１０をプルダウンさせれば良い。尚、立上り検出信号が入力されるタイミングと、直接入力される駆動信号の立上りの時間差を無視しても問題なければ、前者の入力を省いても良い。
以上のように第２実施形態によれば、遅延時間設定部３２は、ＴＥＳＴモード時にデータレジスタ２４に格納するデータの更新を自動的に行うので、調整をより簡単に行うことができる。

（第３実施形態）
以降の第３〜第５実施形態は、遅延回路の構成についてバリエーションを示すものである。図１０に示すように、第３実施形態の遅延回路４１（遅延時間設定手段）は、電源とグランドとの間に接続される可変定電流源４２及びコンデンサＣの直列回路と、両者の共通接続点に入力端子が接続されるシュミットトリガバッファ２１と、コンデンサＣに並列に接続されるＮチャネルＭＯＳＦＥＴ４３とで構成されている。ＮチャネルＭＯＳＦＥＴ４３のゲートには立上り検出信号が入力され、遅延時間の設定データに応じて、可変定電流源４２の定電流値が決定される。

すなわち、立上り検出信号が入力されない状態では、ＮチャネルＭＯＳＦＥＴ４３がオンしているのでコンデンサＣは充電されず、立上り検出信号が入力されるとＮチャネルＭＯＳＦＥＴ４３がオフしてコンデンサＣは可変定電流源４２により充電される。この場合、定電流値が小さければ遅延時間は遅くなり、定電流値が大きくなると遅延時間は短くなる。したがって、設定データ値と遅延時間の大小関係とが整合するようにデータをデコードして可変定電流源４２に出力する。

以上のように第３実施形態によれば、遅延回路４１を、可変定電流源４２及びコンデンサＣの直列回路を有し、遅延時間の設定に応じて前記可変定電流源４２の電流値を変化させることで、遅延時間を変化させるようにした。したがって、第１又は第２実施形態と同様の効果が得られる。

（第４実施形態）
図１１に示す第４実施形態の遅延回路５１は、偶数個のＮＯＴゲート５２（遅延素子）を直列に接続し、初段のＮＯＴゲート５２の入力端子（遅延回路５１の入力端子）と１個おきのＮＯＴゲート５２の出力端子とにそれぞれスイッチ回路２２を配置する。そして、スイッチ回路２２の他端が共通に接続されて遅延回路５１の出力端子となっている。スイッチ回路２２のオンオフ制御はＳＷ選択部５３によって行われる。

ＳＷ選択部５３は、入力される設定データ値に応じてスイッチ回路２２の何れか１つのみをオンさせて遅延時間を設定する。設定データ値が小さければ、入力端子に近い側のスイッチ回路２２をオンさせて遅延時間を短くし、設定データ値が大きくなるほど出力端子に近い側のスイッチ回路２２をオンさせて遅延時間を長くする。
以上のように第４実施形態によれば、遅延回路５１を、直列に接続される偶数個のＮＯＴゲート５２と、ＮＯＴゲート５２の出力端子に１個おきに接続されるスイッチ回路２２とで構成したので、上記各実施形態と同様の効果が得られる。

（第５実施形態）
図１２に示す第５実施形態の遅延回路６１は、リングオシレータ６２，カウンタ６３，データレジスタ６４及びコンパレータ６５を備えている。リングオシレータ６２は、立上り検出信号が入力されると発振動作を開始し（例えば、発振周波数２００ＭＨｚ）、カウンタ６３は、リングオシレータ６２入力されるクロック信号によりカウント動作を行う。遅延時間の設定データはデータレジスタ６４に格納され、コンパレータ６５は、カウンタ６３のカウント値がデータレジスタ６４に格納されているデータ値に一致すると変更タイミング信号を出力する。

以上のように第５実施形態によれば、遅延回路６１を、所定周期のクロック信号でカウント動作を行うカウンタ６３と、このカウンタ６３のカウンタ値を遅延時間相当値と比較するコンパレータ６５とを備えて構成とで構成したので、上記各実施形態と同様の効果が得られる。尚、リングオシレータ６２に替えて、水晶発振子を用いた発振回路を配置しても良い。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
駆動信号レベルのハイ，ローとＩＧＢＴ３のオン，オフとの関係は逆でも良い。
電圧駆動型半導体素子は、ＩＧＢＴに限ることなくＭＯＳＦＥＴなどでも良い。
調整時において、ゲート駆動回路にマイコン２を接続可能であれば、パルス発生回路８は不要である。
推定端子電圧ＶＴの設定は、（１）式を用いて行うものに限らない。

図面中、１はゲート駆動回路、３はＩＧＢＴ（電圧駆動型半導体素子）、４は定電流駆動部（導通制御部）、５は立上り検出部、６は遅延回路（タイミング信号出力部，遅延時間設定手段）、７は遅延時間設定部（遅延時間設定手段）、９はコンパレータを示す。

Claims (9)

1. 電圧駆動型半導体素子がターンオフする際に、前記電圧駆動型半導体素子の導通端子間電圧の立上り開始を検出する立上り検出部と、
   前記立上り開始が検出された時点から設定された遅延時間が経過すると、速度変更タイミング信号を出力するタイミング信号出力部と、
   入力される駆動信号に応じて前記電圧駆動型半導体素子をターンオフさせる際に、前記電圧駆動型半導体素子の導通制御端子を最初は高速で放電させて、前記速度変更タイミング信号が入力されると放電速度を低速に変化させる導通制御部とを備えてなる駆動回路について、前記タイミング信号出力部に設定する遅延時間を調整する方法において、
   前記電圧駆動型半導体素子がターンオフする際に、前記導通端子間電圧が、前記立上り開始から、高電位側の導通端子に供給されている電源電圧ＶＨに上昇するまでの時間を立上り完了時間とすると、前記立上り完了時間が経過した時点における前記導通制御端子の電圧を推定したものを推定端子電圧ＶＴとして、
   前記駆動信号を、前記電圧駆動型半導体素子をターンオフさせるレベルに変化させた時点から前記レベルを反転させるまでに前記導通制御端子の電圧が前記推定端子電圧ＶＴ以下にならなければ、前記タイミング信号出力部に設定する遅延時間を所定の単位時間増加させてから駆動信号を再度上述のように変化させ、
   前記導通制御端子の電圧が最初に前記推定端子電圧ＶＴ以下になった時点に設定していた遅延時間を、前記タイミング信号出力部に固定的に設定する値として決定することを特徴とする駆動回路のタイミング調整方法。
2. 前記導通制御部が前記放電動作を行うために使用している電源電圧をＶＢ，前記電圧駆動型半導体素子の帰還容量をＣrss，同入力容量をＣissとすると、前記推定端子電圧ＶＴを、以下の式により決定することを特徴とする請求項１記載の駆動回路のタイミング調整方法。
   ＶＴ＝ＶＢ−ＶＨ×Ｃrss／Ｃiss
3. 電圧駆動型半導体素子（３）がターンオフする際に、前記電圧駆動型半導体素子の導通端子間電圧の立上り開始を検出する立上り検出部（５）と、
   前記立上り開始が検出された時点から設定された遅延時間が経過すると、速度変更タイミング信号を出力するタイミング信号出力部（６）と、
   入力される駆動信号に応じて前記電圧駆動型半導体素子をターンオフさせる際に、前記電圧駆動型半導体素子の導通制御端子を最初は高速で放電させて、前記速度変更タイミング信号が入力されると放電速度を低速に変化させる導通制御部とを備えてなる駆動回路について、前記タイミング信号出力部に設定する遅延時間を調整する回路であって、
   前記電圧駆動型半導体素子がターンオフする際に、前記導通端子間電圧が、前記立上り開始から、高電位側の導通端子に供給されている電源電圧ＶＨに上昇するまでの時間を立上り完了時間とすると、前記立上り完了時間が経過した時点における前記導通制御端子の電圧を推定したものを推定端子電圧ＶＴとして、
   前記導通制御端子の電圧が推定端子電圧ＶＴを下回ると検出信号を出力するコンパレータ（９）と、
   前記駆動信号が、前記電圧駆動型半導体素子をターンオフさせるレベルに変化した時点から前記レベルが反転するまでに前記検出信号が出力されなければ、前記タイミング信号出力部に設定する遅延時間を所定の単位時間だけ増加させ、
   前記検出信号が最初に出力された時点に設定していた遅延時間を、前記タイミング信号出力部に固定的に設定する遅延時間設定手段（６，７，３２，４１，５１，６１）とを備えたことを特徴とする駆動回路のタイミング調整回路。
4. 前記導通制御部が前記放電動作を行うために使用している電源電圧をＶＢ，前記電圧駆動型半導体素子の帰還容量をＣrss，同入力容量をＣissとすると、前記推定端子電圧ＶＴを、以下の式により決定することを特徴とする請求項３記載の駆動回路のタイミング調整回路。
   ＶＴ＝ＶＢ−ＶＨ×Ｃrss／Ｃiss
5. 前記遅延時間設定手段（７）は、データレジスタ（２４）と、メモリ（２５）と、セレクタ（２６）と、遅延回路（６）とを備えて構成され、
   タイミング調整期間を示す信号が入力されている間は、前記データレジスタに設定する、前記遅延時間に相当するデータ値を所定値ずつ増加させることで前記単位時間を増加させ、前記データレジスタのデータ値を前記セレクタを介して前記遅延回路に出力し、
   前記検出信号が最初に出力されると、前記データレジスタのデータ値を前記メモリに書き込み、
   前記タイミング調整期間を示す信号の入力が停止すると、前記メモリに書き込まれたデータ値を、前記セレクタを介して前記遅延回路に出力するように構成されていることを特徴とする請求項３又は４記載の駆動回路のタイミング調整回路。
6. 前記遅延時間設定手段（７）は、前記遅延時間の設定に応じてＣＲ時定数を変化させることで、遅延時間を変化させる遅延回路を備えることを特徴とする請求項３から５の何れか一項に記載の駆動回路のタイミング調整回路。
7. 前記遅延時間設定手段は、可変電流源（４２）及びコンデンサ（Ｃ）の直列回路を有し、前記遅延時間の設定に応じて前記可変電流源の電流値を変化させることで、遅延時間を変化させる遅延回路（４１）を備えることを特徴とする請求項３から５の何れか一項に記載の駆動回路のタイミング調整回路。
8. 前記遅延時間設定手段は、直列に接続される複数の遅延素子（５２）と、各遅延素子の出力端子間に接続される複数のスイッチ回路（２２）とを備え、前記遅延時間の設定に応じて前記複数のスイッチ回路の何れか１つのみをオンさせることで、遅延時間を変化させる遅延回路（５１）を備えることを特徴とする請求項３から５の何れか一項に記載の駆動回路のタイミング調整回路。
9. 前記遅延時間設定手段は、所定周期のクロック信号でカウント動作を行うカウンタ（６３）と、このカウンタのカウンタ値を前記遅延時間相当値と比較するコンパレータ（６５）とで構成される遅延回路（６１）を備えることを特徴とする請求項３から５の何れか一項に記載の駆動回路のタイミング調整回路。

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