JP5452546B2 - 半導体デバイス駆動回路及び半導体装置 - Google Patents

Description

この発明は、半導体デバイスのスイッチングを制御する半導体デバイス駆動回路及び半導体デバイス及び半導体デバイス駆動回路を含む半導体装置に関する。

供給される電源電圧が変動する場合であっても、半導体デバイスである電力用の半導体スイッチング素子を安定に動作させることが可能な半導体デバイス駆動回路として例えば特許文献１で開示された駆動制御回路や特許文献２で開示された半導体素子制御装置等がある。

特開２０１０−２２６８３５号公報 特開２００９−４４３０４号公報

しかしながら、従来の半導体デバイス駆動回路は、基準電圧が固定値に設定されるのが一般的であった。基準電圧は通常、トランジスタのソース電極に付与される。

例えば、基準電圧がＧＮＤ基準で構成されており、オン動作時に高いゲート・ソース間電圧Ｖｇｓを要する半導体デバイスを駆動する場合、電源電圧ＶＣＣの変動によって、オン動作時に半導体デバイスにかかるゲート・ソース間電圧Ｖｇｓが同じく変動してしまうため、半導体デバイスによる電流能力にバラツキが生じてしまうという問題点があった。

一方、基準電圧がＶＣＣ基準で構成されており、比較的低い閾値電圧Vthを要する半導体デバイスを駆動する場合、ＶＣＣの変動によって、オフ動作時に半導体デバイスにかかるゲート・ソース間電圧Ｖｇｓが同じく変動し、半導体デバイスのターンオフロスにバラツキが生じる問題点があった。

この発明は上記のような問題点を解消するためになされたもので、電源電圧が変動しても半導体デバイスのオン動作及びオフ動作を安定して駆動できる半導体デバイス駆動回路を得ることを目的とする。

この発明に係る請求項１記載の半導体デバイス駆動回路は、第１及び第２の電源電圧によって動作し、制御電極、一方電極および他方電極を有する半導体デバイスを駆動する半導体デバイス駆動回路であって、第１の内部電源電圧をオンレベル決定用、第２の内部電源電圧をオフレベル決定用の電圧として用い、オンレベルあるいはオフレベルの駆動信号を前記半導体デバイスの前記制御電極に出力して前記半導体デバイスをオン動作あるいはオフ動作させる駆動部と、前記第１及び第２の電源電圧間の中間電位である基準電圧により決定される基準信号を、前記半導体デバイスの前記一方電極に出力する基準電源部とを備え、前記基準電圧から第１のレベル分、前記第１の電源電圧側にクランプされた電圧が前記第１の内部電源電圧として規定され、前記基準電圧から第２のレベル分、前記第２の電源電圧側にクランプされた電圧が前記第２の内部電源電圧として規定され、前記第１の内部電源電圧は前記基準電圧と前記第１の電源電圧との間の中間電圧となり、前記第２の内部電源電圧は前記基準電圧と前記第２の電源電圧との間の中間電圧となる。

この発明に係る請求項２記載の半導体デバイス駆動回路は、第１及び第２の電源電圧によって動作し、制御電極、一方電極及び他方電極を有する半導体デバイスを駆動する半導体デバイス駆動回路であって、第１の電源電圧をオンレベル決定用、第２の電源電圧をオフレベル決定用として用い、オンレベルあるいはオフレベルの駆動信号を前記半導体デバイスの前記制御電極に出力して前記半導体デバイスをオン動作あるいはオフ動作させる駆動部と、前記第１の電源電圧から第１のレベル分、前記第２の電源電圧側にクランプされた電圧である第１の基準電圧を出力する第１の基準電圧出力部と、前記第２の電源電圧から第２のレベル分、前記第１の電源電圧側にクランプされた電圧である第２の基準電圧を出力する第２の基準電圧出力部と、前記駆動信号がオンレベルとなるタイミングで前記第１の基準電圧により決定される基準信号を出力し、前記駆動信号がオフレベルとなるタイミングで前記第２の基準電圧により決定される前記基準信号を、前記半導体デバイスの一方電極に出力する基準信号出力部と備える。

請求項１記載の本願発明である半導体デバイス駆動回路では、基準電源部から出力される基準電圧から第１のレベル分、第１の電源電圧側にクランプされた電圧が第１の内部電源電圧として規定され、基準電圧から第２のレベル分、第２の電源電圧側にクランプされた電圧が前記第２の内部電源電圧として規定される。

その結果、基準信号とオンレベルの駆動信号との電位差、基準信号とオフレベルの駆動信号との電位差を常に一定にすることができるため、第１及び第２の電源電圧が変動しても、半導体デバイスのオン動作時、オフ動作時における、半導体デバイスの制御電極・一方電極間電位の変動がなくなり、半導体デバイスを安定して駆動することができる。

請求項２記載の本願発明である半導体デバイス駆動回路では、駆動信号がオンレベルとなるタイミングで第１の基準電圧により決定される基準信号を出力し、駆動信号がオフレベルとなるタイミングで第２の基準電圧により決定される上記基準信号を出力する。このため、第１の基準電圧には第１の電源電圧の変動と同様な変動が現れ、第２の基準電圧には第２の電源電圧の変動と同様な変動が現れる。

その結果、基準信号とオンレベルの駆動信号との電位差、基準信号とオフレベルの駆動信号との電位差を常に一定にすることができるため、第１及び第２の電源電圧が変動しても、半導体デバイスのオン動作時、オフ動作時における半導体デバイスの制御電極・一方電極間電位の変動がなくなり、半導体デバイスを安定して駆動することができる。

この発明の実施の形態１である半導体デバイス駆動回路の回路構成を示す回路図である。 図１で示した実施の形態１の半導体デバイス駆動回路による動作制御内容を示す波形図である。 この発明の実施の形態２である半導体デバイス駆動回路の回路構成を示す回路図である。 図３で示した実施の形態２の半導体デバイス駆動回路による動作制御内容を示す波形図である。 この発明の実施の形態３である半導体デバイス駆動回路の回路構成を示す回路図である。 図５で示した実施の形態３の半導体デバイス駆動回路による動作制御内容を示す波形図である。 この発明の実施の形態４である半導体デバイス駆動回路の回路構成を示す回路図である。 第１の前提技術である半導体デバイス駆動回路の回路構成を示す回路図である。 図８で示した第１の前提技術によるオン動作を示す波形図である。 第２の前提技術である半導体デバイス駆動回路の回路構成を示す回路図である。 図１０で示した第２の前提技術によるオン動作を示す波形図である。

＜前提技術＞
以下、本願発明の理解を容易にすべく２つの前提技術について説明する。

（第１の前提技術）
図８は第１の前提技術である半導体デバイス駆動回路の回路構成を示す回路図である。同図に示すように、ゲート電極（制御電極）、ソース電極（一方電極）及びドレイン電極（他方電極）を有するＮＭＯＳトランジスタ構成を呈する半導体デバイスＱ５に対して半導体デバイス駆動回路４１が設けられる。半導体デバイス駆動回路４１は駆動電源部３２より得られる電源電圧ＶＣＣ及び接地電圧ＧＮＤを第１及び第２の電源として動作する。

半導体デバイス駆動回路４１は、ドライブ回路３０、入力回路３１及び基準電源部３３により構成される。

入力回路３１は外部より制御信号Ｓ５を受け、制御信号Ｓ５に基づきドライブ回路３０が動作可能な制御信号Ｓ３１をドライブ回路３０に出力する。

ドライブ回路３０は４段のインバータＧ１１〜Ｇ１４の直列接続により構成される。インバータＧ１ｉ（ｉ＝１〜４）は、ＰＭＯＳトランジスタＱ３ｉ及びＮＭＯＳトランジスタＱ４ｉから構成され、ＰＭＯＳトランジスタＱ３ｉのソースは電源電圧ＶＣＣに接続され、ドレインはＮＭＯＳトランジスタＱ４ｉのドレインに接続され、ＮＭＯＳトランジスタＱ４ｉのソースが接地電圧ＧＮＤに接続される。そして、ＰＭＯＳトランジスタＱ３ｉ及びＮＭＯＳトランジスタＱ４ｉのゲートがインバータＧ１ｉの入力部、ＰＭＯＳトランジスタＱ３ｉのドレイン（ＮＭＯＳトランジスタＱ４ｉのドレイン）がインバータＧ１ｉの出力部となる。インバータＧ１４の出力部より得られる出力電圧ＶＯＵＴ１が半導体デバイスＱ５のゲート電極に付与される。

基準電源部３３は抵抗Ｒ１１、（ツェナー）ダイオードＤ１１及びバッファ回路３８から構成され、抵抗Ｒ１１の一端は電源電圧ＶＣＣに接続され、他端（ノードＮ１１）はダイオードＤ１１のカソードに接続され、ダイオードＤ１１のアノードが接地電圧ＧＮＤに接続される。したがって、接地電圧ＧＮＤからダイオードＤ１１の定電圧（ツェナー電圧）分、クランプされた電圧が基準電圧ＶＲＥＦ３１として得られる。

抵抗Ｒ１１の他端であるノードＮ１１にバッファ回路３８の入力部が接続され、バッファ回路３８は基準電圧ＶＲＥＦ３１により決定される出力電圧ＶＯＵＴ２を半導体デバイスＱ５のソースに付与する。

図９は図８で示した第１の前提技術によるオン動作を示す波形図である。同図に示すように、電源電圧ＶＣＣが変動すると、出力電圧ＶＯＵＴ１（Ｈ）も変動する。出力電圧ＶＯＵＴ１（Ｈ）が電源電圧ＶＣＣより少し電位が低くなるものは、インバータＧ１４のＰＭＯＳトランジスタＱ３４のチャネル部分の抵抗による電圧降下が発生するからである。

なお、出力電圧ＶＯＵＴ１（Ｈ）は、出力電圧ＶＯＵＴ１が“Ｈ”レベル（オンレベル）を指示する場合の変動を意味する。なお、Ｌ１は変動が無い理想電源電圧レベルを示し、Ｌ２（Ｈ）は変動がない理想駆動電圧Ｈレベルを示している。

一方、基準電圧ＶＲＥＦ３１は接地電圧ＧＮＤからダイオードＤ１１の定電圧（ツェナー電圧）分、クランプされて得られるため、接地電圧ＧＮＤが理想グランドレベルＬ４の場合、出力電圧ＶＯＵＴ２も理想基準電圧レベルＬ３で安定する。

したがって、第１の前提技術では、電源電圧ＶＣＣの変動時に半導体デバイスＱ５のオン動作時にＯＮ時ゲート・ソース間電圧ＶＧＳ(ON)が変動してしまうため、半導体デバイスＱ５のオン動作を安定性良く駆動できないという問題点があった。

（第２の前提技術）
図１０は第２の前提技術である半導体デバイス駆動回路の回路構成を示す回路図である。同図に示すように、ＮＭＯＳトランジスタ構成を呈する半導体デバイスＱ５に対して半導体デバイス駆動回路４２が設けられる。半導体デバイス駆動回路４２は駆動電源部３２より得られる電源電圧ＶＣＣ及び接地電圧ＧＮＤを第１及び第２の電源として動作する。

半導体デバイス駆動回路４２は、ドライブ回路３０、入力回路３１及び基準電源部３４により構成される。ドライブ回路３０及び入力回路３１については図８で示した第１の前提技術と同様であるため、同一符号を付して説明を省略する。

基準電源部３４は直列接続の（ツェナー）ダイオードＤ１２，Ｄ１３、抵抗Ｒ１２及びバッファ回路３８から構成され、ダイオードＤ１２のカソードが電源電圧ＶＣＣに接続され、ダイオードＤ１３のアノード（ノードＮ１２）が抵抗Ｒ１２の一端に接続され、抵抗Ｒ１２の他端が接地電圧ＧＮＤに接続される。したがって、電源電圧ＶＣＣからダイオードＤ１２及びＤ１３の２つの定電圧分、接地電圧ＧＮＤ側にクランプされた電圧が基準電圧ＶＲＥＦ３２として得られる。

ノードＮ１２にバッファ回路３８の入力部が接続され、バッファ回路３８は基準電圧ＶＲＥＦ３２により決定される出力電圧ＶＯＵＴ２を半導体デバイスＱ５のソースに付与する。

図１１は図１０で示した第２の前提技術によるオン動作を示す波形図である。同図に示すように、電源電圧ＶＣＣが変動すると、出力電圧ＶＯＵＴ１（Ｈ）及び出力電圧ＶＯＵＴ２も同様に変動する。したがって、ＯＮ時ゲート・ソース間電圧ＶＧＳ(ON)は電源電圧ＶＣＣの変動によっても一定に保つことができる。

一方、基準電圧ＶＲＥＦ３２は電源電圧ＶＣＣからダイオードＤ１２及びＤ１３の定電圧分、クランプされて得られるため、接地電圧ＧＮＤが理想グランドレベルＬ４の場合（図示せず）、出力電圧ＶＯＵＴ１（Ｌ）も理想基準電圧レベルＬ３で安定する。

したがって、第２の前提技術では、電源電圧ＶＣＣの変動時に半導体デバイスＱ５のオフ動作時にＯＦＦ時ゲート・ソース間電圧ＶＧＳ(OFF)が変動してしまうため、半導体デバイスＱ５のオフ動作を安定性良く駆動できないという問題点があった。

以下に述べる実施の形態では、半導体デバイスのオン動作及びオフ動作を共に安定性良く駆動できる半導体デバイス駆動回路を実現している。

＜実施の形態１＞
図１はこの発明の実施の形態１である半導体デバイス駆動回路の回路構成を示す回路図である。同図に示すように、ゲート電極（制御電極）、ソース電極（一方電極）及びドレイン電極（他方電極）を有するＮＭＯＳトランジスタ構成を呈する半導体デバイスＱ１に対して半導体デバイス駆動回路１が設けられる。半導体デバイス駆動回路１は駆動電源部１２より得られる電源電圧ＶＣＣ及び接地電圧ＧＮＤを第１及び第２の電源電圧として動作する。

半導体デバイス駆動回路１は、ドライブ回路１０、入力回路１１及び基準電源部１４により構成される。

入力回路１１は外部より制御信号Ｓ１を受け、制御信号Ｓ１に基づきドライブ回路１０が動作可能な制御信号Ｓ１１をドライブ回路１０に出力する。

ドライブ回路１０は４段のインバータＧ１〜Ｇ４の直列接続により構成される。インバータＧｉ（ｉ＝１〜４）は、ＰＭＯＳトランジスタＱ１ｉ及びＮＭＯＳトランジスタＱ２ｉから構成され、ＰＭＯＳトランジスタＱ１ｉのソースは電源電圧ＶＣＣに接続され、ドレインはＮＭＯＳトランジスタＱ２ｉのドレインに接続され、ＮＭＯＳトランジスタＱ２ｉのソースが接地電圧ＧＮＤに接続される。そして、ＰＭＯＳトランジスタＱ１ｉ及びＮＭＯＳトランジスタＱ２ｉのゲートがインバータＧｉの入力部、ＰＭＯＳトランジスタＱ１ｉのドレイン（ＮＭＯＳトランジスタＱ２ｉのドレイン）がインバータＧｉの出力部となる。インバータＧ４の出力部より得られる出力電圧ＶＯＵＴ１が半導体デバイスＱ１のゲート電極に付与される。

したがって、ドライブ回路１０は、入力回路１１より得られる制御信号Ｓ１１に基づき、インバータＧ４から電源電圧ＶＣＣにより決定される“Ｈ”（オンレベル）、あるいは接地電圧ＧＮＤにより決定される“Ｌ”（オフレベル）の出力電圧ＶＯＵＴ１を駆動信号として出力する。

基準電源部１４は抵抗Ｒ１、抵抗Ｒ２及びバッファ回路８から構成され、抵抗Ｒ１の一端は電源電圧ＶＣＣに接続され、他端（ノードＮ１）は抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端が接地電圧ＧＮＤに接続される。したがって、抵抗Ｒ１及びＲ２の直列接続により、電源電圧ＶＣＣ，接地電圧ＧＮＤ間の電位差を所定の分圧比率（抵抗Ｒ１及びＲ２による抵抗比）で分圧して得られる電圧が基準電圧ＶＲＥＦ１として得られる。

ノードＮ１にバッファ回路８の入力部が接続され、バッファ回路８は基準電圧ＶＲＥＦ１により決定される基準信号となる出力電圧ＶＯＵＴ２（例えば、ＶＯＵＴ２＝ＶＲＥＦ１）を半導体デバイスＱ１のソースに付与する。

図２は図１で示した実施の形態１の半導体デバイス駆動回路１による動作制御内容を示す波形図である。図２において、出力電圧ＶＯＵＴ１（Ｈ）は出力電圧ＶＯＵＴ１が“Ｈ”を指示する場合の電圧変化を示しており、出力電圧ＶＯＵＴ１（Ｌ）は出力電圧ＶＯＵＴ１が“Ｌ”を指示する場合の電圧変化を示している。また、Ｌ１は変動が無い理想電源電圧レベルを示し、Ｌ２（Ｈ）は変動がない理想駆動電圧Ｈレベルを示している。さらに、Ｌ２（Ｌ）は変動がない理想駆動電圧Ｌレベルを示しており、Ｌ３は変動がない理想基準電圧レベルを示している。

同図に示すように、電源電圧ＶＣＣが変動すると、出力電圧ＶＯＵＴ１（Ｈ）も同様に変動する。出力電圧ＶＯＵＴ１（Ｈ）が電源電圧ＶＣＣより少し電位が低くなるものは、インバータＧ４のＰＭＯＳトランジスタＱ１４のチャネル部分の抵抗による電圧降下が発生するからである。

図２においては、出力電圧ＶＯＵＴ１（Ｈ）は理想駆動電圧ＨレベルＬ２（Ｈ）から駆動電圧変動量ΔＶＤで変動している。

基準電圧ＶＲＥＦ１は電源電圧ＶＣＣ，接地電圧ＧＮＤ間の電位差を抵抗Ｒ１及び抵抗Ｒ２の抵抗比で決定される分圧比率で分圧して得られる。例えば、電源電圧ＶＣＣが２２Ｖ、接地電圧ＧＮＤが０Ｖの時、基準電圧ＶＲＥＦ１が７Ｖ得られるように分圧比率を７／２２に設定した場合、出力電圧ＶＯＵＴ２の理想基準電圧レベルＬ３からの基準電圧変動量ΔＶＲは駆動電圧変動量ΔＶＤの７／２２に抑制することができる。

したがって、実施の形態１では、電源電圧ＶＣＣの変動時に半導体デバイスＱ１のオン動作時にＯＮ時ゲート・ソース間電圧ＶＧＳ(ON)が変動する量を、駆動電圧変動量ΔＶＤから、（ΔＶＤ−ΔＶＲ）に低く抑えることができる。

例えば、電源電圧ＶＣＣが２２Ｖ±２Ｖで変化すると、駆動電圧変動量ΔＶＤが±２Ｖとなるが、（ΔＶＤ−ΔＶＲ）は、（１−7/22）*(±２)= ±１．３６Ｖと低くすることができる。

一方、実施の形態１では、接地電圧ＧＮＤが理想グランドレベルＬ４の場合（図示せず）でも、電源電圧ＶＣＣが変動しておれば、出力電圧ＶＯＵＴ２は基準電圧変動量ΔＶＲで変動する。

しかし、その変動量は駆動電圧変動量ΔＶＤから基準電圧変動量ΔＶＲに低く抑えることができる。例えば、接地電圧ＧＮＤが０Ｖ±２Ｖで変化すると、駆動電圧変動量ΔＶＤが±２Ｖとなるが、ΔＶＲは、（7/22）*(±２)= ±０．６４Ｖと低くすることができる。

したがって、実施の形態１の半導体デバイス駆動回路１は、電源電圧ＶＣＣの変動、接地電圧ＧＮＤの変動を考慮して、基準電源部１４による分圧比率を適切に設定することにより半導体デバイスＱ１のオン動作及びオフ動作を安定性良く駆動することができる。

このように、実施の形態１の半導体デバイス駆動回路１の基準電源部１４から出力される出力電圧ＶＯＵＴ２（基準信号）は、電源電圧ＶＣＣ及び接地電位ＧＮＤの変動に対して抵抗Ｒ１及び抵抗Ｒ２との抵抗比により決定される分圧比率を反映して小さく抑えることができる。このため、上記分圧比率を適切に設定することにより、半導体デバイスのオン動作時、オフ動作時における、制御電極及び一方電極間の電位の変動を許容範囲に抑えることができる。

その結果、実施の形態１の半導体デバイス駆動回路１、半導体デバイスＱ１をオン動作及びオフ動作を安定して駆動することができる。

そして、半導体デバイスＱ１の電流供給能力を安定させることにより、半導体デバイスＱ１をエネルギー効率良く動作させることにより、省エネルギー化を図ることができる。

さらに、半導体デバイスＱ１による電流供給能力を安定させることにより、歩留まり向上が期待できるため、生産工程の向上を図ることができる。

また、半導体デバイスＱ１と実施の形態１の半導体デバイス駆動回路１から構成されることにより、安定したオン，オフ動作を行う半導体デバイスＱ１を有する半導体装置を得ることができる。

＜実施の形態２＞
図３はこの発明の実施の形態２である半導体デバイス駆動回路の回路構成を示す回路図である。同図に示すように、ＮＭＯＳトランジスタ構成を呈する半導体デバイスＱ１に対して半導体デバイス駆動回路２が設けられる。半導体デバイス駆動回路２は駆動電源部１２より得られる電源電圧ＶＣＣ及び接地電圧ＧＮＤを第１及び第２の電源として動作する。

半導体デバイス駆動回路２は、ドライブ回路２０、入力回路１１及び基準電源部１５により構成される。入力回路１１は図１で示した実施の形態１と同様であるため、同一符号を付して説明を省略する。

ドライブ回路２０は実施の形態１のドライブ回路１０と同様、４段のインバータＧ１〜Ｇ４の直列接続により構成される。インバータＧｉ（ｉ＝１〜４）は、ＰＭＯＳトランジスタＱ１ｉ及びＮＭＯＳトランジスタＱ２ｉから構成され、ＰＭＯＳトランジスタＱ１ｉのソースは内部電源電圧ＶＣ２に接続され、ドレインはＮＭＯＳトランジスタＱ２ｉのドレインに接続され、ＮＭＯＳトランジスタＱ２ｉのソースが内部接地電圧ＧＤ２に接続される。そして、ＰＭＯＳトランジスタＱ１ｉ及びＮＭＯＳトランジスタＱ２ｉのゲートがインバータＧｉの入力部、ＰＭＯＳトランジスタＱ１ｉのドレイン（ＮＭＯＳトランジスタＱ２ｉのドレイン）がインバータＧｉの出力部となる。インバータＧ４の出力部より得られる出力電圧ＶＯＵＴ１が半導体デバイスＱ１のゲート電極に付与される。

基準電源部１５は抵抗Ｒ３、直列に接続される３つの（ツェナー）ダイオードＤ１〜Ｄ３、抵抗Ｒ４及びバッファ回路８から構成される。抵抗Ｒ３の一端は電源電圧ＶＣＣに接続され、他端（ノードＮ２）はダイオードＤ１のカソードに接続され、ダイオードＤ３のアノード（ノードＮ４）が抵抗Ｒ４の一端に接続され、抵抗Ｒ４の他端が接地電圧ＧＮＤに接続される。

そして、ダイオードＤ２のアノード（ダイオードＤ３のカソード）であるノードＮ３より基準電圧ＶＲＥＦ２を得ている。すなわち、基準電圧ＶＲＥＦ２は電源電圧ＶＣＣ及び接地電圧ＧＮＤ間の中間電位として決定される。

また、ダイオードＤ１のカソードであるノードＮ２より内部電源電圧ＶＣ２が得られ、ダイオードＤ３のアノードであるノードＮ４より内部接地電圧ＧＤ２が得られる。

したがって、内部電源電圧ＶＣ２は基準電圧ＶＲＥＦ２から２つのダイオードＤ１及びＤ２の定電圧分、電源電圧ＶＣＣ側にクランプして得られる。同様に、内部接地電圧ＧＤ２は基準電圧ＶＲＥＦ２から１つのダイオードＤ３の定電圧分、接地電圧ＧＮＤ側にクランプして得られる。

このため、内部電源電圧ＶＣ２，基準電圧ＶＲＥＦ２間、内部接地電圧ＧＤ２，基準電圧ＶＲＥＦ２間の電位差は、電源電圧ＶＣＣ及び接地電圧ＧＮＤの変動に関係なく一定に保つことができる。

すなわち、内部電源電圧ＶＣ２は電源電圧ＶＣＣの変動に関係なく安定し、内部接地電圧ＧＤ２は接地電圧ＧＮＤの変動に関係なく安定する。

例えば、電源電圧ＶＣＣを２５Ｖ程度、内部電源電圧ＶＣ２，基準電圧ＶＲＥＦ２間電圧を１４Ｖ、基準電圧ＶＲＥＦ２，内部接地電圧ＧＤ２間電圧をＧ７Ｖとすると、電源電圧ＶＣＣ，接地電圧ＧＮＤ間の電圧が２５±２Ｖとなっても、上述した１４Ｖと７Ｖを保持できる。

ノードＮ３にバッファ回路８の入力部が接続され、バッファ回路８は基準電圧ＶＲＥＦ２により決定される出力電圧ＶＯＵＴ２（例えば、ＶＯＵＴ２＝ＶＲＥＦ２）を半導体デバイスＱ１のソースに付与する。

図４は図３で示した実施の形態２の半導体デバイス駆動回路２による動作制御内容を示す波形図である。同図において、Ｌ４は変動が無い場合の理想グランドレベルを示している。

同図に示すように、電源電圧ＶＣＣが変動しても、出力電圧ＶＯＵＴ１（Ｈ）と出力電圧ＶＯＵＴ２とは共に同一の波形で変動するため、出力電圧ＶＯＵＴ１（Ｈ），出力電圧ＶＯＵＴ２間の電位差は、電源電圧ＶＣＣの変動の影響を受けない。なぜなら、出力電圧ＶＯＵＴ１（Ｈ）は、基準電圧ＶＲＥＦ２から電源電圧ＶＣＣ方向にクランプされた内部電源電圧ＶＣ２によって決定されているからである。

したがって、実施の形態２の半導体デバイス駆動回路２は、電源電圧ＶＣＣが変動しても、ＯＮ時ゲート・ソース間電圧ＶＧＳ(ON)を一定にすることができるため、半導体デバイスＱ１のオン動作を安定に駆動することができる。

さらに、接地電圧ＧＮＤが変動しても、出力電圧ＶＯＵＴ１（Ｌ）と出力電圧ＶＯＵＴ２とは共に同一の波形で変動するため、出力電圧ＶＯＵＴ１（Ｌ），出力電圧ＶＯＵＴ２の電位差は、電源電圧ＶＣＣの変動の影響を受けない。なぜなら、出力電圧ＶＯＵＴ１（Ｌ）は、基準電圧ＶＲＥＦ２から接地電圧ＧＮＤ方向にクランプされた内部接地電圧ＶＧ２によって決定されているからである。

したがって、実施の形態２の半導体デバイス駆動回路２は、接地電圧ＧＮＤが変動しても、ＯＦＦ時ゲート・ソース間電圧ＶＧＳ(OFF)を一定にすることができるため、半導体デバイスＱ１のオフ動作を安定に駆動することができる。

このように、実施の形態２の半導体デバイス駆動回路２は、基準電源部１５から出力される基準電圧ＶＲＥＦ２から第１のレベル（２つのダイオードＤ１及びＤ２の定電圧）分、電源電圧ＶＣＣ側にクランプされた電圧が内部電源電圧ＶＣ２（第１の内部電源電圧）として規定され、基準電圧ＶＲＥＦ２から第２のレベル（１つのダイオードＤ３の定電圧）分、接地電圧ＧＮＤ側にクランプされた電圧が内部接地電圧ＧＤ２（第２の内部電源電圧）として規定される。

その結果、基準信号（出力電圧ＶＯＵＴ２）と“Ｈ”（オンレベル）の駆動信号（出力電圧ＶＯＵＴ１（Ｈ））との電位差、基準信号と“Ｌ”（オフレベル）の駆動信号（出力電圧ＶＯＵＴ１（Ｌ））との電位差を常に一定にすることができる。このため、電源電圧ＶＣＣ及び接地電圧ＧＮＤが変動しても、半導体デバイスＱ１のオン動作時、オフ動作時における、半導体デバイスＱ１のゲート・ソース間電圧ＶＧＳの変動がなくなり、半導体デバイスＱ１を安定して駆動することができる。

また、半導体デバイスＱ１及び実施の形態２の半導体デバイス駆動回路２から構成されることにより、安定したオン，オフ動作を行う半導体デバイスＱ１を有する半導体装置を得ることができる。

＜実施の形態３＞
図５はこの発明の実施の形態３である半導体デバイス駆動回路の回路構成を示す回路図である。同図に示すように、ＮＭＯＳトランジスタ構成を呈する半導体デバイスＱ１に対して半導体デバイス駆動回路３が設けられる。半導体デバイス駆動回路３は駆動電源部１２より得られる電源電圧ＶＣＣ及び接地電圧ＧＮＤを第１及び第２の電源として動作する。

半導体デバイス駆動回路３は、ドライブ回路１０、入力回路１１及び基準電源部１６により構成される。ドライブ回路１０及び入力回路１１は後述するタイミング調整回路１７が間に介挿された点を除き、図１で示した実施の形態１と同様であるため、同一符号を付して実施の形態１と同じ箇所における説明を省略する。

基準電源部１６はタイミング調整回路１７、基準電源１８Ａ（第１の基準電圧出力部）、基準電源１８Ｂ（第２の基準電圧出力部）、スイッチ１９及びバッファ回路８より構成される。

タイミング調整回路１７は制御信号Ｓ１を受け、制御信号Ｓ１７をドライブ回路１０のインバータＧ１の入力部、スイッチ１９に出力する。

基準電源１８Ａは直列に接続された２つの（ツェナー）ダイオードＤ４，Ｄ５及び抵抗Ｒ５より構成される。ダイオードＤ４のカソードが電源電圧ＶＣＣに接続され、ダイオードＤ５のアノード（ノードＮ５）が抵抗Ｒ５の一端に接続され、抵抗Ｒ５の他端が接地電圧ＧＮＤに接続される。

そして、ノードＮ５より得られる基準電圧ＶＲＥＦ１１は、電源電圧ＶＣＣが接地電圧ＧＮＤ方向に２つのダイオードＤ４及びＤ５の定電圧分クランプされた電圧となり、端子Ｐ１に付与される。

基準電源１８Ｂは抵抗Ｒ６及び（ツェナー）ダイオードＤ６より構成される。抵抗Ｒ６の一端が電源電圧ＶＣＣに接続され、抵抗Ｒ６の他端（ノードＮ６）がダイオードＤ６のカソードに接続され、ダイオードＤ６のアノードが接地電圧ＧＮＤに接続される。

そして、ノードＮ６より得られる基準電圧ＶＲＥＦ１２は、接地電圧ＧＮＤが電源電圧ＶＣＣ方向に１つのダイオードＤ６の定電圧分クランプされた電圧となり、端子Ｐ２に付与される。

スイッチ１９は制御信号Ｓ１７を受け、制御信号Ｓ１７が“Ｈ”を指示するとき、端子Ｐ１，端子Ｐ３間を接続状態とし、制御信号Ｓ１７が“Ｌ”を指示するとき、端子Ｐ２，端子Ｐ３間を接続状態にするスイッチングを行う。

すなわち、スイッチ１９は、出力電圧ＶＯＵＴ１が出力電圧ＶＯＵＴ１（Ｈ）を出力するタイミングの時、基準電圧ＶＲＥＦ１１を端子Ｐ３に付与し、出力電圧ＶＯＵＴ１が出力電圧ＶＯＵＴ１（Ｌ）を出力するタイミングの時、基準電圧ＶＲＥＦ１２を端子Ｐ３に付与する。

バッファ回路８は端子Ｐ３より得られる電圧により決定される出力電圧ＶＯＵＴ２を半導体デバイスＱ１のソース電極に付与する。すなわち、出力電圧ＶＯＵＴ１が出力電圧ＶＯＵＴ１（Ｈ）を出力するタイミングの時、基準電圧ＶＲＥＦ１１により決定される出力電圧ＶＯＵＴ２（例えば、ＶＯＵＴ２＝ＶＲＥＦ１１）を出力し、出力電圧ＶＯＵＴ１が出力電圧ＶＯＵＴ１（Ｌ）を出力するタイミングの時、基準電圧ＶＲＥＦ１２により決定される出力電圧ＶＯＵＴ２（例えば、ＶＯＵＴ２＝ＶＲＥＦ１２）を出力する。

図６は図５で示した実施の形態３の半導体デバイス駆動回路３による動作制御内容を示す波形図である。同図(a)に示すように、電源電圧ＶＣＣが変動すると、出力電圧ＶＯＵＴ１（Ｈ）と出力電圧ＶＯＵＴ２とは共に電源電圧ＶＣＣと同様な変化をするため、ＯＮ時ゲート・ソース間電圧ＶＧＳ(ON)は常に一定に保たれる。

例えば、電源電圧ＶＣＣが２２Ｖの場合、電源電圧ＶＣＣからの２つのダイオードＤ４及びＤ５の定電圧（１個当たり７Ｖ）にクランプされた基準電圧ＶＲＥＦ１１は８Ｖとなる。この状態で、電源電圧ＶＣＣが±２Ｖ変動すると、出力電圧ＶＯＵＴ１（Ｈ）は勿論、出力電圧ＶＯＵＴ２も同様に、±２Ｖ変動する。

したがって、実施の形態３の半導体デバイス駆動回路３は、電源電圧ＶＣＣが変動しても、ＯＮ時ゲート・ソース間電圧ＶＧＳ(ON)を一定にすることができるため、半導体デバイスＱ１のオン動作を安定に駆動することができる。

さらに、同図(b)に示すように、接地電圧ＧＮＤが変動すると、出力電圧ＶＯＵＴ１（Ｌ）と出力電圧ＶＯＵＴ２とは共に接地電圧ＧＮＤと同様に変化するため、ＯＦＦ時ゲート・ソース間電圧ＶＧＳ(OFF)は常に一定に保たれる。

例えば、接地電圧ＧＮＤが０Ｖの場合、ダイオードＤ６の定電圧（７Ｖ）によりクランプされた基準電圧ＶＲＥＦ１２は７Ｖとなる。この状態で、接地電圧ＧＮＤが±２Ｖ変動すると、出力電圧ＶＯＵＴ１（Ｌ）は勿論、出力電圧ＶＯＵＴ２も同様に、±２Ｖ変動する。

したがって、実施の形態３の半導体デバイス駆動回路３は、接地電圧ＧＮＤが変動しても、ＯＦＦ時ゲート・ソース間電圧ＶＧＳ(OFF)を一定にすることができるため、半導体デバイスＱ１のオフ動作を安定に駆動することができる。

このように、実施の形態３の半導体デバイス駆動回路３では、入力回路１１、タイミング調整回路１７及びスイッチ１９によりなる基準信号出力部によって、出力電圧ＶＯＵＴ１が“Ｈ”となるタイミングで基準電圧ＶＲＥＦ１１により決定される出力電圧ＶＯＵＴ２を出力し、出力電圧ＶＯＵＴ１が“Ｌ”となるタイミングで基準電圧ＶＲＥＦ１２により決定される出力電圧ＶＯＵＴ２を出力する。このため、基準電圧ＶＲＥＦ１１には電源電圧ＶＣＣの変動と同様な変動が現れ、基準電圧ＶＲＥＦ１２には接地電圧ＧＮＤの変動と同様な変動が現れる。

その結果、出力電圧ＶＯＵＴ２と出力電圧ＶＯＵＴ１（Ｈ）との電位差、出力電圧ＶＯＵＴ２と出力電圧ＶＯＵＴ１（Ｌ）との電位差を常に一定にすることができるため、電源電圧ＶＣＣ及び接地電圧ＧＮＤが変動しても、半導体デバイスＱ１のオン動作時、オフ動作時におけるゲート・ソース間電圧ＶＧＳの変動がなくなり、半導体デバイスＱ１を安定して駆動することができる。

また、半導体デバイスＱ１及び実施の形態３の半導体デバイス駆動回路３から構成されることにより、安定したオン，オフ動作を行う半導体デバイスＱ１を有する半導体装置を得ることができる。

＜実施の形態４＞
図７はこの発明の実施の形態４である半導体デバイス駆動回路の回路構成を示す回路図である。同図に示すように、ＮＭＯＳトランジスタ構成を呈するＳｉＣ半導体デバイスＱ２に対して半導体デバイス駆動回路４が設けられる。ＳｉＣ半導体デバイスＱ２は炭化珪素を用いて形成される。

半導体デバイスＱ１がＳｉＣ半導体デバイスＱ２に置き換わった点が異なるが、半導体デバイス駆動回路４の内部構成は図５で示した実施の形態３の半導体デバイス駆動回路３の内部構成と同様であるため、同一符号を付して説明を省略する。

このように、実施の形態４の半導体デバイス駆動回路４は、実施の形態３の半導体デバイス駆動回路３と同様、ＳｉＣ半導体デバイスＱ２のオン動作及びオフ動作を共に安定に駆動することができる。

そして、ＳｉＣ半導体デバイスＱ２及び実施の形態４の半導体デバイス駆動回路４から構成されることにより、安定したオン，オフ動作を行うＳｉＣ半導体デバイスＱ２を有する半導体装置を得ることができる。

なお、実施の形態４の半導体デバイス駆動回路４では、内部構成を実施の形態３の半導体デバイス駆動回路３と同様にしたが、実施の形態１の半導体デバイス駆動回路１あるいは実施の形態２の半導体デバイス駆動回路２と同様な内部構成とする態様も勿論、考えられる。

＜その他＞
なお、上述した実施の形態で半導体デバイスとしてＮＭＯＳトランジスタ構成（Ｎ型）の半導体デバイスＱ１，Ｑ２を示したが、代わりにＰＭＯＳトランジスタ構成（Ｐ型）の半導体デバイスを用いても良い。この場合、半導体デバイス駆動回路は、電源電圧ＶＣＣ（内部電源電圧ＶＣ２）により決定される“Ｈ”（オフレベル）の出力電圧により半導体デバイスをオフ動作させ、接地電圧ＧＮＤ（内部接地電圧ＧＤ２）により決定される“Ｌ”（オンレベル）の出力電圧により半導体デバイスをオン動作させる。

１〜４ 半導体デバイス駆動回路、１０，２０ ドライブ回路、１４〜１６ 基準電源部、１７ タイミング調整回路、Ｑ１ 半導体デバイス、Ｑ２ ＳｉＣ半導体デバイス。

Claims (4)

1. 第１及び第２の電源電圧によって動作し、制御電極、一方電極および他方電極を有する半導体デバイスを駆動する半導体デバイス駆動回路であって、
   第１の内部電源電圧をオンレベル決定用、第２の内部電源電圧をオフレベル決定用の電圧として用い、オンレベルあるいはオフレベルの駆動信号を前記半導体デバイスの前記制御電極に出力して前記半導体デバイスをオン動作あるいはオフ動作させる駆動部と、
   前記第１及び第２の電源電圧間の中間電位である基準電圧により決定される基準信号を、前記半導体デバイスの前記一方電極に出力する基準電源部とを備え、
   前記基準電圧から第１のレベル分、前記第１の電源電圧側にクランプされた電圧が前記第１の内部電源電圧として規定され、前記基準電圧から第２のレベル分、前記第２の電源電圧側にクランプされた電圧が前記第２の内部電源電圧として規定され、
   前記第１の内部電源電圧は前記基準電圧と前記第１の電源電圧との間の中間電圧となり、前記第２の内部電源電圧は前記基準電圧と前記第２の電源電圧との間の中間電圧となる、
   半導体デバイス駆動回路。
2. 第１及び第２の電源電圧によって動作し、制御電極、一方電極及び他方電極を有する半導体デバイスを駆動する半導体デバイス駆動回路であって、
   第１の電源電圧をオンレベル決定用、第２の電源電圧をオフレベル決定用として用い、オンレベルあるいはオフレベルの駆動信号を前記半導体デバイスの前記制御電極に出力して前記半導体デバイスをオン動作あるいはオフ動作させる駆動部と、
   前記第１の電源電圧から第１のレベル分、前記第２の電源電圧側にクランプされた電圧である第１の基準電圧を出力する第１の基準電圧出力部と、
   前記第２の電源電圧から第２のレベル分、前記第１の電源電圧側にクランプされた電圧である第２の基準電圧を出力する第２の基準電圧出力部と、
   前記駆動信号がオンレベルとなるタイミングで前記第１の基準電圧により決定される基準信号を出力し、前記駆動信号がオフレベルとなるタイミングで前記第２の基準電圧により決定される前記基準信号を、前記半導体デバイスの一方電極に出力する基準信号出力部と備える、
   半導体デバイス駆動回路。
3. 半導体デバイスと、
   請求項１または請求項２のうち、いずれか１項に記載の半導体デバイス駆動回路とを備える、
   半導体装置。
4. 請求項３記載の半導体装置であって、
   前記半導体デバイスは炭化珪素を用いて形成されるＳｉＣデバイスを含む、
   半導体装置。

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