KR20120132339A - 반도체 디바이스 구동회로 및 반도체장치 - Google Patents

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Abstract

전원전압이 변동해도 반도체 디바이스의 온 동작 및 오프 동작을 안정하게 구동할 수 있는 반도체 디바이스 구동회로를 얻는다. 드라이브 회로(10)는, 입력 회로(11)에서 얻어지는 제어신호 S11에 근거하여, 인버터 G4로부터 전원전압 VCC에 의해 결정되는 "H"(온 레벨), 혹은 접지 전압 GND에 의해 결정되는 "L"(오프 레벨)의 출력 전압 VOUT1을 구동신호로서 반도체 디바이스 Q1의 게이트에 출력한다. 기준 전원부(14)는 저항 R1 및 R2의 직렬접속에 의해, 전원전압 VCC, 접지 전압 GND 사이의 전위차를 소정의 분압 비율(저항 R1 및 R2에 의한 저항비)로 분압해서 얻어지는 전압이 기준전압 VREF1로서 얻어진다. 버퍼 회로(8)는 기준전압 VREF1에 의해 결정되는 기준신호가 되는 출력 전압 VOUT2를 반도체 디바이스 Q1의 소스에 부여한다.

Description

반도체 디바이스 구동회로 및 반도체장치{SEMICONDUCTOR ELEMENT DRIVING CIRCUIT AND SEMICONDUCTOR DEVICE}
본 발명은, 반도체 디바이스의 스위칭을 제어하는 반도체 디바이스 구동회로 및 반도체 디바이스 및 반도체 디바이스 구동회로를 포함하는 반도체장치에 관한 것이다.
공급되는 전원전압이 변동하는 경우에도, 반도체 디바이스인 전력용의 반도체 스위칭 소자를 안정하게 동작시키는 것이 가능한 반도체 디바이스 구동회로로서 예를 들면 특허문헌 1에 개시된 구동 제어회로나 특허문헌 2에서 개시된 반도체 소자 제어장치 등이 있다.
일본국 특개 2010-226835호 공보 일본국 특개 2009-44304호 공보
그렇지만, 종래의 반도체 디바이스 구동회로는, 기준전압이 고정값으로 설정되는 것이 일반적이었다. 기준전압은 통상, 트랜지스터의 소스 전극에 부여된다.
예를 들면, 기준전압이 GND 기준으로 구성되어 있고, 온 동작시에 높은 게이트·소스간 전압 Vgs를 필요로 하는 반도체 디바이스를 구동하는 경우, 전원전압 VCC의 변동에 의해, 온 동작시에 반도체 디바이스에 걸리는 게이트·소스간 전압 Vgs가 마찬가지로 변동해 버리기 때문에, 반도체 디바이스에 의한 전류능력에 격차가 생겨 버린다고 하는 문제점이 있었다.
한편, 기준전압이 VCC 기준으로 구성되어 있고, 비교적 낮은 임계전압 Vth를 필요로 하는 반도체 디바이스를 구동하는 경우, VCC의 변동에 의해, 오프 동작시에 반도체 디바이스에 걸리는 게이트·소스간 전압 Vgs가 마찬가지로 변동하여, 반도체 디바이스의 턴오프 손실에 격차가 생기는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해소하기 위해 이루어진 것으로, 전원전압이 변동해도 반도체 디바이스의 온 동작 및 오프 동작을 안정하게 구동할 수 있는 반도체 디바이스 구동회로를 얻는 것을 목적으로 한다.
본 발명에 따른 청구항 1 기재의 반도체 디바이스 구동회로는, 제1 및 제2 전원전압에 의해 동작하고, 제어 전극, 한쪽 전극 및 다른 쪽 전극을 갖는 반도체 디바이스를 구동하는 반도체 디바이스 구동회로로서, 제1 전원전압을 온 레벨 결정용, 제2 전원전압을 오프 레벨 결정용의 전압으로서 사용하고, 온 레벨 혹은 오프 레벨의 구동신호를 상기 반도체 디바이스의 상기 제어 전극에 출력해서 상기 반도체 디바이스를 온 동작 혹은 오프 동작시키는 구동부와, 상기 제1 및 제2 전원전압 사이의 전위차를 소정의 분압 비율로 분압해서 얻어지는 기준전압에 의해 결정되는 기준신호를, 상기 반도체 디바이스의 상기 한쪽 전극에 출력하는 기준 전원부를 구비한다.
본 발명에 따른 청구항 2 기재의 반도체 디바이스 구동회로는, 제1 및 제2 전원전압에 의해 동작하고, 제어 전극, 한쪽 전극 및 다른 쪽 전극을 갖는 반도체 디바이스를 구동하는 반도체 디바이스 구동회로로서, 제1 내부 전원전압을 온 레벨 결정용, 제2 내부 전원전압을 오프 레벨 결정용의 전압으로서 사용하고, 온 레벨 혹은 오프 레벨의 구동신호를 상기 반도체 디바이스의 상기 제어 전극에 출력해서 상기 반도체 디바이스를 온 동작 혹은 오프 동작시키는 구동부와, 상기 제1 및 제2 전원전압 사이 중간 전위인 기준전압에 의해 결정되는 기준신호를, 상기 반도체 디바이스의 상기 한쪽 전극에 출력하는 기준 전원부를 구비하고, 상기 기준전압으로부터 제1 레벨만큼, 상기 제1 전원전압측으로 클램프된 전압이 상기 제1 내부 전원전압으로서 규정되고, 상기 기준신호로부터 제2 레벨만큼, 상기 제2 전원전압측으로 클램프된 전압이 상기 제2 내부 전원전압으로서 규정된다.
본 발명에 따른 청구항 3 기재의 반도체 디바이스 구동회로는, 제1 및 제2 전원전압에 의해 동작하고, 제어 전극, 한쪽 전극 및 다른 쪽 전극을 갖는 반도체 디바이스를 구동하는 반도체 디바이스 구동회로로서, 제1 전원전압을 온 레벨 결정용, 제2 전원전압을 오프 레벨 결정용으로서 사용하고, 온 레벨 혹은 오프 레벨의 구동신호를 상기 반도체 디바이스의 상기 제어 전극에 출력해서 상기 반도체 디바이스를 온 동작 혹은 오프 동작시키는 구동부와, 상기 제1 전원전압으로부터 제1 레벨만큼, 상기 제2 전원전압측으로 클램프된 전압인 제1 기준전압을 출력하는 제1 기준전압 출력부와, 상기 제2 전원전압으로부터 제2 레벨만큼, 상기 제1 전원전압측으로 클램프된 전압인 제2 기준전압을 출력하는 제2 기준전압 출력부와, 상기 구동신호가 온 레벨이 되는 타이밍에서 상기 제1 기준전압에 의해 결정되는 기준신호를 출력하고, 상기 구동신호가 오프 레벨이 되는 타이밍에서 상기 제2 기준전압에 의해 결정되는 상기 기준신호를, 상기 반도체 디바이스의 한쪽 전극에 출력하는 기준신호 출력부를 구비한다.
청구항 1 기재의 본원발명에 있어서 반도체 디바이스 구동회로의 기준 전원부에서 출력되는 기준신호의 변동은, 제1 및 제2 전원전압의 변동에 대해 소정의 분압 비율을 반영해서 작게 억제할 수 있기 때문에, 소정의 분압 비율을 적절하게 설정함으로써, 반도체 디바이스의 온 동작시, 오프 동작시에 있어서의, 제어 전극 및 한쪽 전극 사이의 전위의 변동을 허용범위로 억제할 수 있다.
그 결과, 청구항 1 기재의 본원발명은, 반도체 디바이스를 온 동작 및 오프 동작을 안정하게 구동할 수 있다.
청구항 2 기재의 본원발명인 반도체 디바이스 구동회로에서는, 기준 전원부에서 출력되는 기준전압으로부터 제1 레벨만큼, 제1 전원전압측으로 클램프된 전압이 제1 내부 전원전압으로서 규정되고, 기준전압으로부터 제2 레벨만큼, 제2 전원전압측으로 클램프된 전압이 상기 제2 내부 전원전압으로서 규정된다.
그 결과, 기준신호와 온 레벨의 구동신호의 전위차, 기준신호와 오프 레벨의 구동신호의 전위차를 항상 일정하게 할 수 있기 때문에, 제1 및 제2 전원전압이 변동해도, 반도체 디바이스의 온 동작시, 오프 동작시에 있어서의 반도체 디바이스의 제어 전극·한쪽 전극간 전위의 변동이 없어져, 반도체 디바이스를 안정하게 구동할 수 있다.
청구항 3 기재의 본원발명인 반도체 디바이스 구동회로에서는, 구동신호가 온 레벨이 되는 타이밍에서 제1 기준전압에 의해 결정되는 기준신호를 출력하고, 구동신호가 오프 레벨이 되는 타이밍에서 제2 기준전압에 의해 결정되는 상기 기준신호를 출력한다. 이 때문에, 제1 기준전압에는 제1 전원전압의 변동과 동일한 변동이 나타나고, 제2 기준전압에는 제2 전원전압의 변동과 동일한 변동이 나타난다.
그 결과, 기준신호와 온 레벨의 구동신호의 전위차, 기준신호와 오프 레벨의 구동신호의 전위차를 항상 일정하게 할 수 있기 때문에, 제1 및 제2 전원전압이 변동해도, 반도체 디바이스의 온 동작시, 오프 동작시에 있어서의 반도체 디바이스의 제어 전극·한쪽 전극간 전위의 변동이 없어져, 반도체 디바이스를 안정하게 구동할 수 있다.
도 1은 본 발명의 실시형태 1인 반도체 디바이스 구동회로의 회로 구성을 나타낸 회로도다.
도 2는 도 1에서 나타낸 실시형태 1의 반도체 디바이스 구동회로에 의한 동작 제어 내용을 나타낸 파형도다.
도 3은 본 발명의 실시형태 2인 반도체 디바이스 구동회로의 회로 구성을 나타낸 회로도다.
도 4는 도 3에서 나타낸 실시형태 2의 반도체 디바이스 구동회로에 의한 동작 제어 내용을 나타낸 파형도다.
도 5는 본 발명의 실시형태 3인 반도체 디바이스 구동회로의 회로 구성을 나타낸 회로도다.
도 6은 도 5에서 나타낸 실시형태 3의 반도체 디바이스 구동회로에 의한 동작 제어 내용을 나타낸 파형도다.
도 7은 본 발명의 실시형태 4인 반도체 디바이스 구동회로의 회로 구성을 나타낸 회로도다.
도 8은 제1 전제기술인 반도체 디바이스 구동회로의 회로 구성을 나타낸 회로도다.
도 9는 도 8에서 나타낸 제1 전제기술에 의한 온 동작을 나타낸 파형도다.
도 10은 제2 전제기술인 반도체 디바이스 구동회로의 회로 구성을 나타낸 회로도다.
도 11은 도 10에서 나타낸 제2 전제기술에 의한 온 동작을 나타낸 파형도다.
<전제기술>
이하, 본원발명의 이해를 쉽게 하기 위해 2개의 전제기술에 대해 설명한다.
(제1 전제기술)
도 8은 제1 전제기술인 반도체 디바이스 구동회로의 회로 구성을 나타낸 회로도다. 동 도면에 나타낸 것과 같이, 게이트 전극(제어 전극), 소스 전극(한쪽 전극) 및 드레인 전극(다른쪽 전극)을 갖는 NMOS 트랜지스터 구성을 보이는 반도체 디바이스 Q5에 대해 반도체 디바이스 구동회로(41)가 설정된다. 반도체 디바이스 구동회로(41)는 구동전원부(32)에서 얻어지는 전원전압 VCC 및 접지 전압 GND를 제1 및 제2 전원으로서 동작한다.
반도체 디바이스 구동회로(41)는, 드라이브 회로(30), 입력 회로(31) 및 기준 전원부(33)에 의해 구성된다.
입력 회로(31)는 외부에서 제어신호 S5를 받고, 제어신호 S5에 근거하여 드라이브 회로(30)가 동작가능한 제어신호 S31을 드라이브 회로(30)에 출력한다.
드라이브 회로(30)는 4단의 인버터 G11∼G14의 직렬접속에 의해 구성된다. 인버터 G1i(i=1∼4)는, PMOS 트랜지스터 Q3i 및 NMOS 트랜지스터 Q4i로 구성되고, PMOS 트랜지스터 Q3i의 소스는 전원전압 VCC에 접속되고, 드레인은 NMOS 트랜지스터 Q4i의 드레인에 접속되고, NMOS 트랜지스터 Q4i의 소스가 접지 전압 GND에 접속된다. 그리고, PMOS 트랜지스터 Q3i 및 NMOS 트랜지스터 Q4i의 게이트가 인버터 G1i의 입력부, PMOS 트랜지스터 Q3i의 드레인(NMOS 트랜지스터 Q4i의 드레인)이 인버터 G1i의 출력부가 된다. 인버터 G14의 출력부에서 얻어지는 출력 전압 VOUT1이 반도체 디바이스 Q 5의 게이트 전극에 부여된다.
기준 전원부(33)는 저항 R11, (제너)다이오드 D11 및 버퍼 회로(38)로 구성되고, 저항 R11의 일단은 전원전압 VCC에 접속되고, 타단(노드 N11)은 다이오드 D11의 캐소드에 접속되고, 다이오드 D11의 애노드가 접지 전압 GND에 접속된다. 따라서, 접지 전압 GND로부터 다이오드 D11의 정전압(제너 전압)만큼, 클램프된 전압이 기준전압 VREF31로서 얻어진다.
저항 R11의 타단인 노드 N11에 버퍼 회로(38)의 입력부가 접속되고, 버퍼 회로(38)는 기준전압 VREF31에 의해 결정되는 출력 전압 VOUT2을 반도체 디바이스 Q5의 소스에 부여한다.
도 9는 도 8에서 나타낸 제1 전제기술에 의한 온 동작을 나타낸 파형도다. 동 도면에 나타낸 것과 같이, 전원전압 VCC가 변동하면, 출력 전압 VOUT1(H)도 변동한다. 출력 전압 VOUT1(H)이 전원전압 VCC보다 약간 전위가 낮아지는 것은, 인버터 G14의 PMOS 트랜지스터 Q34의 채널 부분의 저항에 의한 전압강하가 발생하기 때문이다.
또한, 출력 전압 VOUT1(H)은, 출력 전압 VOUT1이 "H" 레벨(온 레벨)을 지시하는 경우의 변동을 의미한다. 이때, L1은 변동이 없는 이상 전원전압 레벨을 나타내고, L2(H)는 변동이 없는 이상 구동전압 H 레벨을 나타내고 있다.
한편, 기준전압 VREF31은 접지 전압 GND로부터 다이오드 D11의 정전압(제너 전압)만큼, 클램프되어 얻어지기 때문에, 접지 전압 GND가 이상 그라운드 레벨 L4의 경우, 출력 전압 VOUT2도 이상 기준전압 레벨 L3로 안정된다.
따라서, 제1 전제기술에서는, 전원전압 VCC의 변동시에 반도체 디바이스 Q5의 온 동작시에 ON시 게이트·소스간 전압 VGS(ON)이 변동해 버리기 때문에, 반도체 디바이스 Q5의 온 동작을 안정성 좋게 구동할 수 없다고 하는 문제점이 있었다.
(제2 전제기술)
도 10은 제2 전제기술인 반도체 디바이스 구동회로의 회로 구성을 나타낸 회로도다. 동 도면에 나타낸 것과 같이, NMOS 트랜지스터 구성을 보이는 반도체 디바이스 Q5에 대해 반도체 디바이스 구동회로(42)가 설치된다. 반도체 디바이스 구동회로(42)는 구동전원부(32)에서 얻어지는 전원전압 VCC 및 접지 전압 GND를 제1 및 제2 전원으로서 동작한다.
반도체 디바이스 구동회로(42)는, 드라이브 회로(30), 입력 회로(31) 및 기준 전원부(34)에 의해 구성된다. 드라이브 회로(30) 및 입력 회로(31)에 대해서는 도 8에서 나타낸 제1 전제기술과 같기 때문에, 동일한 부호를 붙이고 설명을 생략한다.
기준 전원부(34)는 직렬접속의 (제너)다이오드 D12, D13, 저항 R12 및 버퍼 회로(38)로 구성되고, 다이오드 D12의 캐소드가 전원전압 VCC에 접속되고, 다이오드 D13의 애노드(노드 N12)가 저항 R12의 일단에 접속되고, 저항 R12의 타단이 접지 전압 GND에 접속된다. 따라서, 전원전압 VCC로부터 다이오드 D12 및 D13의 2개의 정전압만큼, 접지 전압 GND측으로 클램프된 전압이 기준전압 VREF32로서 얻어진다.
노드 N12에 버퍼 회로(38)의 입력부가 접속되고, 버퍼 회로(38)는 기준전압 VREF32에 의해 결정되는 출력 전압 VOUT2을 반도체 디바이스 Q5의 소스에 부여한다.
도 11은 도 10에서 나타낸 제2 전제기술에 의한 온 동작을 나타낸 파형도다. 동 도면에 나타낸 것과 같이, 전원전압 VCC가 변동하면, 출력 전압 VOUT1(H) 및 출력 전압 VOUT2도 마찬가지로 변동한다. 따라서, ON시 게이트·소스간 전압 VGS(ON)은 전원전압 VCC의 변동에 의해서도 일정하게 유지할 수 있다.
한편, 기준전압 VREF32은 전원전압 VCC으로부터 다이오드 D12 및 D13의 정전압만큼, 클램프되어 얻어지기 때문에, 접지 전압 GND가 이상 그라운드 레벨 L4의 경우(미도시), 출력 전압 VOUT1(L)도 이상 기준전압 레벨 L3에서 안정된다.
따라서, 제2 전제기술에서는, 전원전압 VCC의 변동시에 반도체 디바이스 Q5의 오프 동작시에 OFF시 게이트·소스간 전압 VGS(OFF)이 변동해 버리기 때문에, 반도체 디바이스 Q5의 오프 동작을 안정성 좋게 구동할 수 없다고 하는 문제점이 있었다.
이하에서 서술하는 실시형태에서는, 반도체 디바이스의 온 동작 및 오프 동작을 모두 안정성 좋게 구동할 수 있는 반도체 디바이스 구동회로를 실현하고 있다.
<실시형태 1>
도 1은 본 발명의 실시형태 1인 반도체 디바이스 구동회로의 회로 구성을 나타낸 회로도다. 동 도면에 나타낸 것과 같이 게이트 전극(제어 전극), 소스 전극(한쪽 전극) 및 드레인 전극(다른쪽 전극)을 갖는 NMOS 트랜지스터 구성을 보이는 반도체 디바이스 Q1에 대해 반도체 디바이스 구동회로(1)가 설치된다. 반도체 디바이스 구동회로(1)는 구동전원부(12)에서 얻어지는 전원전압 VCC 및 접지 전압 GND를 제1 및 제2 전원전압으로서 동작한다.
반도체 디바이스 구동회로(1)는, 드라이브 회로(10), 입력 회로(11) 및 기준 전원부(14)에 의해 구성된다.
입력 회로(11)는 외부에서 제어신호 S1을 받고, 제어신호 S1에 근거하여 드라이브 회로(10)가 동작가능한 제어신호 S11을 드라이브 회로(10)에 출력한다.
드라이브 회로(10)는 4단의 인버터 G1∼G4의 직렬접속에 의해 구성된다. 인버터 Gi(i=1∼4)은, PMOS 트랜지스터 Q1i 및 NMOS 트랜지스터 Q2i로 구성되고, PMOS 트랜지스터 Q1i의 소스는 전원전압 VCC에 접속되고, 드레인은 NMOS 트랜지스터 Q2i의 드레인에 접속되고, NMOS 트랜지스터 Q2i의 소스가 접지 전압 GND에 접속된다. 그리고, PMOS 트랜지스터 Q1i 및 NMOS 트랜지스터 Q2i의 게이트가 인버터 Gi의 입력부, PMOS 트랜지스터 Q1i의 드레인(NMOS 트랜지스터 Q2i의 드레인)이 인버터 Gi의 출력부가 된다. 인버터 G4의 출력부에서 얻어지는 출력 전압 VOUT1이 반도체 디바이스 Q1의 게이트 전극에 부여된다.
따라서, 드라이브 회로(10)는, 입력 회로(11)에서 얻어지는 제어신호 S11에 근거하여, 인버터 G4로부터 전원전압 VCC에 의해 결정되는 "H"(온 레벨), 혹은 접지 전압 GND에 의해 결정되는 "L"(오프 레벨)의 출력 전압 VOUT1을 구동신호로서 출력한다.
기준 전원부(14)는 저항 R1, 저항 R2 및 버퍼 회로(8)로 구성되고, 저항 R1의 일단은 전원전압 VCC에 접속되고, 타단(노드 N1)은 저항 R2의 일단에 접속되고, 저항 R2의 타단이 접지 전압 GND에 접속된다. 따라서, 저항 R1 및 R2의 직렬접속에 의해, 전원전압 VCC, 접지 전압 GND 사이의 전위차를 소정의 분압 비율(저항 R1 및 R2에 의한 저항비)로 분압해서 얻어지는 전압이 기준전압 VREF1으로서 얻어진다.
노드 N1에 버퍼 회로(8)의 입력부가 접속되고, 버퍼 회로(8)는 기준전압 VREF1에 의해 결정되는 기준신호가 되는 출력 전압 VOUT2(예를 들면, VOUT2=VREF1)를 반도체 디바이스 Q 1의 소스에 부여한다.
도 2는 도 1에서 나타낸 실시형태 1의 반도체 디바이스 구동회로(1)에 의한 동작 제어 내용을 나타낸 파형도다. 도 2에 있어서, 출력 전압 VOUT1(H)은 출력 전압 VOUT1이 "H"을 지시하는 경우의 전압변화를 나타내고 있고, 출력 전압 VOUT1(L)은 출력 전압 VOUT1이 "L"을 지시하는 경우의 전압변화를 나타내고 있다. 또한, L1은 변동이 없는 이상 전원전압 레벨을 나타내고, L2(H)는 변동이 없는 이상 구동전압 H 레벨을 나타내고 있다. 더구나, L2(L)는 변동이 없는 이상 구동전압 L 레벨을 나타내고 있고, L3은 변동이 없는 이상 기준전압 레벨을 나타내고 있다.
동 도면에 나타낸 것과 같이, 전원전압 VCC가 변동하면, 출력 전압 VOUT1(H)도 마찬가지로 변동한다. 출력 전압 VOUT1(H)이 전원전압 VCC보다 약간 전위가 낮아지는 것은, 인버터 G4의 PMOS 트랜지스터 Q14의 채널 부분의 저항에 의한 전압강하가 발생하기 때문이다.
도 2에 있어서는, 출력 전압 VOUT1(H)은 이상 구동전압 H 레벨 L2(H)로부터 구동전압 변동량 ΔVD으로 변동하고 있다.
기준전압 VREF1은 전원전압 VCC, 접지 전압 GND 사이의 전위차를 저항 R1 및 저항 R2의 저항비로 결정되는 분압 비율로 분압해서 얻어진다. 예를 들면, 전원전압 VCC가 22V, 접지 전압 GND가 0V일 때, 기준전압 VREF1이 7V 얻어지도록 분압 비율을 7/22로 설정한 경우, 출력 전압 VOUT2의 이상 기준전압 레벨 L3로부터의 기준전압 변동량 ΔVR는 구동전압 변동량ΔVD의 7/22로 억제할 수 있다.
따라서, 실시형태 1에서는, 전원전압 VCC의 변동시에 반도체 디바이스 Q1의 온 동작시에 ON시 게이트·소스간 전압 VGS(ON)이 변동하는 양을, 구동전압 변동량 ΔVD로부터, (ΔVD-ΔVR)로 낮게 억제할 수 있다.
예를 들면, 전원전압 VCC가 22V±2V로 변화되면, 구동전압 변동량 ΔVD가 ±2V가 되지만, (ΔVD-ΔVR)은, (1-7/22)*(±2)=± 1.36V로 낮게 할 수 있다.
한편, 실시형태 1에서는, 접지 전압 GND가 이상 그라운드 레벨 L4의 경우(미도시)에서도, 전원전압 VCC이 변동하고 있으면, 출력 전압 VOUT2은 기준전압 변동량 ΔVR로 변동한다.
그러나, 그 변동량은 구동전압 변동량 ΔVD로부터 기준전압 변동량 ΔVR로 낮게 억제할 수 있다. 예를 들면, 접지 전압 GND가 0V±2V로 변화하면, 구동전압 변동량 ΔVD가 ±2V가 되지만, ΔVR는, (7/22)*(±2)=±0.64V로 낮게 할 수 있다.
따라서, 실시형태 1의 반도체 디바이스 구동회로(1)는, 전원전압 VCC의 변동, 접지 전압 GND의 변동을 고려하여, 기준 전원부(14)에 의한 분압 비율을 적절하게 설정함으로써 반도체 디바이스 Q1의 온 동작 및 오프 동작을 안정성 좋게 구동할 수 있다.
이와 같이, 실시형태 1의 반도체 디바이스 구동회로(1)의 기준 전원부(14)로부터 출력되는 출력 전압 VOUT2(기준신호)는, 전원전압 VCC 및 접지전위 GND의 변동에 대해 저항 R1 및 저항 R2과의 저항비에 의해 결정되는 분압 비율을 반영해서 작게 억제할 수 있다. 이 때문에, 상기 분압 비율을 적절히 설정함으로써, 반도체 디바이스의 온 동작시, 오프 동작시에 있어서, 제어 전극 및 한쪽 전극 사이의 전위의 변동을 허용범위로 억제할 수 있다.
그 결과, 실시형태 1의 반도체 디바이스 구동회로(1), 반도체 디바이스 Q1을 온 동작 및 오프 동작을 안정하게 구동할 수 있다.
그리고, 반도체 디바이스 Q1의 전류공급 능력을 안정시킴으로써, 반도체 디바이스 Q1을 에너지 효율이 높게 동작시킴으로써, 에너지절약화를 꾀할 수 있다.
더구나, 반도체 디바이스 Q1에 의한 전류공급 능력을 안정시킴으로써, 수율 향상을 기대할 수 있기 때문에, 생산 공정의 향상을 꾀할 수 있다.
또한, 반도체 디바이스 Q1과 실시형태 1의 반도체 디바이스 구동회로(1)로 구성됨으로써, 안정된 온, 오프 동작을 행하는 반도체 디바이스 Q1을 갖는 반도체장치를 얻을 수 있다.
<실시형태 2>
도 3은 본 발명의 실시형태 2인 반도체 디바이스 구동회로의 회로 구성을 나타낸 회로도다. 동 도면에 나타낸 것과 같이, NMOS 트랜지스터 구성을 보이는 반도체 디바이스 Q1에 대해 반도체 디바이스 구동회로(2)가 설치된다. 반도체 디바이스 구동회로(2)는 구동전원부(12)에서 얻어지는 전원전압 VCC 및 접지 전압 GND를 제1 및 제2 전원으로서 동작한다.
반도체 디바이스 구동회로(2)는, 드라이브 회로(20), 입력 회로(11) 및 기준 전원부(15)에 의해 구성된다. 입력 회로(11)는 도 1에서 나타낸 실시형태 1과 같기 때문에, 동일한 부호를 붙이고 설명을 생략한다.
드라이브 회로(20)는 실시형태 1의 드라이브 회로(10)와 마찬가지로, 4단의 인버터 G1∼G4의 직렬접속에 의해 구성된다. 인버터 Gi(i=1∼4)은, PMOS 트랜지스터 Q1i 및 NMOS 트랜지스터 Q2i로 구성되고, PMOS 트랜지스터 Q1i의 소스는 내부 전원전압 VC2에 접속되고, 드레인은 NMOS 트랜지스터 Q2i의 드레인에 접속되고, NMOS 트랜지스터 Q2i의 소스가 내부 접지 전압 GD2에 접속된다. 그리고, PMOS 트랜지스터 Q1i 및 NMOS 트랜지스터 Q2i의 게이트가 인버터 Gi의 입력부, PMOS 트랜지스터 Q1i의 드레인(NMOS 트랜지스터 Q2i의 드레인)이 인버터 Gi의 출력부가 된다. 인버터 G4의 출력부에서 얻어지는 출력 전압 VOUT1이 반도체 디바이스 Q1의 게이트 전극에 부여된다.
기준 전원부(15)는 저항 R3, 직렬로 접속되는 3개의 (제너)다이오드 D1∼D3, 저항 R4 및 버퍼 회로(8)로 구성된다. 저항 R3의 일단은 전원전압 VCC에 접속되고, 타단(노드 N2)은 다이오드 D1의 캐소드에 접속되고, 다이오드 D3의 애노드(노드 N4)가 저항 R4의 일단에 접속되고, 저항 R4의 타단이 접지 전압 GND에 접속된다.
그리고, 다이오드 D2의 애노드(다이오드 D3의 캐소드)인 노드 N3에서 기준전압 VREF2을 얻고 있다. 즉, 기준전압 VREF2은 전원전압 VCC 및 접지 전압 GND 사이의 중간 전위로서 결정된다.
또한, 다이오드 D1의 캐소드인 노드 N2에서 내부 전원전압 VC2가 얻어지고, 다이오드 D3의 애노드인 노드 N4에서 내부 접지 전압 GD2이 얻어진다.
따라서, 내부 전원전압 VC2는 기준전압 VREF2로부터 2개의 다이오드 D1 및 D2의 정전압만큼, 전원전압 VCC측으로 클램프해서 얻어진다. 마찬가지로, 내부 접지 전압 GD2는 기준전압 VREF2로부터 1개의 다이오드 D3의 정전압만큼, 접지 전압 GND측으로 클램프해서 얻어진다.
이 때문에, 내부 전원전압 VC2, 기준전압 VREF2 사이, 내부 접지 전압 GD2,기준전압 VREF2 사이의 전위차는, 전원전압 VCC 및 접지 전압 GND의 변동에 관계없이 일정하게 유지할 수 있다.
즉, 내부 전원전압 VC2는 전원전압 VCC의 변동에 관계없이 안정되고, 내부 접지 전압 GD2는 접지 전압 GND의 변동에 관계없이 안정된다.
예를 들면, 전원전압 VCC을 25V 정도, 내부 전원전압 VC2, 기준전압 VREF2 사이 전압을 14V, 기준전압 VREF 2, 내부 접지 전압 GD2 사이 전압을 G7V로 하면, 전원전압 VCC, 접지 전압 GND 사이의 전압이 25±2V로 되어도, 전술한 14V와 7V를 유지할 수 있다.
노드 N3에 버퍼 회로(8)의 입력부가 접속되고, 버퍼 회로(8)는 기준전압 VREF2에 의해 결정되는 출력 전압 VOUT2(예를 들면, VOUT2=VREF2)를 반도체 디바이스 Q1의 소스에 부여한다.
도 4는 도 3에서 나타낸 실시형태 2의 반도체 디바이스 구동회로(2)에 의한 동작 제어 내용을 나타낸 파형도다. 동 도면에 있어서, L4는 변동이 없는 경우의 이상 그라운드 레벨을 나타내고 있다.
동 도면에 나타낸 것과 같이, 전원전압 VCC가 변동해도, 출력 전압 VOUT1(H)과 출력 전압 VOUT2는 모두 동일한 파형으로 변동하기 때문에, 출력 전압 VOUT1(H), 출력 전압 VOUT2 사이의 전위차는, 전원전압 VCC의 변동의 영향을 받지 않는다. 왜냐하면, 출력 전압 VOUT1(H)은, 기준전압 VREF2로부터 전원전압 VCC 방향으로 클램프된 내부 전원전압 VC2에 의해 결정되고 있기 때문이다.
따라서, 실시형태 2의 반도체 디바이스 구동회로(2)는, 전원전압 VCC가 변동해도, ON시 게이트·소스간 전압 VGS(ON)을 일정하게 할 수 있기 때문에, 반도체 디바이스 Q1의 온 동작을 안정하게 구동할 수 있다.
더구나, 접지 전압 GND가 변동해도, 출력 전압 VOUT1(L)과 출력 전압 VOUT2는 모두 동일한 파형으로 변동하기 때문에, 출력 전압 VOUT1(L), 출력 전압 VOUT2의 전위차는, 전원전압 VCC의 변동의 영향을 받지 않는다. 왜냐하면, 출력 전압 VOUT1(L)은, 기준전압 VREF2로부터 접지 전압 GND 방향으로 클램프된 내부 접지전압 GD2에 의해 결정되고 있기 때문이다.
따라서, 실시형태 2의 반도체 디바이스 구동회로(2)는, 접지 전압 GND가 변동해도, OFF시 게이트·소스간 전압 VGS(OFF)을 일정하게 할 수 있기 때문에, 반도체 디바이스 Q1의 오프 동작을 안정하게 구동할 수 있다.
이와 같이, 실시형태 2의 반도체 디바이스 구동회로(2)는, 기준 전원부(15)로부터 출력되는 기준전압 VREF2로부터 제1 레벨(2개의 다이오드 D1 및 D2의 정전압)만큼, 전원전압 VCC측으로 클램프된 전압이 내부 전원전압 VC2(제1 내부 전원전압)로서 규정되고, 기준전압 VREF2로부터 제2 레벨(1개의 다이오드 D3의 정전압)만큼, 접지 전압 GND측으로 클램프된 전압이 내부 접지 전압 GD2(제2 내부 전원전압)로서 규정된다.
그 결과, 기준신호(출력 전압 VOUT2)와 "H"(온 레벨)의 구동신호(출력 전압 VOUT1(H))의 전위차, 기준신호와 "L"(오프 레벨)의 구동신호(출력 전압 VOUT1(L))의 전위차를 항상 일정하게 할 수 있다. 이 때문에, 전원전압 VCC 및 접지전압 GND가 변동해도, 반도체 디바이스 Q1의 온 동작시, 오프 동작시에 있어서, 반도체 디바이스 Q1의 게이트·소스간 전압 VGS의 변동이 없어져, 반도체 디바이스 Q1을 안정하게 구동할 수 있다.
또한, 반도체 디바이스 Q1 및 실시형태 2의 반도체 디바이스 구동회로(2)로 구성됨으로써, 안정된 온, 오프 동작을 행하는 반도체 디바이스 Q1을 갖는 반도체장치를 얻을 수 있다.
<실시형태 3>
도 5는 본 발명의 실시형태 3인 반도체 디바이스 구동회로의 회로 구성을 나타낸 회로도다. 동 도면에 나타낸 것과 같이, NMOS 트랜지스터 구성을 보이는 반도체 디바이스 Q1에 대해 반도체 디바이스 구동회로(3)가 설치된다. 반도체 디바이스 구동회로(3)는 구동전원부(12)에서 얻어지는 전원전압 VCC 및 접지 전압 GND를 제1 및 제2 전원으로서 동작한다.
반도체 디바이스 구동회로(3)는, 드라이브 회로(10), 입력 회로(11) 및 기준 전원부(16)에 의해 구성된다. 드라이브 회로(10) 및 입력 회로(11)는 후술하는 타이밍 조정 회로(17)가 사이에 삽입된 점을 제외하고, 도 1에서 나타낸 실시형태 1과 같기 때문에, 동일한 부호를 붙이고 실시형태 1과 같은 개소에 있어서의 설명을 생략한다.
기준 전원부(16)는 타이밍 조정 회로(17), 기준전원 18A(제1 기준전압 출력부), 기준전원 18B(제2 기준전압 출력부), 스위치(19) 및 버퍼 회로(8)로 구성된다.
타이밍 조정 회로(17)는 제어신호 S1을 받고, 제어신호 S17을 드라이브 회로(10)의 인버터 G1의 입력부, 스위치(19)에 출력한다.
기준전원 18A는 직렬로 접속된 2개의 (제너)다이오드 D4,D5 및 저항 R5로 구성된다. 다이오드 D4의 캐소드가 전원전압 VCC에 접속되고, 다이오드 D5의 애노드(노드 N5)가 저항 R5의 일단에 접속되고, 저항 R5의 타단이 접지 전압 GND에 접속된다.
그리고, 노드 N5에서 얻어지는 기준전압 VREF11은, 전원전압 VCC이 접지 전압 GND 방향으로 2개의 다이오드 D4 및 D5의 정전압만큼 클램프된 전압이 되고, 단자 P1에 부여된다.
기준전원 18B은 저항 R6 및 (제너)다이오드 D6로 구성된다. 저항 R6의 일단이 전원전압 VCC에 접속되고, 저항 R6의 타단(노드 N6)이 다이오드 D6의 캐소드에 접속되고, 다이오드 D6의 애노드가 접지 전압 GND에 접속된다.
그리고, 노드 N6에서 얻어지는 기준전압 VREF12는, 접지 전압 GND가 전원전압 VCC 방향으로 1개의 다이오드 D6의 정전압만큼 클램프된 전압이 되고, 단자 P2에 부여된다.
스위치(19)는 제어신호 S17을 받고, 제어신호 S17이 "H"를 지시할 때, 단자 P1, 단자 P3 사이를 접속 상태로 하고, 제어신호 S17이 "L"을 지시할 때, 단자 P2, 단자 P3 사이를 접속 상태로 하는 스위칭을 행한다.
즉, 스위치(19)는, 출력 전압 VOUT1이 출력 전압 VOUT1(H)을 출력하는 타이밍일 때, 기준전압 VREF11을 단자 P3에 부여하고, 출력 전압 VOUT1이 출력 전압 VOUT1(L)을 출력하는 타이밍일 때, 기준전압 VREF12를 단자 P3에 부여한다.
버퍼 회로(8)는 단자 P3에서 얻어지는 전압에 의해 결정되는 출력 전압 VOUT2를 반도체 디바이스 Q1의 소스 전극에 부여한다. 즉, 출력 전압 VOUT1이 출력 전압 VOUT1(H)을 출력하는 타이밍일 때, 기준전압 VREF11에 의해 결정되는 출력 전압 VOUT2(예를 들면, VOUT2=VREF11)를 출력하고, 출력 전압 VOUT1이 출력 전압 VOUT1(L)을 출력하는 타이밍일 때, 기준전압 VREF12에 의해 결정되는 출력 전압 VOUT2(예를 들면, VOUT2=VREF12)를 출력한다.
도 6은 도 5에서 나타낸 실시형태 3의 반도체 디바이스 구동회로(3)에 의한 동작 제어 내용을 나타낸 파형도다. 동 도면 (a)에 나타낸 것과 같이, 전원전압 VCC가 변동하면, 출력 전압 VOUT1(H)과 출력 전압 VOUT2는 모두 전원전압 VC와 동일한 변화를 하기 때문에, ON시 게이트·소스간 전압 VGS(ON)은 항상 일정하게 유지된다.
예를 들면, 전원전압 VCC이 22V인 경우, 전원전압 VCC로부터의 2개의 다이오드 D4 및 D5의 정전압(1개당 7V)으로 클램프된 기준전압 VREF11은 8V가 된다. 이 상태에서, 전원전압 VCC이 ±2V 변동하면, 출력 전압 VOUT1(H)은 물론, 출력 전압 VOUT2도 마찬가지로, ±2V 변동한다.
따라서, 실시형태 3의 반도체 디바이스 구동회로(3)는, 전원전압 VCC이 변동해도, ON시 게이트·소스간 전압 VGS(ON)을 일정하게 할 수 있으므로, 반도체 디바이스 Q1의 온 동작을 안정하게 구동할 수 있다.
더구나, 동 도면 (b)에 나타낸 것과 같이, 접지 전압 GND가 변동하면, 출력 전압 VOUT1(L)과 출력 전압 VOUT2는 모두 접지 전압 GND와 동일하게 변화되기 때문에, OFF시 게이트·소스간 전압 VGS(OFF)은 항상 일정하게 유지된다.
예를 들면, 접지 전압 GND가 0V인 경우, 다이오드 D6의 정전압(7V)에 의해 클램프된 기준전압 VREF12은 7V가 된다. 이 상태에서, 접지 전압 GND가 ±2V 변동하면, 출력 전압 VOUT1(L)은 물론, 출력 전압 VOUT2도 마찬가지로, ±2V 변동한다.
따라서, 실시형태 3의 반도체 디바이스 구동회로(3)는, 접지 전압 GND가 변동해도, OFF시 게이트·소스간 전압 VGS(OFF)을 일정하게 할 수 있으므로, 반도체 디바이스 Q1의 오프 동작을 안정하게 구동할 수 있다.
이와 같이, 실시형태 3의 반도체 디바이스 구동회로(3)에서는, 입력 회로(11), 타이밍 조정 회로(17) 및 스위치(19)로 이루어진 기준신호 출력부에 의해, 출력 전압 VOUT1이 "H"가 되는 타이밍에서 기준전압 VREF11에 의해 결정되는 출력 전압 VOUT2을 출력하고, 출력 전압 VOUT1이 "L"이 되는 타이밍에서 기준전압 VREF12에 의해 결정되는 출력 전압 VOUT2를 출력한다. 이 때문에, 기준전압 VREF11에는 전원전압 VCC의 변동과 동일한 변동이 나타나고, 기준전압 VREF12에는 접지 전압 GND의 변동과 동일한 변동이 나타난다.
그 결과, 출력 전압 VOUT2과 출력 전압 VOUT1(H)의 전위차, 출력 전압 VOUT2와 출력 전압 VOUT1(L)의 전위차를 항상 일정하게 할 수 있으므로, 전원전압 VCC 및 접지 전압 GND가 변동해도, 반도체 디바이스 Q1의 온 동작시, 오프 동작시에 있어서의 게이트·소스간 전압 VGS의 변동이 없어져, 반도체 디바이스 Q1을 안정하게 구동할 수 있다.
또한, 반도체 디바이스 Q1 및 실시형태 3의 반도체 디바이스 구동회로(3)로 구성됨으로써, 안정한 온, 오프 동작을 행하는 반도체 디바이스 Q1을 갖는 반도체장치를 얻을 수 있다.
<실시형태 4>
도 7은 본 발명의 실시형태 4인 반도체 디바이스 구동회로의 회로 구성을 나타낸 회로도다. 동 도면에 나타낸 것과 같이, NMOS 트랜지스터 구성을 보이는 SiC 반도체 디바이스 Q2에 대해 반도체 디바이스 구동회로(4)가 설치된다. SiC 반도체 디바이스 Q2는 탄화 규소를 사용해서 형성된다.
반도체 디바이스 Q1이 SiC 반도체 디바이스 Q2로 치환된 점이 다르지만, 반도체 디바이스 구동회로(4)의 내부구성은 도 5에서 나타낸 실시형태 3의 반도체 디바이스 구동회로(3)의 내부구성과 같기 때문에, 동일한 부호를 붙이고 설명을 생략한다.
이와 같이, 실시형태 4의 반도체 디바이스 구동회로(4)는, 실시형태 3의 반도체 디바이스 구동회로(3)와 마찬가지로, SiC 반도체 디바이스 Q2의 온 동작 및 오프 동작을 모두 안정하게 구동할 수 있다.
그리고, SiC 반도체 디바이스 Q2 및 실시형태 4의 반도체 디바이스 구동회로(4)로 구성됨으로써, 안정한 온, 오프 동작을 행하는 SiC 반도체 디바이스 Q2를 갖는 반도체장치를 얻을 수 있다.
이때, 실시형태 4의 반도체 디바이스 구동회로(4)에서는, 내부구성을 실시형태 3의 반도체 디바이스 구동회로(3)와 동일하게 했지만, 실시형태 1의 반도체 디바이스 구동회로(1) 혹은 실시형태 2의 반도체 디바이스 구동회로(2)와 동일한 내부구성으로 하는 태양도 물론, 생각할 수 있다.
<기타>
이때, 전술한 실시형태에서 반도체 디바이스로서 NMOS 트랜지스터 구성(N형)의 반도체 디바이스 Q1, Q2을 나타냈지만, 대신에 PMOS 트랜지스터 구성(P형)의 반도체 디바이스를 사용해도 된다. 이 경우, 반도체 디바이스 구동회로는, 전원전압 VCC(내부 전원전압 VC2)에 의해 결정되는 "H"(오프 레벨)의 출력 전압에 의해 반도체 디바이스를 오프 동작시키고, 접지 전압 GND(내부 접지 전압 GD2)에 의해 결정되는 "L"(온 레벨)의 출력 전압에 의해 반도체 디바이스를 온 동작시킨다.
1∼4 반도체 디바이스 구동회로, 10, 20 드라이브 회로, 14∼16 기준 전원부, 17 타이밍 조정 회로, Q1 반도체 디바이스, Q2 SiC 반도체 디바이스.

Claims (5)

  1. 제1 및 제2 전원전압에 의해 동작하고, 제어 전극, 한쪽 전극 및 다른 쪽 전극을 갖는 반도체 디바이스를 구동하는 반도체 디바이스 구동회로로서,
    제1 전원전압을 온 레벨 결정용, 제2 전원전압을 오프 레벨 결정용의 전압으로서 사용하여, 온 레벨 혹은 오프 레벨의 구동신호를 상기 반도체 디바이스의 상기 제어 전극에 출력해서 상기 반도체 디바이스를 온 동작 혹은 오프 동작시키는 구동부와,
    상기 제1 및 제2 전원전압 사이의 전위차를 소정의 분압 비율로 분압해서 얻어지는 기준전압에 의해 결정되는 기준신호를, 상기 반도체 디바이스의 상기 한쪽 전극에 출력하는 기준 전원부를 구비한, 반도체 디바이스 구동회로.
  2. 제1 및 제2 전원전압에 의해 동작하고, 제어 전극, 한쪽 전극 및 다른 쪽 전극을 갖는 반도체 디바이스를 구동하는 반도체 디바이스 구동회로로서,
    제1 내부 전원전압을 온 레벨 결정용, 제2 내부 전원전압을 오프 레벨 결정용의 전압으로서 사용하여, 온 레벨 혹은 오프 레벨의 구동신호를 상기 반도체 디바이스의 상기 제어 전극에 출력해서 상기 반도체 디바이스를 온 동작 혹은 오프 동작시키는 구동부와,
    상기 제1 및 제2 전원전압 사이의 중간 전위인 기준전압에 의해 결정되는 기준신호를, 상기 반도체 디바이스의 상기 한쪽 전극에 출력하는 기준 전원부를 구비하고,
    상기 기준전압으로부터 제1 레벨만큼, 상기 제1 전원전압측으로 클램프된 전압이 상기 제1 내부 전원전압으로서 규정되고, 상기 기준신호로부터 제2 레벨만큼, 상기 제2 전원전압측으로 클램프된 전압이 상기 제2 내부 전원전압으로서 규정되는, 반도체 디바이스 구동회로.
  3. 제1 및 제2 전원전압에 의해 동작하고, 제어 전극, 한쪽 전극 및 다른 쪽 전극을 갖는 반도체 디바이스를 구동하는 반도체 디바이스 구동회로로서,
    제1 전원전압을 온 레벨 결정용, 제2 전원전압을 오프 레벨 결정용으로서 사용하여, 온 레벨 혹은 오프 레벨의 구동신호를 상기 반도체 디바이스의 상기 제어 전극에 출력해서 상기 반도체 디바이스를 온 동작 혹은 오프 동작시키는 구동부와,
    상기 제1 전원전압으로부터 제1 레벨만큼, 상기 제2 전원전압측으로 클램프된 전압인 제1 기준전압을 출력하는 제1 기준전압 출력부와,
    상기 제2 전원전압으로부터 제2 레벨만큼, 상기 제1 전원전압측으로 클램프된 전압인 제2 기준전압을 출력하는 제2 기준전압 출력부와,
    상기 구동신호가 온 레벨이 되는 타이밍에서 상기 제1 기준전압에 의해 결정되는 기준신호를 출력하고, 상기 구동신호가 오프 레벨이 되는 타이밍에서 상기 제2 기준전압에 의해 결정되는 상기 기준신호를, 상기 반도체 디바이스의 한쪽 전극에 출력하는 기준신호 출력부를 구비한 반도체 디바이스 구동회로.
  4. 반도체 디바이스와,
    청구항 1 내지 청구항 3 중 어느 한 항에 기재된 반도체 디바이스 구동회로를 구비한 반도체장치.
  5. 제 4항에 있어서,
    상기 반도체 디바이스는 탄화 규소를 사용해서 형성되는 SiC 디바이스를 포함하는 반도체장치.
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