CN109474269B - 浮动开关及其驱动电路 - Google Patents

Abstract

公开了一种浮动开关及其驱动电路，所述浮动开关包括第一晶体管和第二晶体管，本发明实施例的技术方案根据一个逻辑信号来控制所述第一晶体管和第二晶体管的开关状态，并通过一箝位电路对所述第一晶体管和第二晶体管的栅源电压进行箝位以维持所述第一晶体管和第二晶体管的当前开关状态，同时使得没有电流从所述驱动电路流至所述第一晶体管和第二晶体管的源极，由此，可以提高电路的精度。

Description

浮动开关及其驱动电路

技术领域

本发明涉及电子电力技术领域，更具体地，涉及一种浮动开关及其驱动电路。

背景技术

在模拟集成电路中，浮动开关广泛用于高压数字模拟转换器、高压多路复用器、具有可调增益的高压放大器等器件中。

在现有技术中，浮动开关的驱动信号通常由驱动电路和电平转换器产生，在浮动开关导通时，通过会有电流从驱动电路流入浮动开关的节点，这会影响该浮动开关的节点的精度。

发明内容

有鉴于此,本发明提供一种浮动开关及其驱动电路，以提高电路的精度。

第一方面，本发明实施例提供一种浮动开关的驱动电路，所述浮动开关包括串联连接的第一晶体管和第二晶体管，所述第一晶体管和第二晶体管共源共栅，所述驱动电路包括：

电流流向控制电路，耦接至所述第一晶体管和第二晶体管的栅极，用以根据逻辑信号来控制所述第一晶体管和第二晶体管的开关状态；以及

箝位电路，被配置为对栅源电压进行箝位以维持所述第一晶体管和第二晶体管的当前开关状态，并使得没有电流从所述驱动电路流至所述第一晶体管和第二晶体管的源极，所述栅源电压为所述第一晶体管和第二晶体管的栅极与源极之间的电压。

进一步地，所述箝位电路包括：

第三晶体管；以及

第四晶体管，栅极与所述第三晶体管的栅极连接，源极与所述第一晶体管的栅极连接；

其中，所述第三晶体管和第四晶体管的栅极与所述第一晶体管和第二晶体管的源极连接，以使得在所述第一晶体管和第二晶体管导通时没有电流从所述驱动电路流至所述第一晶体管和第二晶体管的源极。

进一步地，所述第一晶体管和第二晶体管以及第四晶体管的沟道类型相同，和第三晶体管的沟道类型不同。

进一步地，所述箝位电路被配置为在所述逻辑信号为第一状态时将所述栅源电压箝位在第一预定值，在所述逻辑信号为第二状态时将所述栅源电压箝位在第二预定值。

进一步地，所述电流流向控制电路包括：

第一电流源，耦接在上拉电源端和所述第一晶体管的栅极之间；

第二电流源，耦接在所述第一晶体管的栅极和接地端之间；以及

开关，连接在所述第一电流源和第二电流源之间，被配置为受控于所述逻辑信号导通或关断。

其中，所述第二电流源的输出电流大于所述第一电流源。

进一步地，所述箝位电路还包括：

至少一个二极管，串联连接至所述第三晶体管的源极。

进一步地，所述第一晶体管和第二晶体管为N型晶体管，所述第一预定值被配置为使得所述第一晶体管和第二晶体管维持导通状态，所述第二预定值被配置为使得所述第一晶体管和第二晶体管维持关断状态。

进一步地，所述第一晶体管和第二晶体管为N型晶体管，所述第三晶体管的漏极连接至接地端，所述第四晶体管的漏极连接至上拉电源端。

进一步地，所述第一晶体管和第二晶体管为P型晶体管，所述第一预定值被配置为使得所述第一晶体管和第二晶体管维持关断状态，所述第二预定值被配置为使得所述第一晶体管和第二晶体管维持导通状态。

进一步地，所述第一晶体管和第二晶体管为P型晶体管，所述第三晶体管的漏极连接至上拉电源端，所述第四晶体管的漏极连接至接地端。

进一步地，所述第一晶体管和所述第二晶体管为高压控制晶体管，所述开关为低压控制开关。

第二方面，本发明实施例提供一种浮动开关，包括：

第一晶体管；

第二晶体管，与所述第一晶体管串联连接，所述第一晶体管和所述第二晶体管共源共栅；以及

如上所述的驱动电路。

本发明实施例的技术方案根据一个逻辑信号来控制所述第一晶体管和第二晶体管的开关状态，并通过一箝位电路对所述第一晶体管和第二晶体管的栅源电压进行箝位以维持所述第一晶体管和第二晶体管的当前开关状态，同时使得没有电流从所述驱动电路流至所述第一晶体管和第二晶体管的源极，由此，可以提高电路的精度。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：

图1是现有技术的应用浮动开关的高压多路复用器的电路图；

图2是现有技术的浮动开关的电路图；

图3是本发明第一实施例的浮动开关的电路图；

图4是本发明第一实施例的浮动开关的工作波形图；

图5是本发明第一实施例的浮动开关的驱动电路的电路图；

图6是本发明第二实施例的浮动开关的电路图；

图7是本发明第二实施例的浮动开关的工作波形图。

具体实施方式

以下基于实施例对本申请进行描述，但是本申请并不仅仅限于这些实施例。在下文对本申请的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本申请。为了避免混淆本申请的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。

此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。

同时，应当理解，在以下的描述中，“电路”是指由至少一个元件或子电路通过电气连接或电磁连接构成的导电回路。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点之间时，它可以是直接耦接或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦接到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

除非上下文明确要求，否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。

在本申请的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

图1是现有技术的应用浮动开关的高压多路复用器的电路图。如图 1所示，高压多路复用器1包括浮动开关11。浮动开关11包括开关S 和驱动电路111。驱动电路111用于驱动开关S的导通和关断以在输出端o获取不同的输出电压。由于开关的两端的电压存在变化，因此，期望开关呈现出理想开关的特性，也即，开关S本身不会对两端的电压施加任何影响。这在要求较高精度的应用场合中尤其重要。

图2是现有技术的浮动开关的电路图。如图2所示，浮动开关11 包括驱动电路2以及晶体管Q1和Q2。其中，晶体管Q1和Q2共栅共源连接。驱动电路2包括电压源U1、控制电路21和电平转换器22。晶体管Q1和Q2的源极与电压源U1的一端(例如电压源U1的负极)连接。控制电路21与晶体管Q1和Q2的栅极连接，用于控制晶体管Q1 和Q2的导通和关断。电平转换器22被配置为对逻辑信号log进行电平转换以驱动控制电路21生成晶体管Q1和Q2的驱动信号GATE。电压源U1被配置为给控制电路21和电平转换器22供电。由于晶体管Q1 和Q2的源极与电压源U1连接，因此在晶体管Q1和Q2导通时，会有电流从驱动电路2流向晶体管Q1和Q2的源极，从而影响电路的精度。也就是说，在应用现有技术的浮动开关的高压多路复用器中，当开关S 导通时，会有电流从驱动电路111流入开关S的一端，进而影响流向输出端的电流，这可能降低高压多路复用器的精度。

本发明实施例提供一种浮动开关，使得在浮动开关处于导通状态时，没有电流从其驱动电路流至浮动开关中的晶体管的源极，从而提高电路的精度。

图3是本发明第一实施例的浮动开关的电路图。如图3所示，本实施例的浮动开关3包括晶体管Q31和Q32以及驱动电路31。其中，晶体管Q31和Q32共源共栅连接。驱动电路31与晶体管Q31和Q32的栅极以及源极连接，被配置为生成晶体管Q31和Q32的驱动信号以驱动晶体管Q31和Q32的导通与关断。晶体管Q31和晶体管Q32为沟道类型相同的金属氧化物场效应晶体管(MOSFET)。在本实施例中，晶体管 Q31和晶体管Q32均为N型晶体管。

驱动电路31包括电流流向控制电路311和箝位电路312。其中，电流流向控制电路311耦接至晶体管Q31和晶体管Q32的栅极，被配置为根据逻辑信号logic1来控制晶体管Q31和晶体管Q32的导通和关断。箝位电路312被配置为根据逻辑信号logic1对晶体管Q31和Q32的栅源电压进行箝位，以使得晶体管Q31和Q32维持当前的开关状态，并使得没有电流从驱动电路31流至晶体管Q31和Q32的源极。

进一步地，在逻辑信号logic1切换为第一状态后，电流流向控制电路311被配置为控制晶体管Q31和晶体管Q32导通，箝位电路312被配置为将晶体管Q31和晶体管Q32的栅源电压箝位在第一预定值以使得晶体管Q31和晶体管Q32维持导通状态。在逻辑信号logic1切换为第二状态后，电流流向控制电路311被配置为控制晶体管Q31和晶体管Q32关断，箝位电路312被配置为将晶体管Q31和Q32的栅源电压箝位在第二预定值以使得晶体管Q31和晶体管Q32维持关断状态。容易理解，第一预定值和第二预定值根据晶体管Q31和晶体管Q32的导通参数进行设置。

如图3所示，电流流向控制电路311包括第一电流源I1、开关S1 和第二电流源I2。其中，第一电流源I1、开关S1和第二电流源I2串联连接在上拉电源端Vcc和接地端之间。第一电流源I1耦接在上拉电源端 Vcc和晶体管Q31的栅极之间。开关S1串联连接在第一电流源I1和第二电流源I2之间，受控于逻辑信号logic1导通或关断。第二电流源I2 连接在开关S1和接地端之间。其中，第二电流源I2的输出电流大于第一电流源I1的输出电流。在一个可选的实现方式中，第二电流源I2的输出电流为第一电流源I1的输出电流的两倍。

在逻辑信号logic1切换为第一状态后，开关S1受控关断。第一电流源I1给晶体管Q31的寄生电容C1充电以使得晶体管Q31的栅源电压满足其导通参数，从而驱动晶体管Q31导通。在逻辑信号logic1切换为第二状态后，开关S1受控导通，电流源I1的输出电流通过开关S1流向电流源I2。由于第二电流源I2的输出电流大于第一电流源I1的输出电流，因此，第二电流源I2还需要从晶体管Q31的寄生电容C1上抽取电流I3(也即使得寄生电容C1放电)以使得电流达到平衡。也就是说，此时I2＝I1+I3。由此，晶体管Q31的栅源电压逐渐减小以使得晶体管 Q31关断。

应理解，由于晶体管Q32与晶体管Q31共源共栅连接，因此，晶体管Q32的导通和关断状态均与晶体管Q31保持一致。

箝位电路312包括晶体管Q33、晶体管Q34以及二极管D1和D2。其中，晶体管Q33的沟道类型与晶体管Q31相反，晶体管Q34的沟道类型与晶体管Q31相同。也即，在本是实施例中，晶体管Q33为P型晶体管，晶体管Q34为N型晶体管。

二极管D1和D2以及晶体管Q33依次串联连接在晶体管Q31的栅极和接地端之间。晶体管Q33的源极与二极管D2的阴极连接，漏极与接地端连接。晶体管Q34连接在上拉电源端Vcc和晶体管Q32的栅极之间。晶体管34的漏极连接至上拉电源端Vcc，源极连接至晶体管Q32 的栅极。晶体管Q33和Q34共栅极，且晶体管Q33和Q34的栅极与晶体管Q31和Q32的源极连接。由于晶体管的栅极基本没有电流流入或流出，并且，晶体管Q31和Q32的源极与晶体管Q33和Q34的栅极连接，因此，在晶体管Q31和晶体管Q32导通时，基本没有电流从驱动电路31流至晶体管Q31和Q32的源极，从而不会有电流流入到浮动开关两端的节点，影响两端节点的电压。由此，这可以提高电路的精度。

在本实施中，二极管D1和D2用于调节箝位电路312的箝位电压大小，以使得箝位电压足以维持晶体管Q31和Q32的当前开关状态。本实施例以设置两个二极管为例进行说明，本领域技术人员可以根据晶体管Q31和Q32的导通参数设置箝位电路中二极管的数量和参数。

如图3所示，在逻辑信号logic1切换为第一状态后，开关S1受控关断，第一电流源I1开始给晶体管Q31的寄生电容C1充电，晶体管 Q31的栅极电压Vg1逐渐增大，栅源电压Vgs1也逐渐增大。在晶体管 Q31栅源电压Vgs1满足其导通参数时，晶体管Q31受控导通。如图3 所示，晶体管Q33的源极通过二极管D1和D2耦接至晶体管Q31的栅极，栅极连接至晶体管Q31的源极。因此，晶体管Q33的源极电压 Vs3＝Vg1-Vd1-Vd2(其中，Vd1和Vd2分别为二极管D1和D2的导通压降)，晶体管Q33的栅极电压Vg3等于晶体管Q31的源极电压Vs1。由此，在第一电流源I1给晶体管Q31的寄生电容C1充电时，晶体管 Q33的源栅电压Vsg3也逐渐上升，从而使得在Q31导通后，晶体管Q33 的源栅电压Vsg3满足其导通参数，晶体管Q33受控导通。在晶体管Q33 导通后，晶体管Q31的栅源电压Vgs1被箝位为Vgs1＝Vg1-Vs1＝(Vs3-Vg3) +Vd1+Vd2(也即晶体管Q33的源栅电压加上二极管D1和D2的导通压降)。因此，晶体管Q31能够继续维持导通。

在逻辑信号logic1为第二状态时，开关S1受控导通，第一电流源 I1的输出电流通过开关S1流向第二电流源I2。由于第二电流源I2的输出电流大于第一电流源I1的输出电流，因此，第二电流源I2还需要从晶体管Q31的寄生电容C1上抽取电流I3(也即使得寄生电容C1放电) 以使得电流达到平衡。由此，晶体管Q31的栅极电压Vg1开始减小以使得晶体管Q31关断。由于晶体管Q34的源极和晶体管Q31的栅极连接，栅极与晶体管Q31的源极连接，因此，晶体管Q34的源极电压会逐渐减小到使得其栅源电压满足对应的导通参数，晶体管Q34受控导通。在晶体管Q34导通后，会形成一个从上拉电源端VCC—晶体管Q34—开关 S1—电流源I2的电流回路，以保持电流的平衡。因此，电流源I2不再从寄生电容C1上抽取电流，使得晶体管Q31的栅源电压被箝位为一个负值，从而维持晶体管Q31的关断状态。

应理解，由于晶体管Q32和第一晶体管Q31共源共栅连接，因此，晶体管Q32的状态变化与晶体管Q31保持一致。

在一种可选的实现方式中，晶体管Q31和Q32被配置为高压晶体管，从而使得浮动开关可以具有较高的耐压性。在此情形下，晶体管Q31 和Q32的导通电压与开关S1不同。现有技术中，通常需要设置电平转换电路来进行电压的转换。而在本实施例中，虽然开关S1为低压控制开关，但是，由于箝位电路312通过电流来控制，通过调节二极管的数量和参数就可以调节第一预定值和第二预定值的大小，所以本实施例的浮动开关的驱动电路不需要电平转换器就可以实现通过低压晶体管开关控制高压晶体管导通和关断的功能，这简化了电路结构，节约了电路成本。

本发明实施例的技术方案根据一个逻辑信号来控制所述第一晶体管和第二晶体管的开关状态，并通过一箝位电路对第一晶体管和第二晶体管的栅源电压进行箝位以维持第一晶体管和第二晶体管的当前开关状态，同时使得没有电流从驱动电路流至所述第一晶体管和第二晶体管的源极，由此，可以提高电路的精度。

图4是本发明第一实施例的浮动开关的工作波形图。如图4所示，并参考图3，在t0-t1时刻，逻辑信号logic1置低(也即处于第一状态)，开关S1保持关断，箝位电路312被配置为将晶体管Q31和晶体管Q32 的栅源电压箝位在第一预定值V1。在本实施例中，晶体管Q31和晶体管Q32为N型晶体管，因此，在晶体管Q31和Q32的栅源电压为第一预定值V1时可以使得晶体管Q31和Q32维持导通状态。容易理解，第一预定值V1根据晶体管Q31和Q32的导通参数设置。

在t1-t2时刻，逻辑信号logic1置高(也即处于第二状态)，开关S1 保持导通，箝位电路312被配置为将晶体管Q31和晶体管Q32的栅源电压箝位在第二预定值V2。由于第二预定值V2小于0，因此，在t1-t2时刻，晶体管Q31和Q32可以维持关断状态。

由于在本实施例中，晶体管Q31和Q32的源极与箝位电路312中的晶体管Q33和Q34的栅极连接，因此，在晶体管Q31和晶体管Q32 导通时，不会有电流从驱动电路312流至晶体管Q31和Q32的源极，由此，提高了电路的精度。

图5是本发明第一实施例的浮动开关的驱动电路的电路图。在本实施例中，第一电流源I1和第二电流源I2均可以为镜像电流源。如图5 所示，驱动电路31包括第一电流源I1和第二电流源I2。第一电流源I1 包括晶体管Q3和Q4，晶体管Q3和晶体管Q4共源共栅连接。也即，第一电流源I1为一个共源共栅电流镜。第一电流源I1根据输入偏置电压Bais1控制其输出电流。第二电流源I2包括晶体管Q5和Q6，晶体管 Q5和晶体管Q6共源共栅连接。也即，第二电流源I2也为一个共源共栅电流镜。第二电流源I2根据输入偏置电压Bais2控制其输出电流。因此，可以通过设置输入偏置电压Bais1和Bais2的大小来使得第二电流源I2 的输出电流大于第一电流源I1的输出电流。应理解，图5中所示的第一电流源I1和第二电流源I2仅仅是实现本实施例的一种可选的方式，其他能够实现电流源功能的电路均可以应用于本实施例中。

图6是本发明第二实施例的浮动开关的电路图。如图6所示，本实施例的浮动开关6包括晶体管Q61和Q62以及驱动电路61。其中，晶体管Q61和Q62共源共栅连接。驱动电路61与晶体管Q61和Q62的栅极以及源极连接，被配置为生成晶体管Q61和Q62的驱动信号以驱动晶体管Q61和Q62的导通与关断。晶体管Q61和晶体管Q62为沟道类型相同的金属氧化物场效应晶体管(MOSFET)，在本实施例中，晶体管 Q61和晶体管Q62均为P型晶体管。

驱动电路61包括电流流向控制电路611和箝位电路612。其中，电流流向控制电路611耦接至晶体管Q61和晶体管Q62的栅极，被配置为根据逻辑信号logic2来控制晶体管Q61和晶体管Q62的导通和关断。箝位电路612被配置为根据逻辑信号logic1对晶体管Q61和Q62的栅源电压进行箝位，以使得晶体管Q61和Q62维持当前的开关状态，并使得没有电流从驱动电路61流至晶体管Q61和Q62的源极。

进一步地，在逻辑信号logic2切换为第一状态后，电流流向控制电路611被配置为控制晶体管Q61和晶体管Q62关断，箝位电路612被配置为将晶体管Q61和晶体管Q62的栅源电压箝位在第一预定值以使得晶体管Q61和晶体管Q62维持关断状态。在逻辑信号logic2切换为第二状态后，电流流向控制电路611被配置为控制晶体管Q61和晶体管Q62导通，箝位电路612被配置为将晶体管Q61和Q62的栅源电压箝位在第二预定值以使得晶体管Q61和晶体管Q62维持导通状态。容易理解，第一预定值和第二预定值根据晶体管Q61和晶体管Q62的导通参数进行设置。

如图6所示，电流流向控制电路611包括第一电流源I3、开关S2 和第二电流源I4。在一个可选的实现方式中，第一电流源I3和第二电流源I4可以采用镜像电流源。其中，第一电流源I3、开关S2和第二电流源I4串联连接在上拉电源端Vcc和接地端之间。第一电流源I3耦接在上拉电源端Vcc和晶体管Q62的栅极之间。开关S2连接在第一电流源 I3和第二电流源I4之间，受控于逻辑信号logic2导通或关断。第二电流源I4连接在开关S2和接地端之间。其中，第二电流源I4的输出电流大于第一电流源I3的输出电流。在一个可选的实现方式中，第二电流源I4 的输出电流为第一电流源I3的输出电流的两倍。

在逻辑信号logic2切换到第一状态后，开关S2受控关断。第一电流源I3给晶体管Q62的寄生电容C2充电以控制晶体管Q62关断。在逻辑信号logic2切换到第二状态后，开关S2受控导通，第一电流源I3的输出电流通过开关S2流向第二电流源I4。由于第二电流源I4的输出电流大于第一电流源I3的输出电流，因此，第二电流源I4还需要从晶体管Q62的寄生电容C2上抽取电流(也即使得寄生电容C2放电)以使得电流达到平衡。由此，晶体管Q62的栅源电压逐渐减小到满足其导通参数，晶体管Q62受控导通。

应理解，由于晶体管Q61与晶体管Q62共源共栅连接，因此，晶体管Q61的导通和关断状态均与晶体管Q62保持一致。

箝位电路612包括晶体管Q63、晶体管Q64以及二极管D3和D4。其中，晶体管Q63的沟道类型与晶体管Q61相反，晶体管Q64的沟道类型与晶体管Q61相同。也即，在本是实施例中，晶体管Q63为N型晶体管，晶体管Q64为P型晶体管。

晶体管Q63、二极管D3和D4依次串联连接在上拉电源端Vcc和晶体管Q62的栅极之间。晶体管Q63的源极与二极管D3的阳极连接，漏极与上拉电源端Vcc连接。晶体管Q64连接在接地端和晶体管Q61 的栅极之间。晶体管64的漏极连接至接地端，源极连接至晶体管Q61的栅极。晶体管Q63和Q64共栅极，且晶体管Q63和Q64的栅极与晶体管Q61和Q62的源极连接。由于晶体管的栅极基本没有电流流入或流出，并且，晶体管Q61和Q62的源极与晶体管Q63和Q64的栅极连接，因此，在晶体管Q61和晶体管Q62导通时，基本没有电流从驱动电路 61流至晶体管Q61和Q62的源极，从而不会有电流流入到浮动开关两端的节点，影响两端节点的电压。由此，这可以提高电路的精度。

在本实施例中，二极管D3和D4用于调节箝位电路612的箝位电压大小，以使得箝位电压足以驱动晶体管Q61和Q62导通。本实施例以设置两个二极管为例进行说明，本领域技术人员可以根据晶体管Q61和 Q62的导通参数设置箝位电路612中的二极管的数量和参数。

如图6所示，在逻辑信号logic2切换为第一状态后，开关S2受控关断。第一电流源I3开始给晶体管Q62的寄生电容C2充电，晶体管 Q62的栅极电压逐渐增大以使得晶体管Q62受控关断。由于晶体管Q64 的源极与晶体管Q62的栅极连接，栅极与晶体管62的源极连接，且其沟道类型与晶体管Q62相同。因此，在第一电流源I3开始给晶体管Q62 的寄生电容C2充电时，晶体管Q64的源极电压逐渐上升，使得在晶体管Q62关断后，晶体管Q64的源栅电压满足其导通参数，晶体管Q64 受控导通。在晶体管Q64导通后，晶体管Q62的栅源电压被箝位为一个较大的正值，因此，晶体管Q64能够维持关断状态。

在逻辑信号logic2切换为第二状态后，开关S2受控导通，第一电流源I3的输出电流通过开关S2流向第二电流源I4。由于第二电流源I4 的输出电流大于第一电流源I3的输出电流，因此，第二电流源I4还需要从晶体管Q62的寄生电容C2上抽取电流(也即使得寄生电容C2放电)以使得电流达到平衡。由此，使得晶体管Q62的栅极电压逐渐减小以使得晶体管Q62的栅源电压满足其导通参数，从而控制晶体管Q62 导通。由于晶体管Q63的源极通过二极管D3和D4耦接至晶体管Q62 的栅极，晶体管Q63的栅极连接至晶体管Q62的源极，因此，在Q62 的栅极电压减小时，晶体管Q63的源极电压随之减小。从而使得在晶体管Q62导通后，晶体管Q63的栅源电压满足其导通参数，从而使得晶体管Q63导通。在晶体管Q63导通后，形成一个由上拉电源端Vcc—晶体管Q63—二极管D3—二极管D4-开关S2-电流源I4的回路，以保持电流的平衡。因此，电流源I4不再从寄生电容C2上抽取电流，使得晶体管Q31的栅源电压被箝位为一个负值，从而维持晶体管Q62的导通状态。

应理解，由于晶体管Q61与晶体管Q62共源共栅连接，因此，晶体管Q61的导通和关断状态均与晶体管Q62保持一致。

在一种可选的实现方式中，晶体管Q61和Q62被配置为高压晶体管，从而使得浮动开关可以具有较高的耐压性。在此情形下，晶体管Q61 和Q62的导通电压与开关S2不同。现有技术中，通常需要设置电平转换电路来进行电压的转换。而在本实施例中，虽然开关S2为低压控制开关，但是，由于箝位电路612通过电流来控制，通过调节二极管的数量和参数就可以调节第一预定值和第二预定值的大小，所以本实施例的浮动开关的驱动电路不需要电平转换器就可以实现通过低压晶体管开关控制高压晶体管导通和关断的功能，这简化了电路结构，节约了电路成本。

本发明实施例的技术方案根据一个逻辑信号来控制第一晶体管和第二晶体管的开关状态，并通过一箝位电路对第一晶体管和第二晶体管的栅源电压进行箝位以维持第一晶体管和第二晶体管的当前开关状态，同时使得没有电流从驱动电路流至所述第一晶体管和第二晶体管的源极，由此，可以提高电路的精度。

图7是本发明第二实施例的浮动开关的工作波形图。如图7所示，并参考图6，在t3-t4时刻，逻辑信号logic2置低(也即处于第一状态)，开关S2保持关断，箝位电路612被配置为将晶体管Q61和晶体管Q62 的栅源电压Vgs2箝位在第一预定值V3。在本实施例中，晶体管Q61和晶体管Q62为P型晶体管。因此，在晶体管Q61和Q62的栅源电压为第一预定值V3时可以使得晶体管Q61和Q62维持关断状态。容易理解，第一预定值V3根据晶体管Q61和Q62的导通参数设置。

在t4-t5时刻，逻辑信号logic2置高(也即处于第二状态)，开关S2 保持导通，箝位电路612被配置为将晶体管Q61和晶体管Q62的栅源电压Vgs2箝位在第二预定值V4。由于第二预定值V4小于0，因此，在 t4-t5时刻，晶体管Q61和Q62可以维持导通状态。

由于在本实施例中，晶体管Q61和Q62的源极与箝位电路612中的晶体管Q63和Q64的栅极连接，因此，在晶体管Q61和晶体管Q62导通时，不会有电流从驱动电路612流至晶体管Q61和Q62的源极，由此，提高了电路的精度。

以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (11)

1.一种浮动开关的驱动电路，所述浮动开关包括串联连接的第一晶体管和第二晶体管，所述第一晶体管和第二晶体管共源共栅，其特征在于，所述驱动电路包括：

电流流向控制电路，耦接至所述第一晶体管和第二晶体管的栅极，用以根据逻辑信号来控制所述第一晶体管和第二晶体管的开关状态；以及

箝位电路，被配置为对栅源电压进行箝位以维持所述第一晶体管和第二晶体管的当前开关状态，并使得没有电流从所述驱动电路流至所述第一晶体管和第二晶体管的源极，所述栅源电压为所述第一晶体管和第二晶体管的栅极与源极之间的电压；

所述箝位电路包括：

第三晶体管；以及

第四晶体管，栅极与所述第三晶体管的栅极连接，源极与所述第一晶体管的栅极连接；

其中，所述第一晶体管和第二晶体管的源极仅与所述第三晶体管和第四晶体管的栅极连接，以使得在所述第一晶体管和第二晶体管导通时没有电流从所述驱动电路流至所述第一晶体管和第二晶体管的源极。

2.根据权利要求1所述的驱动电路，其特征在于，所述第一晶体管和第二晶体管以及第四晶体管的沟道类型相同，和第三晶体管的沟道类型不同。

3.根据权利要求1所述的驱动电路，其特征在于，所述箝位电路被配置为在所述逻辑信号为第一状态时将所述栅源电压箝位在第一预定值，在所述逻辑信号为第二状态时将所述栅源电压箝位在第二预定值。

4.根据权利要求1所述的驱动电路，其特征在于，所述电流流向控制电路包括：

第一电流源，耦接在上拉电源端和所述第一晶体管的栅极之间；

第二电流源，耦接在所述第一晶体管的栅极和接地端之间；以及

开关，连接在所述第一电流源和第二电流源之间，被配置为受控于所述逻辑信号导通或关断；

其中，所述第二电流源的输出电流大于所述第一电流源。

5.根据权利要求1所述的驱动电路，其特征在于，所述箝位电路还包括：

至少一个二极管，串联连接至所述第三晶体管的源极。

6.根据权利要求3所述的驱动电路，其特征在于，所述第一晶体管和第二晶体管为N型晶体管，所述第一预定值被配置为使得所述第一晶体管和第二晶体管维持导通状态，所述第二预定值被配置为使得所述第一晶体管和第二晶体管维持关断状态。

7.根据权利要求1所述的驱动电路，其特征在于，所述第一晶体管和第二晶体管为N型晶体管，所述第三晶体管的漏极连接至接地端，所述第四晶体管的漏极连接至上拉电源端。

8.根据所述权利要求3所述的驱动电路，其特征在于，所述第一晶体管和第二晶体管为P型晶体管，所述第一预定值被配置为使得所述第一晶体管和第二晶体管维持关断状态，所述第二预定值被配置为使得所述第一晶体管和第二晶体管维持导通状态。

9.根据权利要求1所述的驱动电路，其特征在于，所述第一晶体管和第二晶体管为P型晶体管，所述第三晶体管的漏极连接至上拉电源端，所述第四晶体管的漏极连接至接地端。

10.根据权利要求4所述的驱动电路，其特征在于，所述第一晶体管和所述第二晶体管为高压控制晶体管，所述开关为低压控制开关。

11.一种浮动开关，包括：

第一晶体管；

第二晶体管，与所述第一晶体管串联连接，所述第一晶体管和所述第二晶体管共源共栅；以及

如所述权利要求1-10任一项所述的驱动电路。

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