JP2016077057A - 半導体スイッチング素子の駆動回路 - Google Patents

Abstract

【課題】半導体スイッチング素子のスイッチング損失を低減することができ、かつ、半導体スイッチング素子の制御端子に印加するサージ電圧を低減することができる半導体スイッチング素子の駆動回路を提供する。
【解決手段】一実施形態に係る半導体スイッチング素子の駆動回路１は、半導体スイッチング素子３を駆動するための駆動制御信号を生成する駆動制御信号生成部１０と、正電位Ｖ＋と負電位Ｖ−との間に順に直列に接続されており、駆動制御信号に応じて交互にオン状態となる第１及び第２のトランジスタ２１，２２と、第１及び第２のトランジスタ２１，２２の接続点２３と半導体スイッチング素子３の制御端子との間に接続された抵抗素子３０と、抵抗素子３０に対して並列に接続されたコンデンサ４０と、抵抗素子３０に対して並列に接続されると共に、コンデンサ４０に対して直列に接続されたスイッチ５０とを備える。
【選択図】図１

Description

本発明は、半導体スイッチング素子を駆動するための駆動回路に関するものである。

特許文献１及び２には、電圧駆動型の半導体スイッチング素子を駆動するための駆動回路が開示されている。この種の駆動回路は、正電位と負電位との間に順に直列に接続され、交互にオン状態となる第１及び第２のトランジスタと、第１及び第２のトランジスタの接続点と半導体スイッチング素子のゲート端子との間に接続されたゲート抵抗とを備える。

特許文献１及び２に開示の駆動回路は、複数のコンデンサを用いることによって、半導体スイッチング素子の入力容量を高い電圧で急速に充電させることで、スイッチングスピードを増加させ、スイッチング損失を低減することができる、としている。

また、半導体スイッチング素子のスイッチング損失を低減するためのより簡易な手法として、ゲート抵抗の抵抗値を小さくしたり、ゲート抵抗に並列にスピードアップコンデンサを配置したりすることが知られている。

特開２０１３−２７１９３号公報 特開２０１２−１６９９０６号公報

しかしながら、ゲート抵抗の抵抗値を小さくしたり、ゲート抵抗に並列にスピードアップコンデンサを配置したりすると、半導体スイッチング素子のゲート端子に印加する駆動電圧にサージ電圧（過電圧）が発生してしまう。その結果、半導体スイッチング素子のゲート酸化膜が劣化し、半導体スイッチング素子の寿命が短くなってしまう。

そこで、本発明は、半導体スイッチング素子のスイッチング損失を低減することができ、かつ、半導体スイッチング素子の制御端子に印加するサージ電圧を低減することができる半導体スイッチング素子の駆動回路を提供することを目的とする。

本発明の半導体スイッチング素子の駆動回路は、半導体スイッチング素子を駆動するための駆動制御信号を生成する駆動制御信号生成部と、正電位と負電位との間に順に直列に接続されており、駆動制御信号に応じて、交互にオン状態となる第１及び第２のトランジスタと、第１及び第２のトランジスタの接続点と半導体スイッチング素子の制御端子との間に接続された抵抗素子と、抵抗素子に対して並列に接続されたコンデンサと、抵抗素子に対して並列に接続されると共に、コンデンサに対して直列に接続されたスイッチとを備える。

この半導体スイッチング素子の駆動回路によれば、半導体スイッチング素子をオン状態とするときに、スイッチがオン状態となることによって、コンデンサを介して半導体スイッチング素子の制御端子容量（ゲート容量）に大きな充電電流を供給することができ、制御端子電圧（ゲート電圧）の立ち上がりを早めることができる。すなわち、抵抗素子の抵抗値を小さくすることなく、半導体スイッチング素子の駆動電流を増加することができ、半導体スイッチング素子のスイッチング時間を短縮することができる。したがって、半導体スイッチング素子のスイッチング損失を低減することができる。

また、半導体スイッチング素子の制御端子電圧（ゲート電圧）が供給電圧（第１及び第２のトランジスタの接続点に供給される正電位）まで立ち上がる前にスイッチがオフ状態となることによって、抵抗素子を介して半導体スイッチング素子の制御端子容量（ゲート容量）に充電電流を供給するように切り換えることができる。すなわち、コンデンサの容量を小さくすることなく、抵抗素子と制御端子容量（ゲート容量）との時定数によって制御端子電圧（ゲート電圧）の立ち上がりを緩やかにすることができる。したがって、半導体スイッチング素子の制御端子（ゲート端子）に印加するサージ電圧を低減するとともに、主端子に発生するサージ電圧低減もはかることができる。

上記した半導体スイッチング素子の駆動回路では、半導体スイッチング素子をオン状態とするとき、半導体スイッチング素子の制御端子電圧が第１の所定値未満である場合にスイッチがオン状態となり、半導体スイッチング素子の制御端子電圧が第１の所定値以上である場合にスイッチがオフ状態となる形態であってもよい。

この形態によれば、半導体スイッチング素子の制御端子電圧（ゲート電圧）が供給電圧（第１及び第２のトランジスタの接続点に供給される正電位）まで立ち上がる前にスイッチがオフ状態となるので、上記したように、半導体スイッチング素子の制御端子電圧（ゲート電圧）に印加するサージ電圧を低減するとともに、主端子に発生するサージ電圧低減もはかることができる。

また、上記した半導体スイッチング素子の駆動回路では、半導体スイッチング素子をオフ状態とするとき、半導体スイッチング素子の制御端子電圧が第２の所定値より大きい場合にスイッチがオン状態となり、半導体スイッチング素子の制御端子電圧が第２の所定値以下である場合にスイッチがオフ状態となる形態であってもよい。

この形態によれば、半導体スイッチング素子をオフ状態とするときに、スイッチがオン状態となることによって、コンデンサを介して半導体スイッチング素子の制御端子容量（ゲート容量）の電荷を早く引き抜くことができ、制御端子電圧（ゲート電圧）の立ち下がりを早めることができる。すなわち、抵抗素子の抵抗値を小さくすることなく、半導体スイッチング素子のスイッチング時間を短縮することができる。したがって、半導体スイッチング素子のスイッチング損失をより低減することができる。

また、半導体スイッチング素子の制御端子電圧（ゲート電圧）が供給電圧（第１及び第２のトランジスタの接続点に供給される負電位）まで立ち下がる前にスイッチがオフ状態となることによって、抵抗素子を介して半導体スイッチング素子の制御端子容量（ゲート容量）の電荷を引き抜くように切り換えることができる。すなわち、コンデンサの容量を小さくすることなく、抵抗素子と制御端子容量（ゲート容量）との時定数によって制御端子電圧（ゲート電圧）の立ち下がりを緩やかにすることができる。したがって、半導体スイッチング素子の制御端子（ゲート端子）に印加するサージ電圧を低減することができる。

また、上記したスイッチはトランジスタを含む形態であってもよい。この形態では、半導体スイッチング素子をオン状態とするとき、半導体スイッチング素子の制御端子電圧が第１の所定値未満である場合にトランジスタをオン状態とし、半導体スイッチング素子の制御端子電圧が第１の所定値以上である場合にトランジスタをオフ状態とする制御部を更に備える形態であってもよい。

また、上記した制御部は、半導体スイッチング素子をオフ状態とするとき、半導体スイッチング素子の制御端子電圧が第２の所定値より大きい場合にトランジスタをオン状態とし、半導体スイッチング素子の制御端子電圧が第２の所定値以下である場合にトランジスタをオフ状態とする形態であってもよい。

また、上記したスイッチは、互いに逆向きに直列に接続された２つのツェナーダイオードを含む形態であってもよい。この形態では、半導体スイッチング素子をオン状態とするとき、半導体スイッチング素子の制御端子電圧が第１の所定値未満である場合に２つのツェナーダイオードのうちの正電位に対して逆方向に配置された一方がオン状態となり、半導体スイッチング素子の制御端子電圧が第１の所定値以上である場合に２つのツェナーダイオードのうちの一方がオフ状態となり、また、半導体スイッチング素子をオフ状態とするとき、半導体スイッチング素子の制御端子電圧が第２の所定値より大きい場合に２つのツェナーダイオードのうちの負電位に対して逆方向に配置された他方がオン状態となり、半導体スイッチング素子の制御端子電圧が第２の所定値以下である場合に２つのツェナーダイオードのうちの他方がオフ状態となり、第１の所定値は、２つのツェナーダイオードのうちの一方のツェナー電圧を正電位から差し引いた値以下であり、第２の所定値は、２つのツェナーダイオードのうちの他方のツェナー電圧を負電位から差し引いた値以上である形態であってもよい。

本発明によれば、半導体スイッチング素子のスイッチング損失を低減することができ、かつ、半導体スイッチング素子の制御端子に印加するサージ電圧を低減するとともに、主端子に発生するサージ電圧低減もはかることができる。その結果、半導体スイッチング素子のゲート酸化膜の劣化を抑制し、半導体スイッチング素子の寿命の低下を抑制することができる。

本発明の第１の実施形態に係る半導体スイッチング素子の駆動回路を示す図である。 図１に示す半導体スイッチング素子をオン状態とするときの、スイッチの動作波形、及び、半導体スイッチング素子のゲート電圧波形を示す図である。 図１に示す半導体スイッチング素子をオフ状態とするときの、スイッチの動作波形、及び、半導体スイッチング素子のゲート電圧波形を示す図である。 本発明の第２の実施形態に係る半導体スイッチング素子の駆動回路を示す図である。 本発明の変形例に係る半導体スイッチング素子の駆動回路を示す図である。 本発明の変形例に係る半導体スイッチング素子の駆動回路を示す図である。

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
［第１の実施形態］

図１は、本発明の第１の実施形態に係る半導体スイッチング素子の駆動回路を示す図である。図１に示す第１の実施形態の駆動回路１は、パワーコンディショナー等の電力変換回路に用いられるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）等の電圧駆動型の半導体スイッチング素子３を駆動する。この駆動回路１は、駆動制御信号生成部１０と、半導体スイッチング素子駆動用トランジスタ回路２０と、抵抗素子３０と、コンデンサ４０と、スイッチ５０と、制御部６０とを備える。

駆動制御信号生成部１０は、半導体スイッチング素子３を駆動するための駆動制御信号を生成する。駆動制御信号の一例はＰＷＭ信号である。駆動制御信号生成部１０は、駆動制御信号を半導体スイッチング素子駆動用トランジスタ回路２０に供給する。

半導体スイッチング素子駆動用トランジスタ回路２０は、正電位Ｖ＋と負電位Ｖ−との間に順に直列に接続された第１及び第２のトランジスタ２１，２２を含む。例えば、第１のトランジスタ２１はｎ型であり、第２のトランジスタ２２はｐ型である。第１のトランジスタ２１のドレイン端子には、例えば＋２０Ｖの正電位Ｖ＋が供給され、第１のトランジスタ２１のソース端子は第２のトランジスタ２２のソース端子に接続されている。第２のトランジスタ２２のドレイン端子には、例えば−６Ｖの負電位Ｖ−が供給される。

第１及び第２のトランジスタ２１，２２のゲート端子には、駆動制御信号生成部１０からの駆動制御信号が供給され、第１及び第２のトランジスタ２１，２２が交互にオン状態となる。すなわち、第１及び第２のトランジスタ２１，２２の接続点２３には、＋２０Ｖの正電位Ｖ＋と−６Ｖの負電位Ｖ−とが交互に供給される。

第１及び第２のトランジスタ２１，２２の接続点２３は、抵抗素子３０を介して、半導体スイッチング素子３のゲート端子（制御端子）に接続されている。抵抗素子３０は、第１及び第２のトランジスタ２１，２２の接続点２３と半導体スイッチング素子３のゲート端子との間に直列に接続された、いわゆるゲート抵抗である。

抵抗素子３０には、コンデンサ４０とスイッチ５０との直列回路が並列に接続されている。コンデンサ４０は、ゲート抵抗に対して並列に接続された、いわゆるスピードアップコンデンサである。スイッチ５０は、ＭＯＳＦＥＴ等のトランジスタ５１を含む。

より具体的には、トランジスタ５１のソース端子は、抵抗素子３０の一端及び第１及び第２のトランジスタ２１，２２の接続点２３に接続されており、トランジスタ５１のドレイン端子は、コンデンサ４０の一端に接続されている。コンデンサ４０の他端は、抵抗素子３０の他端及び半導体スイッチング素子３のゲート端子に接続されている。トランジスタ５１のゲート端子は、制御部６０に接続されている。

制御部６０は、半導体スイッチング素子３のゲート電圧をモニタする。制御部６０は、半導体スイッチング素子３をオン状態とするとき、半導体スイッチング素子３のゲート電圧が第１の所定値未満である場合にトランジスタ５１をオン状態とし、半導体スイッチング素子３のゲート電圧が第１の所定値以上である場合にトランジスタ５１をオフ状態とする。

より具体的には、図２に示すように、制御部６０は、半導体スイッチング素子３をオフ状態からオン状態とするとき、すなわち、第１のトランジスタ２１がオン状態となり、第１及び第２のトランジスタ２１，２２の接続点２３に＋２０Ｖの正電位Ｖ＋が供給されるとき、トランジスタ５１（スイッチ５０）をオン状態とする。すると、第１のトランジスタ２１、トランジスタ５１、コンデンサ４０、半導体スイッチング素子３のゲート容量Ｃｇｓの経路に電流が流れ、コンデンサ４０を介して半導体スイッチング素子３のゲート容量Ｃｇｓに大きな充電電流を供給することができ、ゲート電圧Ｖｇｓの立ち上がりを早めることができる。すなわち、半導体スイッチング素子３の駆動電流を増加することができ、半導体スイッチング素子３のスイッチング時間を短縮することができる。

その後、制御部６０は、半導体スイッチング素子３のゲート電圧Ｖｇｓが、第１の所定値Ｖ_１まで上昇したら、トランジスタ５１（スイッチ５０）をオフ状態とする。すると、第１のトランジスタ２１、抵抗素子３０、半導体スイッチング素子３のゲート容量Ｃｇｓの経路に電流が流れ、抵抗素子３０を介して半導体スイッチング素子３のゲート容量Ｃｇｓに充電電流を供給するように切り換えることができ、抵抗素子３０とゲート容量Ｃｇｓとの時定数によってゲート電圧Ｖｇｓの立ち上がりを緩やかにすることができる。

ここで、第１の所定値Ｖ_１は、＋２０Ｖの正電位Ｖ＋の９７．５％以下（すなわち＋１９．５Ｖ以下）であればよく、好ましくは、＋２０Ｖの正電位Ｖ＋の９５％以下（すなわち＋１９Ｖ以下）であればよい。

また、制御部６０は、半導体スイッチング素子３をオフ状態とするとき、半導体スイッチング素子３のゲート電圧が第２の所定値より大きい場合にトランジスタ５１をオン状態とし、半導体スイッチング素子３のゲート電圧が第２の所定値以下である場合にトランジスタ５１をオフ状態とする。

より具体的には、図３に示すように、制御部６０は、半導体スイッチング素子３をオン状態からオフ状態とするとき、すなわち、第２のトランジスタ２２がオン状態となり、第１及び第２のトランジスタ２１，２２の接続点２３に−６Ｖの負電位Ｖ−が供給されるとき、トランジスタ５１（スイッチ５０）をオン状態とする。すると、半導体スイッチング素子３のゲート容量Ｃｇｓ、コンデンサ４０、トランジスタ５１、第２のトランジスタ２２の経路に電流が流れ、コンデンサ４０を介して半導体スイッチング素子３のゲート容量Ｃｇｓの電荷を早く引き抜くことができ、ゲート電圧Ｖｇｓの立ち下がりを早めることができる。すなわち、スイッチング時間を短縮することができる。このとき、コンデンサ４０の電荷も同時に引き抜くことができる。

なお、本実施形態では、−６Ｖの負電位Ｖ−を用いることにより、半導体スイッチング素子３のゲート容量の電荷及びコンデンサ４０の電荷の引き抜きを更に早めることができ、ゲート電圧の立ち下がりを更に早めることができる。

その後、制御部６０は、半導体スイッチング素子３のゲート電圧Ｖｇｓが第２の所定値Ｖ_２まで低下したら、トランジスタ５１（スイッチ５０）をオフ状態とする。すると、半導体スイッチング素子３のゲート容量Ｃｇｓ、抵抗素子３０、第２のトランジスタ２２の経路に電流が流れ、抵抗素子３０を介して半導体スイッチング素子３のゲート容量Ｃｇｓの電荷を引き抜くように切り換えることができ、抵抗素子３０とゲート容量Ｃｇｓとの時定数によってゲート電圧Ｖｇｓの立ち下がりを緩やかにすることができる。

ここで、第２の所定値Ｖ_２は、−６Ｖの負電位Ｖ−の約９８．３％以上（すなわち−５．９Ｖ以上）であればよく、好ましくは、−６Ｖの負電位Ｖ−の約９１．７％以上（すなわち−５．５Ｖ以上）であればよい。

以上説明したように、第１の実施形態の半導体スイッチング素子の駆動回路１によれば、半導体スイッチング素子３をオン状態とするときに、トランジスタ５１（スイッチ５０）がオン状態となることによって、コンデンサ４０を介して半導体スイッチング素子３のゲート容量に大きな充電電流を供給することができ、ゲート電圧の立ち上がりを早めることができる。すなわち、抵抗素子３０の抵抗値を小さくすることなく、半導体スイッチング素子３の駆動電流を増加することができ、半導体スイッチング素子３のスイッチング時間を短縮することができる。したがって、半導体スイッチング素子３のスイッチング損失を低減することができる。

また、半導体スイッチング素子３のゲート電圧が供給電圧（第１及び第２のトランジスタ２１，２２の接続点２３に供給される正電位Ｖ＋）まで立ち上がる前にトランジスタ５１（スイッチ５０）がオフ状態となることによって、抵抗素子３０を介して半導体スイッチング素子３のゲート容量に充電電流を供給するように切り換えることができる。すなわち、コンデンサ４０の容量を小さくすることなく、抵抗素子３０とゲート容量との時定数によってゲート電圧の立ち上がりを緩やかにすることができる。したがって、半導体スイッチング素子３のゲート端子に印加するサージ電圧、及び、このサージ電圧（及び、配線のインダクタ、ゲート容量）に起因するリンギングを低減することができる。

また、第１の実施形態の半導体スイッチング素子の駆動回路１によれば、半導体スイッチング素子３をオフ状態とするときに、トランジスタ５１（スイッチ５０）がオン状態となることによって、コンデンサ４０を介して半導体スイッチング素子３のゲート容量の電荷を早く引き抜くことができ、ゲート電圧の立ち下がりを早めることができる。すなわち、抵抗素子３０の抵抗値を小さくすることなく、半導体スイッチング素子３のスイッチング時間を短縮することができる。したがって、半導体スイッチング素子３のスイッチング損失を低減することができる。

また、半導体スイッチング素子３のゲート電圧が供給電圧（第１及び第２のトランジスタ２１，２２の接続点２３に供給される負電位Ｖ−）まで立ち下がる前にトランジスタ５１（スイッチ５０）がオフ状態となることによって、抵抗素子３０を介して半導体スイッチング素子３のゲート容量の電荷を引き抜くように切り換えることができる。すなわち、コンデンサ４０の容量を小さくすることなく、抵抗素子３０とゲート容量との時定数によってゲート電圧の立ち下がりを緩やかにすることができる。したがって、半導体スイッチング素子３のゲート端子に印加するサージ電圧、及び、このサージ電圧（及び、配線のインダクタ、ゲート容量）に起因するリンギングを低減することができる。
［第２の実施形態］

図４は、本発明の第２の実施形態に係る半導体スイッチング素子の駆動回路を示す図である。図４に示す第２の実施形態の駆動回路１Ａは、駆動回路１においてスイッチ５０に代えてスイッチ５０Ａを備える点で第１の実施形態と相違する。第２の実施形態の駆動回路１Ａの他の構成は、第１の実施形態の駆動回路１と同様である。

スイッチ５０Ａは、互いに逆向きに直列に接続された２つのツェナーダイオード５２，５３を含む。なお、本実施形態では、ツェナーダイオード５２が正電位Ｖ＋に対して逆方向に配置されており、ツェナーダイオード５３が負電位Ｖ−に対して逆方向に配置されており、ツェナーダイオード５２，５３の間にコンデンサ４０が配置されている。

より具体的には、ツェナーダイオード５２のカソードは、抵抗素子３０の一端及び第１及び第２のトランジスタ２１，２２の接続点２３に接続されており、ツェナーダイオード５２のアノードは、コンデンサ４０を介して、ツェナーダイオード５３のアノードに接続されている。ツェナーダイオード５３のカソードは、抵抗素子３０の他端及び半導体スイッチング素子３のゲート端子に接続されている。なお、駆動回路１Ａでは、上記した駆動回路１における制御部６０が不要である。

この駆動回路１Ａでは、半導体スイッチング素子３をオン状態とするとき、半導体スイッチング素子３のゲート電圧が第１の所定値未満である場合にツェナーダイオード５２がオン状態となり、半導体スイッチング素子３のゲート電圧が第１の所定値以上である場合にツェナーダイオード５２がオフ状態となる。

より具体的には、図２同様に、半導体スイッチング素子３をオフ状態からオン状態とするとき、すなわち、第１のトランジスタ２１がオン状態となり、第１及び第２のトランジスタ２１，２２の接続点２３に＋２０Ｖの正電位Ｖ＋が供給されるとき、ツェナーダイオード５２の両端にツェナー電圧（降伏電圧）を超える電位差が発生し、ツェナーダイオード５２（スイッチ５０）がオン状態となる。なお、ツェナーダイオード５３にとって、正電位Ｖ＋は順方向電圧である。すると、第１のトランジスタ２１、ツェナーダイオード５２、コンデンサ４０、ツェナーダイオード５３、半導体スイッチング素子３のゲート容量Ｃｇｓの経路に電流が流れ、コンデンサ４０を介して半導体スイッチング素子３のゲート容量Ｃｇｓに大きな充電電流を供給することができ、ゲート電圧Ｖｇｓの立ち上がりを早めることができる。すなわち、半導体スイッチング素子３の駆動電流を増加することができ、半導体スイッチング素子３のスイッチング時間を短縮することができる。

その後、半導体スイッチング素子３のゲート電圧Ｖｇｓが、第１の所定値Ｖ_１まで上昇したら、すなわち、半導体スイッチング素子３のゲート容量Ｃｇｓに電荷が溜まってくると、ツェナーダイオード５２の両端電圧がツェナー電圧（降伏電圧）以下の電位差となり、ツェナーダイオード５２（スイッチ５０）がオフ状態となる。すると、第１のトランジスタ２１、抵抗素子３０、半導体スイッチング素子３のゲート容量Ｃｇｓの経路に電流が流れ、抵抗素子３０を介して半導体スイッチング素子３のゲート容量Ｃｇｓに充電電流を供給するように切り換えることができ、抵抗素子３０とゲート容量Ｃｇｓとの時定数によってゲート電圧Ｖｇｓの立ち上がりを緩やかにすることができる。

ここで、第１の所定値Ｖ_１は、＋２０Ｖの正電位Ｖ＋からツェナーダイオード５２のツェナー電圧（降伏電圧）を差し引いた値（例えば、＋２０Ｖ−４．５Ｖ＝１５．５Ｖ）である。

また、駆動回路１Ａでは、半導体スイッチング素子３をオフ状態とするとき、半導体スイッチング素子３のゲート電圧が第２の所定値より大きい場合にツェナーダイオード５３がオン状態となり、半導体スイッチング素子３のゲート電圧が第２の所定値以下である場合にツェナーダイオード５３がオフ状態となる。

より具体的には、図３同様に、半導体スイッチング素子３をオン状態からオフ状態とするとき、すなわち、第２のトランジスタ２２がオン状態となり、第１及び第２のトランジスタ２１，２２の接続点２３に−６Ｖの負電位Ｖ−が供給されるとき、ツェナーダイオード５３の両端にツェナー電圧（降伏電圧）を超える電位差が発生し、ツェナーダイオード５３（スイッチ５０）がオン状態となる。なお、ツェナーダイオード５２にとって、負電位Ｖ−は順方向電圧である。すると、半導体スイッチング素子３のゲート容量Ｃｇｓ、ツェナーダイオード５３、コンデンサ４０、ツェナーダイオード５２、第２のトランジスタ２２の経路に電流が流れ、コンデンサ４０を介して半導体スイッチング素子３のゲート容量Ｃｇｓの電荷を早く引き抜くことができ、ゲート電圧Ｖｇｓの立ち下がりを早めることができる。すなわち、スイッチング時間を短縮することができる。このとき、コンデンサ４０の電荷も同時に引き抜くことができる。

その後、半導体スイッチング素子３のゲート電圧Ｖｇｓが第２の所定値Ｖ_２まで低下したら、すなわち、半導体スイッチング素子３のゲート容量Ｃｇｓの電荷が引き抜かれてくると、ツェナーダイオード５３の両端電圧がツェナー電圧（降伏電圧）以下の電位差となり、ツェナーダイオード５３（スイッチ５０）がオフ状態となる。すると、半導体スイッチング素子３のゲート容量Ｃｇｓ、抵抗素子３０、第２のトランジスタ２２の経路に電流が流れ、抵抗素子３０を介して半導体スイッチング素子３のゲート容量Ｃｇｓの電荷を引き抜くように切り換えることができ、抵抗素子３０とゲート容量Ｃｇｓとの時定数によってゲート電圧Ｖｇｓの立ち下がりを緩やかにすることができる。

ここで、第２の所定値Ｖ_２は、−６Ｖの負電位Ｖ−からツェナーダイオード５３のツェナー電圧（降伏電圧）を差し引いた値（例えば、−６Ｖ＋６Ｖ＝０Ｖ）である。

以上説明したように、第２の実施形態の半導体スイッチング素子の駆動回路１Ａでも、第１の実施形態の半導体スイッチング素子の駆動回路１と同等の利点を得ることができる。

更に、第２の実施形態の半導体スイッチング素子の駆動回路１Ａによれば、スイッチ５０を制御するための制御部６０が不要である。

なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。例えば、第１の実施形態では、スイッチ５０とコンデンサ４０との順序が逆であってもよい。また、第２の実施形態では、スイッチ５０Ａにおけるツェナーダイオード５２、ツェナーダイオード５２、及び、コンデンサ４０の順序が準不同であってもよい。

また、図５に示す駆動回路１Ｂのように、第２の実施形態の駆動回路１Ａにおいてスイッチ５０Ａに代えてスイッチ５０Ｂを備え、スイッチ５０Ｂはツェナーダイオード５３を備えずツェナーダイオード５２のみを備える形態であってもよい。なお、図５において、スイッチ５０Ｂにおけるツェナーダイオード５２とコンデンサ４０との順序は逆であってもよい。この駆動回路１Ｂによれば、半導体スイッチング素子３をオン状態とするとき、半導体スイッチング素子３のスイッチング損失を低減することができ、かつ、半導体スイッチング素子３のゲート端子に印加するサージ電圧、及び、このサージ電圧（及び、配線のインダクタ、ゲート容量）に起因するリンギングを低減することができる。

また、図６に示す駆動回路１Ｃのように、第２の実施形態の駆動回路１Ａにおいてスイッチ５０Ａに代えてスイッチ５０Ｃを備え、スイッチ５０Ｃはツェナーダイオード５２を備えずツェナーダイオード５３のみを備える形態であってもよい。なお、図６において、スイッチ５０Ｃにおけるツェナーダイオード５３とコンデンサ４０との順序は逆であってもよい。この駆動回路１Ｃによれば、半導体スイッチング素子をオフ状態とするとき、半導体スイッチング素子３のスイッチング損失を低減することができ、かつ、半導体スイッチング素子３のゲート端子に印加するサージ電圧、及び、このサージ電圧（及び、配線のインダクタ、ゲート容量）に起因するリンギングを低減することができる。

１，１Ａ，１Ｂ，１Ｃ…半導体スイッチング素子の駆動回路、３…半導体スイッチング素子、１０…駆動制御信号生成部、２０…半導体スイッチング素子駆動用トランジスタ回路、２１…第１のトランジスタ、２２…第２のトランジスタ、２３…第１及び第２のトランジスタの接続点、３０…抵抗素子（ゲート抵抗）、４０…コンデンサ（スピードアップコンデンサ）、５０，５０Ａ，５０Ｂ，５０Ｃ…スイッチ、５１…トランジスタ、５２，５３…ツェナーダイオード、６０…制御部。

Claims (8)

1. 半導体スイッチング素子の駆動回路であって、
   前記半導体スイッチング素子を駆動するための駆動制御信号を生成する駆動制御信号生成部と、
   正電位と負電位との間に順に直列に接続されており、前記駆動制御信号に応じて、交互にオン状態となる第１及び第２のトランジスタと、
   前記第１及び第２のトランジスタの接続点と前記半導体スイッチング素子の制御端子との間に接続された抵抗素子と、
   前記抵抗素子に対して並列に接続されたコンデンサと、
   前記抵抗素子に対して並列に接続されると共に、前記コンデンサに対して直列に接続されたスイッチと、
   を備える、半導体スイッチング素子の駆動回路。
2. 前記半導体スイッチング素子をオン状態とするとき、前記半導体スイッチング素子の制御端子電圧が第１の所定値未満である場合に前記スイッチがオン状態となり、前記半導体スイッチング素子の制御端子電圧が前記第１の所定値以上である場合に前記スイッチがオフ状態となる、請求項１に記載の半導体スイッチング素子の駆動回路。
3. 前記半導体スイッチング素子をオフ状態とするとき、前記半導体スイッチング素子の制御端子電圧が第２の所定値より大きい場合に前記スイッチがオン状態となり、前記半導体スイッチング素子の制御端子電圧が前記第２の所定値以下である場合に前記スイッチがオフ状態となる、請求項１又は２に記載の半導体スイッチング素子の駆動回路。
4. 前記スイッチはトランジスタを含む、請求項１〜３の何れか１項に記載の半導体スイッチング素子の駆動回路。
5. 前記半導体スイッチング素子をオン状態とするとき、前記半導体スイッチング素子の制御端子電圧が前記第１の所定値未満である場合に前記トランジスタをオン状態とし、前記半導体スイッチング素子の制御端子電圧が前記第１の所定値以上である場合に前記トランジスタをオフ状態とする制御部を更に備える、請求項４に記載の半導体スイッチング素子の駆動回路。
6. 前記制御部は、前記半導体スイッチング素子をオフ状態とするとき、前記半導体スイッチング素子の制御端子電圧が第２の所定値より大きい場合に前記トランジスタをオン状態とし、前記半導体スイッチング素子の制御端子電圧が前記第２の所定値以下である場合に前記トランジスタをオフ状態とする、請求項５に記載の半導体スイッチング素子の駆動回路。
7. 前記スイッチは、互いに逆向きに直列に接続された２つのツェナーダイオードを含む、請求項１〜３の何れか１項に記載の半導体スイッチング素子の駆動回路。
8. 前記半導体スイッチング素子をオン状態とするとき、前記半導体スイッチング素子の制御端子電圧が第１の所定値未満である場合に前記２つのツェナーダイオードのうちの前記正電位に対して逆方向に配置された一方がオン状態となり、前記半導体スイッチング素子の制御端子電圧が前記第１の所定値以上である場合に前記２つのツェナーダイオードのうちの前記一方がオフ状態となり、
   前記半導体スイッチング素子をオフ状態とするとき、前記半導体スイッチング素子の制御端子電圧が第２の所定値より大きい場合に前記２つのツェナーダイオードのうちの前記負電位に対して逆方向に配置された他方がオン状態となり、前記半導体スイッチング素子の制御端子電圧が前記第２の所定値以下である場合に前記２つのツェナーダイオードのうちの前記他方がオフ状態となり、
   前記第１の所定値は、前記２つのツェナーダイオードのうちの前記一方のツェナー電圧を前記正電位から差し引いた値以下であり、
   前記第２の所定値は、前記２つのツェナーダイオードのうちの前記他方のツェナー電圧を前記負電位から差し引いた値以上である、
   請求項７に記載の半導体スイッチング素子の駆動回路。

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