JP2018011096A - 半導体装置のゲート駆動回路 - Google Patents

Abstract

【課題】並列接続されたＩＧＢＴのエミッタとゲート電源回路の０Ｖ端子間にそれぞれインピーダンス手段を接続した回路での過電圧発生を抑制する。【解決手段】各ＩＧＢＴが導通状態となったときにＩＧＢＴの主回路に生成される寄生インダクタンスにより生じる電流を抑制するために、各ＩＧＢＴのエミッタとゲート電源回路の０Ｖ端子間にそれぞれインピーダンス手段を設ける。このインピーダンス手段と並列に、同極性同士が接続されたツェナーダイオードの直列回路をそれぞれ並列に接続する。【選択図】 図１

Description

本発明は、半導体装置のゲート駆動回路に係わり、特に半導体素子を並列接続した時におけるゲート駆動回路に関するものである。

大容量の電力変換装置において、半導体素子（以下ＩＧＢＴという）１個当たりの許容電流を超えるような大電流を制御する場合、図３で示すように複数のＩＧＢＴを並列接続して電流を分流させる回路が一般的に使用される。ここで、１はゲート電源回路、２はＩＧＢＴ₁，ＩＧＢＴ₂による並列回路である。ゲート電源回路１からのゲート電流Ｉ_G1，Ｉ_G2によりＩＧＢＴ₁，ＩＧＢＴ₂はそれぞれオンし、エミッタ電流Ｉ_E1，Ｉ_E2を流す。その際、ＩＧＢＴ₁，ＩＧＢＴ₂のエミッタ側（接続点Ａ，Ｃ側）の主回路に寄生インダクタンスが存在していることで、等価的に図４のように表せる。

図５はＩＧＢＴ駆動時のゲート電流とエミッタ電流を示したもので、ゲート電流Ｉ_Gとエミッタ電流Ｉ_Eは正負で逆方向に流れており、ゲート電流Ｉ_Gとエミッタ電流Ｉ_Eの絶対値が同値であればＩ_GとＩ_Eが流れるゲート信号線を束ねて電流Ｉ_GE＝｜Ｉ_G｜−｜Ｉ_E｜を測定すると、Ｉ_GE＝０となり電流は観測されない。

図４より、並列接続されるＩＧＢＴ₁，ＩＧＢＴ₂のエミッタ側の主回路、及びエミッタ側のゲート信号線において接続点Ａ，Ｂ，Ｃ，Ｄを通るような閉回路が形成されている。ＩＧＢＴ₁，ＩＧＢＴ₂がターンオフする際、主回路上の寄生インダクタンスにより誘起電圧が生じるが、接続点Ａと接続点Ｃの誘起電圧の差により、場合によっては数アンペア〜数十アンペアの大電流が点線で示すように接続点Ａ，Ｂ，Ｃを通して流れる。また、ターンオン中には、並列接続されたＩＧＢＴ₁，ＩＧＢＴ₂のターンオン時の内部抵抗のばらつきにより接続点Ａ，Ｂ，Ｃを通して電位が高い方（接続点ＡまたはＣ）から低い方（接続点ＣまたはＡ）へ流れてしまう。図６は大電流が流れた場合の電流Ｉ_GE＝｜Ｉ_G｜−｜Ｉ_E｜の一例を示したものである。

並列接続されるＩＧＢＴ間に流れる電流Ｉ_GEを抑制するものとして特許文献１が公知となっている。特許文献１では図７で示すように、ＩＧＢＴのエミッタ側に接続されるゲート信号線にインピーダンス手段Ｚとして抵抗を接続して電流Ｉ_GEを抑制している。

特開平１０−８０１３２

接続点Ａ，Ｂ，Ｃを通して流れる大電流を抑制するためにエミッタ側のゲート信号線にインピーダンス手段を接続した場合、電流Ｉ_GEを抑制する効果は得られる。しかし、閉回路Ａ，Ｂ，Ｃ，Ｄで発生する電圧が、エミッタ側のゲート信号線に接続したインピーダンス手段に印加し、ゲート電圧（ＩＧＢＴのゲート端子−エミッタ端子間の電圧）に重畳することで、ゲート電圧が図９（ｂ），（ｃ）に示すように不安定になり、ＩＧＢＴの過電圧破壊や誤動作を引き起こす可能性がある。

本発明が目的とするところは、ゲート電圧の不安定性を抑制し、信頼性が向上する半導体装置のゲート駆動回路を提供することにある。

本発明は、ゲート電源回路から複数並列接続された半導体素子の各ゲートに、ゲート電流を供給するよう構成されたゲート駆動回路であって、各半導体素子のエミッタとゲート電源回路の０Ｖ端子間にそれぞれインピーダンス手段を設けるものにおいて、
同極性同士が接続されたツェナーダイオードの直列回路を、前記各インピーダンス手段とそれぞれ並列に接続したものである。

以上のとおり、本発明によれば、ＩＧＢＴのターンオフ時の大電流を抑制しつつ、よりゲート電圧の安定性向上が図れてＩＧＢＴの過電圧破壊や誤動作を防止できるものである。

本発明の実施形態を示す構成図。 本発明のゲート駆動回路の部分等価回路図。 並列接続された半導体素子のゲート駆動回路の構成図。 ゲート駆動回路の等価回路図。 ゲート電流とエミッタ電流の波形図。 寄生インダクタンスに基づく電流波形図。 電流抑制用のインピーダンス手段を用いたゲート駆動回路の構成図。 インピーダンス手段にツェナーダイオードを接続したゲート駆動回路の構成図。 ゲート信号説明図で、（ａ）は正常波形図、（ｂ）は閉回路電圧が正側に重畳した波形図、（ｃ）閉回路電圧が負側に重畳した波形図。 説明用ゲート駆動回路の部分等価回路図。

図８に、インピーダンス手段Ｚ₁，Ｚ₂と並列にツェナーダイオードＺＤ₁，ＺＤ₂を接続したゲート駆動回路を示す。図８において、例えば、ＩＧＢＴ₁，ＩＧＢＴ₂のゲート電圧の最大定格が±２０Ｖであり、ゲート閾値電圧Ｖ_TH（ＩＧＢＴのオン動作を保証する電圧）が＋１０Ｖである場合、ＩＧＢＴの誤動作を防ぐために、＋Ｖ_G=15Ｖ，−Ｖ_G=−10Ｖのようにゲート電圧の最大定格（±２０Ｖ）やゲート閾値電圧Ｖ_TH（＋１０Ｖ）に対し余裕を持って電圧を出力端子−０Ｖ端子間より出力するゲート電源回路１が一般的である。なお、＋Ｖ_G，−Ｖ_Gの値は、ゲート電源回路の設計によって定まる。

図９（ａ）は、ゲート電源回路１が出力する電圧信号の一例である。ここで、閉回路Ａ，Ｂ，Ｃ，Ｄで発生する電圧がインピーダンス手段Ｚ₁，Ｚ₂に印加された場合、図９（ａ）に示すゲート電源回路１が出力する電圧信号に、閉回路Ａ，Ｂ，Ｃ，Ｄで発生する電圧が重畳して図９（ｂ），（ｃ）のように、ＩＧＢＴ₁，ＩＧＢＴ₂のコレクタ端子−エミッタ端子間に印加されてゲート電圧が不安定となり、ＩＧＢＴの過電圧破壊や誤動作を引き起こす可能性がある。例えば図９（ｃ）では、ゲート電圧波形の最大値は＋Ｖ_G=15Ｖを超過している。同様に、ゲート電圧波形の最小値は−Ｖ_G=−10Ｖを超過している。これらの最大値や最小値がＩＧＢＴのゲート電圧の最大定格＝±２０Ｖを超過するとＩＧＢＴは過電圧破壊する。

図８で示すように、インピーダンス手段Ｚ1，Ｚ2と並列にツェナーダイオードＺＤ₁，ＺＤ₂を接続することで、過電圧破壊防止が可能となる。すなわち、図１０で示す部分図で、接続点Ａ方向から接続点Ａ，Ｂ，を通して接続点Ｃ方向に電流が流れた場合、インピーダンス手段の電圧降下分が各ＩＧＢＴのコレクタ端子−エミッタ端子間に印加されるゲート電圧に重畳する。

図１０では、インピーダンス手段Ｚ₁，Ｚ₂と並列にツェナーダイオードＺＤ₁，ＺＤ₂が接続されていることから、インピーダンス手段Ｚ₁にかかる電圧がツェナー電圧を超えたときにはツェナーダイオードＺＤ₁が導通する。また、逆に、接続点Ｃ方向から接続点Ａ方向に電流が流れた場合、インピーダンス手段Ｚ₂にかかる電圧がツェナー電圧を超えたときにはツェナーダイオードＺＤ₂が導通る。以上の動作によってインピーダンス手段Ｚ₁，Ｚ₂にかかる電圧がツェナー電圧維持用にならないよう抑制することができる。

しかし、インピーダンス手段が直列に接続され、且つツェナーダイオードが並列に接続されているため、最初に導通した一方側のインピーダンス手段を通して流れた電流と、同時に導通したツェナーダイオードを通して流れた電流の和が他方側のインピーダンス手段に流れるため、ゲート電圧が不安定となる。ゲート電圧が不安定となることは、ＩＧＢＴの誤動作につながる。

図１は本発明の構成図を示したもので、インピーダンス手段Ｚ₁，Ｚ₂と並列に接続するツェナーダイオードとして、同極性同士を直列に接続したツェナーダイオードの直列回路を接続したものである。すなわち、ツェナーダイオードＺＤ₁₁とＺＤ₁₂のアノード同士（またはカソード同士）を接続した直列回路がインピーダンス手段Ｚ₁と並列に接続される。また、インピーダンス手段Ｚ₂には、ツェナーダイオードＺＤ₂₁とＺＤ₂₂がアノード同士（またはカソード同士）を接続した直列回路が並列に接続されている。

図２で示す部分図を用いて本発明の動作を説明する。ゲート電源回路１からのゲート信号によって並列接続されたＩＧＢＴ₁，ＩＧＢＴ₂がオンし、回路の寄生インダクタンスにより接続点Ａ方向から接続点Ａ，Ｂ，を通して接続点Ｃ方向に電流が流れた場合、インピーダンス手段Ｚ₁の両端に発生する電圧がツェナー電圧以上になると、先ずツェナーダイオードＺＤ₁₁が導通する。

インピーダンス手段Ｚ₁と直列状態でインピーダンス手段Ｚ₂が接続されていることで、インピーダンス手段Ｚ₁及びツェナーダイオードＺＤ₁₁を通して流れた電流は、次のインピーダンス手段Ｚ₂を通して流れる。これによりインピーダンス手段Ｚ₂の両端電圧が上昇してツェナー電圧以上になるとツェナーダイオードＺＤ₂₂が導通する。つまり、インピーダンス手段Ｚ₁，Ｚ₂にかかる電圧を制限し、且つ閉回路Ａ，Ｂ，Ｃ，Ｄで発生する電圧をインピーダンス手段Ｚ₁，Ｚ₂に分散させることができる。なお、接続点Ｃ方向から接続点Ｃ，Ｂ，Ａ方向へ電流が流れる場合も同様で、Ｚ₂に電圧がかかった場合にはＺＤ₂₁が導通し、次いでＺ₁に電圧がかかった場合にはＺＤ₁₂が導通して発生する電圧をインピーダンス手段Ｚ₁，Ｚ₂に分散させることができる。

なお、ツェナーダイオードＺＤ₁₁，ＺＤ₁₂，ＺＤ₂₁，ＺＤ₂₂は、ツェナー電圧が２〜３Ｖであるものを選定する。ツェナー電圧が２Ｖであれば、ＩＧＢＴのコレクタ端子−エミッタ端子間に印加されるゲート電圧の最大値は、＋Ｖ_G+２Ｖ＝＋１５Ｖ＋２Ｖ＝＋１７Ｖ以内に抑制される。また、ＩＧＢＴのコレクタ端子−エミッタ端子間に印加されるゲート電圧の最小値は、−Ｖ_G−２Ｖ＝１０Ｖ−２Ｖ＝−１２Ｖ以内に抑制される。よって、ＩＧＢＴのゲート電圧の最大定格＝±２０Ｖを超過していないため、ＩＧＢＴの過電圧破壊を防止できる。

本発明によれば、図８で示す回路よりも、さらにゲート電圧の安定性の向上を可能としたものである。これによって、ＩＧＢＴの過電圧破壊や誤動作を防止できるため、電力変換装置の信頼性が向上する。

１… ゲート電源回路
２… 半導体素子並列回路
Ｒ_G… ゲート抵抗
Ｉ_G（Ｉ_G1，Ｉ_G2）… ゲート電流
Ｉ_E（Ｉ_E1，Ｉ_E2）… エミッタ電流
Z(Ｚ₁，Z₂）… インピーダンス手段
ＺＤ（ＺＤ₁₁，ＺＤ₁₂，ＺＤ₂₁，ＺＤ₂₂）… ツェナーダイオード

Claims (1)

1. ゲート電源回路から複数並列接続された半導体素子の各ゲートに、ゲート電流を供給するよう構成されたゲート駆動回路であって、各半導体素子のエミッタとゲート電源回路の０Ｖ端子間にそれぞれインピーダンス手段を設けるものにおいて、
   同極性同士が接続されたツェナーダイオードの直列回路を、前記各インピーダンス手段とそれぞれ並列に接続したことを特徴とする半導体装置のゲート駆動回路。
   

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