JPS63164708A - ゲ−ト制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ＭＯＳゲートを有する電力用半導体としての
ＭＯＳＦＥＴのＭＯＳゲートを駆動するゲート制御装置
に関する。

（従来の技術） 従来のＭＯＳＦＥＴのゲート制御回路を第６図を用いて
説明する。ＭＯＳＦＥＴＩのドレインは主回路の浮遊イ
ンダクタンス４および負荷３を介して直流電源２の正極
に接続され、ソースは直流電源２の負極に接続され、ゲ
ートは相互に並列接続された抵抗１０及びダイオード１
１を介して対をなすトランジスタ８．９に接続されてい
る。トランジスタ８．９はパルス発生器７のパルスによ
り導通又は阻止状態に切り換わり、どちらか一方が導通
状態の場合他方は阻止状態である。またゲートを駆動す
る直流電源５の電圧をＥｌ、直流電源６の電圧をＥ２と
する。

パルス発生器７のパルスによりトランジスタ８が導通状
態、トランジスタ９が阻止状態になると、直流電源５に
よりＭＯＳＦＥＴＩのゲートはソースに対して圧電＆と
なりＭＯＳＦＥＴ１は阻止状態から導通状態へ移行する
。；の場合に、ＭＯＳＦＥＴＩのゲート番ソース間は等
価的に容量性負荷とみなすことができるため、移行する
際に若干の遅れ時間が生じる。第７図に示されるように
、ＭＯＳＦＥＴＩが阻止状態から導通状態へ移行を開始
する時点をＴ。とすると、ゲート電位がゲート・ソース
間に加えられる電圧の最小値である一Ｅ２から（時点’
ｒｏ）ＭＯＳＦＥＴＩが導通を開始するしきい値電圧ｖ
ＴＨまで上昇しく時点ＴＩ）、さらにゲート・ソース間
に加えられる電圧の最大値である＋Ｅ　に到達する（時
点Ｔ２）までに遅れ時間ｔ１を要する。ダイオード１１
は第６図に示されるように、ゲート電流の流れる方向に
対し順方向となるように抵抗１０に並列接続されてゲー
トに接続されており、ゲート電流が抵抗１０よりもダイ
オード１１を流れるため、上述した遅れ時間ｔ１はダイ
オード１１がない場合と比較し短い。ドレイン・ソース
間電圧は時点Ｔ１までは所定の電圧ｖＤＳ□で一定であ
り、時点Ｔ１から低下し始め時間ｔ　経過後の時点Ｔ２
以降は０で一定となる。ドレイン電流は時点Ｔ１までは
ＯＡで一定であり、時点Ｔ１から上昇し始め時間ｔ　経
過後の時点Ｔ２において電流ＩＤに達した後一定となる
。

この回路において、パルス発生器７からのパルスにより
トランジスタ８が阻止状態、トランジスタ９が導通状態
になると、直流電源６によりＭＯＳＦＥＴＩのゲートは
ソースに対して負電位となりＭＯＳＦＥＴＩは導通状態
から阻止状態へ移行する。前述したようにＭＯＳＦＥＴ
Ｉのゲート・ソース間は等価的に容量性負荷とみなすこ
とができるため、ＭＯＳＦＥＴＩが導通状態から阻止状
態へ移行するときのゲート電位の変化は、コンデンサの
放電に類似した現象を呈する。さらに、この場合のダイ
オード１１の方向性はゲート電流の流れる方向に対し逆
方向となり、ゲート電流はダイオード１１を流れず抵抗
１０を流れるため、ダイオード１１は遅れ時間ｔ１を短
縮させる効果を持たない。この場合のゲート電位の変化
を第７図の実線で表わし説明する。ＭＯＳＦＥＴ１７５
（導通状態から阻止状態へ移行を開始する時点をＴ３と
すると、ゲート電位はこの時点Ｔ３における＋Ｅ　から
時間ｔｄ　　経過後にしきい値電圧ｖＴＨまで低下しく
時点Ｔ　）、さらに時間口１経過後に−Ｅ　となり（時
点Ｔ５）以降一定である。

ドレイン・ソース間電圧ｖＤｓ１はゲート電位がしきい
値電圧Ｖ　と等しくなる時点Ｔ４まではＯｖＨ で一定であり、時点Ｔ４から上昇し始め、時間ｔｆ　　
経過後の時点Ｔ５において主回路の浮遊イ■ ンダクタンス４の影響により瞬間的にサージ電圧・Ｖ　
　が発生し、その直後にｖＤｓｌまで低下したＳ２ 後一定となる。一方、ドレイン電流は時点Ｔ４までは所
定の電流ｌ　で一定であり、時点Ｔ４から低下し始め時
間ｔｆ　　経過後の時点Ｔ５において■ ＯＡとなり、以降一定である。

（発明が解決しようとする問題点） 前述したゲート制御装置を実際の装置に用いた場合に、
ＭＯＳＦＥＴＩが導通状態から阻止状態へ移行するとき
に要する時間すなわちゲート電位が＋Ｅ　からしきい値
電圧ｖＴＨまで低下するのに要する時間ｔｄ、は、制御
系と主回路系との間の動作に遅れ時間を生じさせる。制
御応答性を向上させるために時間ｔｄ、を短縮する方法
として抵抗１０の値を小さくすることが考えられる。こ
の場合における回路動作を第７図の点線で示し、実線で
示す前述した通常の抵抗を用いた従来の回路の場合と比
較する。ゲート電位が低下する割合は大きくなり、時点
Ｔ３における電源５（第６図）による電位子Ｅ　からし
きい値電圧ｖＴＨまでの低下（時点Ｔ　　’）に要する
時間はｔｄ’、Ｌきい値電圧ｖＴ１１から電源６（第６
図）による電位−Ｅ　までの低下（時点Ｔ５′）に要す
る時間はｔｆ　　’　となる。それぞれの遅れ時間ｔｄ
１’。

ｔｆ１’　はいずれも前述した従来の回路の場合におけ
る時間ｔｄ　　　ｔｆ　　より短い。時間ｔｄ１１　°
　　　　１ が短縮されてｔｄ１’　になることにより制御応答性は
向上するが、ｔｆｌも同様に短縮されてｔｆ　　’　と
なるため以下に述べるような弊害を生じる。

すなわちドレイン・ソース間の電圧ｖＤｓがＯＶ（時点
Ｔ　　’）からＶ　　（時点Ｔ５′）まで上４　　　　
　　　　ＤＳＩ 昇するときに要する時間が短縮されて時間口　′なるた
め、時点Ｔ５′において瞬間的に発生するサージ電圧が
Ｖ　　からｖＤ８２′に増大Ｓ２ する。これによりＭＯＳＦＥＴのスイ・ソチング損失の
増大、素子の劣化等の不具合が発生する場合がある。

本発明は、ＭＯＳＦＥＴが導通状態から阻止状態へ移行
する際に発生する遅れ時間を短縮することによって主回
路系に対する制御応答性を向上させ、かつ大きなサージ
電圧が発生しないゲート制御装置を提供することを目的
とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明に係るゲート制御装置は電力用ＭＯＳＦＥＴと、
１個以上の直流電源と、この直流電源の電位を利用して
前記ＭＯＳＦＥＴのゲートを電位スイッチングするスイ
ッチング素子と、前記ＭＯＳＦＥＴのゲートに直列に接
続され該ＭＯＳＦ″ＥＴのゲートへの充放電電流を制限
する抵抗と、前記直流電源から前記スイッチング素子を
介して前記ＭＯＳＦＥＴのゲートとソースとの間に加え
られる前記直流電源の電圧の最小値と最大値との電位差
より小さく前記直流電源の電圧の最小値と前記ＭＯＳＦ
ＥＴのしきい値電圧との電位差より大きいツェナー電圧
を有し前記抵抗に並列に接続され前記ＭＯＳＦＥＴのゲ
ートへの充放電電流を制限する定電圧ダイオードとをそ
なえたことを特徴としている。

（作　用） ＭＯＳＦＥＴのゲートとソースとの間に加えられる直流
電源の電圧の最小値と最大値との電位差より小さく前記
直流電源の最小値と前記ＭＯＳＦＥＴのしきい値電圧と
の電位差より大きいツェナー電圧を有する定電圧ダイオ
ードと抵抗とを並列に接続し、これらをＭＯＳＦＥＴの
ゲートに直列に接続したことにより、ＭＯＳＦＥＴを導
通状態から阻止状態へ移行させるためにＭＯＳＦＥＴの
ゲートをスイッチング素子により電位スイ・νチングし
た場合に、前記ＭＯＳＦＥＴのゲートの電位が前記直流
電源の電圧の最大値からしきい値電圧まで低下する間は
ＭＯＳＦＥＴのゲートの電位が定電圧ダイオードのツェ
ナー電圧より大きく、ゲート電流が前記定電圧ダイオー
ドを流れるため低下に要する遅れ時間が短縮される。さ
らに前記ＭＯＳＦＥＴのゲートの電位がしきい値電圧か
ら前記直流電源の電圧の最小値まで低下する間は前記Ｍ
ＯＳＦＥＴのゲートの電位が定電圧ダイオードのツェナ
ー電圧より小さくゲート電流が前記抵抗を流れるため低
下に要する遅れ時間は短縮されず、従来の場合とほぼ同
一である。

（実施例） 本発明のゲート制御装置の一実施例の回路構成について
、第１図を用いて説明する。この第１図の実施例は、第
６図の従来の回路に対しダイオード１１が定電圧ダイオ
ード１２に置き換わった点が異なる。この回路の動作を
第２図を用いて説明する。

定電圧ダイオード１２のツェナー電圧Ｖｚは図中に示さ
れるように、直流電源６（第１図）による電圧−Ｅ２と
ＭＯＳＦＥＴＩのしきい値電圧■　との電位差Ｅ　２　
＋　Ｖ　ＴＨより大きく、さらに前Ｔｌ＋ 記電圧−Ｅ２と直流電源５（第１図）による電圧＋Ｅ　
との電位差Ｅｌ＋Ｅ２より小さく設定され■ る。

ＭＯＳＦＥＴＩが阻止状態から導通状態へ移行する場合
は、移行に要する遅れ時間を短縮させる効果としてダイ
オード１１（第６図）と定電圧ダイオード１２（第１図
）との間に差がないため、ゲート電位が−Ｅ　から＋Ｅ
１まで上昇するために要する時間ｔ１は同一である。

次に、ＭＯＳＦＥＴＩが導通状態から阻止状態へ移行す
る場合の回路動作を第２図の点線で示し、実線で示した
従来の回路における回路動作と比較する。ＭＯＳＦＥＴ
１が導通状態から阻止状態へ移行を開始する時点Ｔ３に
おける、ＭＯＳＦＥＴ１のデー１ソース間の電位差はＥ
１＋Ｅ２である。このときの従来の回路におけるダイオ
ード１１（第６図）、及び本発明の実施例における定電
圧ダイオード１２（第１図）の抵抗について、第３図を
用いて比較し説明する。ダイオード１１の場合は電圧Ｅ
　　＋Ｅ　　より降伏電圧ＶＺ’の方がはるかに高いの
で、前述したように従来の回路ではゲート電流はダイオ
ード１１を流れず抵抗１０（第６図）を流れる。これに
対し本発明による定電圧ダイオード１２の場合は、ツェ
ナー電圧■　より高い電圧Ｅｌ＋Ｅ２が加えられて導通
するためこのときの定電圧ダイオード１２の実効抵抗値
Ｒ（第３図）は低くなる。このため本発明の実施例にお
いては、ゲート電流は抵抗１０より実効抵抗値の小さい
定電圧ダイオード１２を流れることになり、ＭＯＳＦＥ
ＴＩのゲート電位の低下は従来の回路の場合よりも急速
である。したがって第２図の点線で示すようにゲート電
位は時点Ｔ３における＋Ｅ１から急速に低下し、時間ｔ
ｄ３′経過後の時点Ｔ３４においてｖＴＨよりやや高い
ツェナー電圧Ｖｚとなる。この時点Ｔ３４からゲート電
位はツェナー電圧Ｖｚより低くなるため定電圧ダイオー
ド１２の実効抵抗値は非常に高くなり、ゲート電流は抵
抗１０（第１図）を流れる。

このためゲート電位の低下は、第２図の実線で示す従来
の回路の場合とほぼ同様にゆるやかになる。

ゲート電位は時点Ｔ３４直後の時点Ｔ４′においてしき
い値電圧ｖＴＨと等しくなり、この場合における＋Ｅｌ
　（時点Ｔ３）からｖＴＨ（時点Ｔ４’）ｔ：でのゲー
ト電位の低下に要する時間ｔｄ２′は、従来の回路にお
いて要する時間ｔｄｌより短い。−さらにゲート電位が
ｖＴＨ（時点Ｔ４′）から−Ｅ　　（時点Ｔ５′）まで
低下するときに要する時間ｔｆ２′は、従来の実施例に
おける時間ｔｆｌとほぼ同一である。したがって、ゲー
ト電位が−Ｅ　となる瞬間（時点Ｔ５′）においてドレ
イン・ソース間に発生するサージ電圧は従来の回路の場
合とほぼ同一の■ＤＳ□であり、前述した従来の回路に
おいて抵抗１０の値を小さくしたときに発生するサージ
電圧Ｖ　　　’（第７図）のよりＳ２ うな大きなサージ電圧は発生しない。

（他の実施例） 本発明のゲート制御装置の他の実施例について回路構成
を第４図により、この回路における動作を第５図により
説明する。第１図の実施例との相違点は、ゲート駆動用
の直流電源が１個から成る点のみである。この実施例に
おいて従来の回路に相当するのは、第４図の定電圧ダイ
オード１２をダイオード１１（第６図）に置き換えたも
のである。

第５図に示すように、ＭＯＳＦＥＴＩのゲート電位はゲ
ート・ソース間に加えられる電圧の最小値であるＯｖか
ら最大値である＋Ｅ１まで変化す名ため、定電圧ダイオ
ード１２のツェナー電圧■　はしきい値電圧ｖＨより大
きく＋Ｅｌより小さく設定する。

この場合において、ＭＯＳＦＥＴＩが導通状態から阻止
状態へ移行する際にゲート電位の低下に要する時間は、
前述した第１図に示す実施例の場合と同様に考えること
ができる。ＭＯＳＦＥＴＩが導通状態から阻止状態へ移
行を開始する時点Ｔ３におけるＭＯＳＦＥＴＩのゲート
・ソース間の電位差はＥ　であり、ツェナー電圧Ｖｚよ
り高いため定電圧ダイオード１２は抵抗１０より低抵抗
となり、ゲート電流は定電圧ダイオード１２を流れるこ
とになる。そこでＭＯＳＦＥＴＩのゲート電位の低下は
第５図の点線で示すように＋Ｅ１（時点Ｔ　）から急速
に低下し、時間ｔｄ３′経過後の時点Ｔ　においてＶＴ
Ｈよりやや高いＶｚとなる。この時点Ｔ３４からゲート
電位はツェナー電圧■７より低下するため定電圧ダイオ
ード１２の抵抗は非常に高くなり、ゲート電流が抵抗１
０（第４図）を流れることによってゲート電位は第５図
の実線で示すようにこの場合における従来の実施例とほ
ぼ同様にゆるやかに低下する。ゲート電位は時点Ｔ　直
後の時点Ｔ　′においてｖＴＨと等しくなり、この場合
における＋Ｅ　（時点Ｔａ）からＶ　（時点Ｔ４′）ま
での低下に要する時間ｔｄ３′は、従来の実施例におい
て要する時間ｔｄ　　より短い。さらにゲート電位がＶ
ＴＨ（時点Ｔ　　’）から−Ｅ　（時点Ｔ５′）まで低
下するときに要する時間ｔｆ３′は、従来の実施例にお
ける時間ｔｆ　　とほぼ同一である。したがって、この
実施例の場合も第１図に示した実施例と同様にゲート電
位が最低電位（Ｏｖ）となる瞬間（時点Ｔ５′）におい
てドレイン・ソース間に発生するサージ電圧は従来の回
路の場合とほぼ同一のＶＤｓ２であり、大きなサージ電
圧は発生しない。

〔発明の効果〕

以上述べたように本発明のゲート制御装置は、ゲートと
ソースとの間に加えられる最小電圧と最大電圧との電位
差より小さく前記最低電圧とＭＯＳＦＥＴのしきい値電
圧との電位差より大きいツェナー電圧を存する定電圧ダ
イオードを抵抗に並列に接続し、これらをＭＯＳＦＥＴ
のゲートに直列に接続したことにより、前記ＭＯＳＦＥ
Ｔが導通状態から阻止状態へ移行する際にゲート電位が
最大電位からしきい値電圧まで低下するときに要する時
間を短縮し、しきい値電圧から最小電位まで低下すると
きに要する時間を短縮しない。

したがってＭＯＳＦＥＴが導通状態から阻止状態へ移行
する際の主回路系と制御系との間の遅れ時間が短縮され
ることにより制御応答性が向上し、しかも大きなサージ
電圧が発生しないようにしたため、サージに起因するＭ
ＯＳＦＥＴのスイッチング損失の増大、素子の劣化等の
不具合が生じるのを防止する効果がある。

【図面の簡単な説明】

第１図は本発明のゲート制御装置の一実施例の構成を示
す回路図、第２図は第１図の装置の動作を説明するため
のタイムチャート、第３図は第１図における定電圧ダイ
オード及び従来の実施例で用いられるダイオードの電圧
電流特性図、第４図は本発明のゲート制御装置の他の実
施例の構成を示す回路図、第５図は第４図の装置の動作
を説明するためのタイムチャート、第６図は従来のゲー
ト制御装置の構成を示す回路図、第７図は第６図の装置
の動作を説明するためのタイムチャートである。 １・・・ＭＯＳＦＥＴ、２・・・直流電源、３・・・負
荷、４・・・浮遊インダクタンス、５・・・直流電源、
６・・・直流電源、７・・・パルス発生器、８・・・ト
ランジスタ、９・・・トランジスタ、１０・・・抵抗、
１１・・・ダイオード、１２・・・定電圧ダイオード。 出願人代理人　　佐　　藤　　−雄 ５１　図 傾ｉ肉を遍 ら３　図 邑４　囚

Claims (1)

【特許請求の範囲】
1. 電力用ＭＯＳＦＥＴと、１個以上の直流電源と、この直
   流電源の電位を利用して前記ＭＯＳＦＥＴのゲートをス
   イッチングするスイッチング素子と、前記ＭＯＳＦＥＴ
   のゲートに直列に接続され該ＭＯＳＦＥＴのゲートへの
   充放電電流を制限する抵抗と、前記直流電源から前記ス
   イッチング素子を介して前記ＭＯＳＦＥＴのゲートとソ
   ースとの間に加えられる電圧の最小値と最大値との電位
   差より小さく前記直流電源の電圧の最小値と前記ＭＯＳ
   ＦＥＴのしきい値電圧との電位差より大きいツェナー電
   圧を有し前記抵抗に並列に接続され前記ＭＯＳＦＥＴの
   ゲートへの充放電電流を制限する定電圧ダイオードとを
   そなえたことを特徴とするゲート制御装置。