CN113872428A - 一种氮化镓晶体管的驱动控制电路、方法、设备、介质 - Google Patents

Abstract

本发明涉及一种氮化镓晶体管的驱动控制电路、方法、设备、介质，在现有的反激电源电路中增加设置ADriver引脚和电子开关，电子开关的第一端与ADriver引脚连接，第二端连接于驱动电阻和氮化镓晶体管之间，第三端连接于电流检测电阻和CS引脚之间。通过对氮化镓晶体管的驱动控制电路和驱动控制方法进行改进，能够有效避免氮化镓晶体管关断后变压器漏感与寄生电容高频震荡引起的误开通问题，提高对氮化镓晶体管进行驱动的可靠性。

Description

一种氮化镓晶体管的驱动控制电路、方法、设备、介质

技术领域

本发明涉及电力电子技术领域，特别是涉及一种氮化镓晶体管的驱动控制电路、方法、设备、介质。

背景技术

随着电力电子技术和各种半导体材料的进步，功率变换器也朝着高功率密度和高转换效率的方向发展，特别是在消费电子领域。传统硅晶体管的时代，功率变换器的开关频率通常为几十千到一两百千赫兹，随着第三代宽禁带半导体的发展，特别是拥有着较低导通电阻和极低寄生电容的氮化镓晶体管的应用，功率变换器的开关频率已经提升到几百千甚至几兆赫兹。由于氮化镓晶体管导通的栅源极间阈值电压低至0.8V到1V，同时氮化镓晶体管的栅源极耐压也较低，最大耐压通常为7V，比常规硅MOS晶体管的20V耐压低了很多，因此在如此高的开关频率下工作，相应走线和封装的寄生电感引起的高频震荡对氮化镓晶体管的控制就显得特别重要。

目前很多反激PWM控制器单纯的将驱动电压改为6V用以驱动氮化镓晶体管，但这远远不能够解决氮化镓直驱的其它问题。对于峰值电流模式控制的反激PWM控制器，氮化镓晶体管的源极需要接入电流检测电阻来做峰值电流控制，而由于反激高频变压器存在漏感，在氮化镓晶体管关断后，氮化镓晶体管的漏源寄生电容会与反激高频变压器的漏感、氮化镓晶体管的封装寄生电感以及PCB走线的寄生电感之间发生高频震荡，此高频震荡会导致氮化镓晶体管的源极电压震荡至-1V左右，从而引起误导通导致器件烧坏。

因此，亟需一种可靠驱动氮化镓晶体管的驱动控制电路、方法、设备、介质。

发明内容

本发明的目的是提供一种氮化镓晶体管的驱动控制电路、方法、设备、介质，对反激电源电路的结构进行改进，并对氮化镓晶体管的驱动控制方法进行改进，能够避免高频震荡产生的负压所造成的误导通，更加可靠的驱动氮化镓晶体管。

为实现上述目的，本发明提供了如下方案：

一种氮化镓晶体管的驱动控制电路，所述驱动控制电路包括反激电源电路和电子开关；所述反激电源电路包括控制芯片、驱动电阻、氮化镓晶体管和电流检测电阻；所述控制芯片包括Driver引脚和CS引脚；所述驱动电阻一端与所述Driver引脚相连接，另一端与所述氮化镓晶体管的栅极相连接；所述氮化镓晶体管的源极分别与所述CS引脚和所述电流检测电阻的一端连接；所述电流检测电阻的另一端接地；

所述控制芯片还包括ADriver引脚；所述电子开关的第一端与所述ADriver引脚连接，第二端连接于所述驱动电阻和所述氮化镓晶体管之间，第三端连接于所述电流检测电阻和所述CS引脚之间；

在所述氮化镓晶体管的每一驱动控制周期，执行以下操作：

所述控制芯片的Driver引脚输出高电平，所述ADriver引脚输出低电平，直至所述CS引脚的电压达到预设限制值时，所述Driver引脚输出低电平，所述ADriver引脚输出低电平；延时第一死区时间后，所述Driver引脚输出低电平，所述ADriver引脚输出高电平，直至达到第一预设时刻，所述Driver引脚输出低电平，所述ADriver引脚输出低电平；延时第二死区时间后进入下一驱动控制周期。

一种氮化镓晶体管的驱动控制方法，所述驱动控制方法包括：

在氮化镓晶体管的每一驱动控制周期，执行以下操作：

控制控制芯片的Driver引脚输出高电平，ADriver引脚输出低电平，直至所述控制芯片的CS引脚的电压达到预设限制值时，控制所述Driver引脚输出低电平，所述ADriver引脚输出低电平；延时第一死区时间后，控制所述Driver引脚输出低电平，所述ADriver引脚输出高电平，直至达到第一预设时刻，控制所述Driver引脚输出低电平，所述ADriver引脚输出低电平；延时第二死区时间后进入下一驱动控制周期。

一种氮化镓晶体管的驱动控制设备，包括：

处理器；以及

存储器，其中存储计算机可读程序指令，

其中，在所述计算机可读程序指令被所述处理器运行时执行上述的驱动控制方法。

一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述驱动控制方法的步骤。

根据本发明提供的具体实施例，本发明公开了以下技术效果：

本发明用于提供一种氮化镓晶体管的驱动控制电路、方法、设备、介质，在现有的反激电源电路中增加设置ADriver引脚和电子开关，电子开关的第一端与ADriver引脚连接，第二端连接于驱动电阻和氮化镓晶体管之间，第三端连接于电流检测电阻和CS引脚之间。在氮化镓晶体管的每一驱动控制周期，控制芯片的Driver引脚输出高电平，ADriver引脚输出低电平，直至CS引脚的电压达到预设限制值时，Driver引脚输出低电平，ADriver引脚输出低电平。延时第一死区时间后，Driver引脚输出低电平，ADriver引脚输出高电平，直至达到第一预设时刻，Driver引脚输出低电平，ADriver引脚输出低电平。延时第二死区时间后进入下一驱动控制周期，进而本发明通过对氮化镓晶体管的驱动控制电路和驱动控制方法进行改进，能够有效避免氮化镓晶体管关断后变压器漏感与寄生电容高频震荡引起的误开通问题，提高对氮化镓晶体管进行驱动的可靠性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。以下附图并未刻意按实际尺寸等比例缩放绘制，重点在于示出本发明的主旨。

图1示出了本发明实施例1所提供的现有技术中用以驱动氮化镓晶体管的第一驱动电路的示意图；

图2示出了本发明实施例1所提供的现有技术中用以驱动氮化镓晶体管的第二驱动电路的示意图；

图3示出了本发明实施例1所提供的现有技术中用以驱动氮化镓晶体管的第三驱动电路的示意图；

图4示出了本发明实施例1所提供的驱动控制电路的局部连接示意图；

图5示出了本发明实施例1所提供的驱动控制电路的整体连接示意图；

图6示出了本发明实施例1所提供的一个驱动控制周期内ADriver引脚和Driver引脚的输出电平示意图；

图7示出了本发明实施例1所提供的ADriver引脚和Driver引脚的内部电路连接示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的目的是提供一种氮化镓晶体管的驱动控制电路、方法、设备、介质，涉及AC-DC变换器中氮化镓晶体管的驱动和控制，对反激电源电路的结构进行改进，并对氮化镓晶体管的驱动控制方法进行改进，能够避免高频震荡产生的负压所造成的误导通，更加可靠的驱动氮化镓晶体管。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

实施例1：

传统PWM控制器主要用于驱动硅MOS器件，其驱动电压通常为12V，但氮化镓晶体管的驱动电压要求为6V，故传统PWM控制器已经不适于驱动氮化镓晶体管。目前很多反激PWM控制器单纯的将驱动电压改为6V以驱动氮化镓晶体管，如图1所示，其为现有中用以驱动氮化镓晶体管的第一驱动电路的示意图，第一驱动电路是在现有的反激电源电路的基础上将Driver引脚的输出电压改为6V，但这远远不能够解决氮化镓直驱的其它问题。在氮化镓晶体管关断后，氮化镓晶体管的漏源寄生电容会与反激高频变压器的漏感、氮化镓晶体管的封装寄生电感以及PCB走线的寄生电感之间发生高频震荡，此高频震荡会导致氮化镓晶体管的源极电压震荡至-1V左右，从而引起误导通导致器件烧坏。

如图2所示，其为现有中用以驱动氮化镓晶体管的第二驱动电路的示意图，该第二驱动电路是在现有的反激电源电路的基础上外加电容C1和稳压管Z1来实现稳压和负压驱动。该方法的优点是兼容传统硅晶体管的驱动器，仍然输出12V电压，但由于R1和C1的放电时间是固定的，而电源在各种负载和各种输入电压的情况下，其工作频率和占空比均存在很大变化，特别是高频准谐振反激控制器，所以此方法比较难兼容各种频率和占空比的状况。

如图3所示，其为现有中用以驱动氮化镓晶体管的第三驱动电路的示意图，该第三驱动电路是在第一驱动电路的基础上改变CS引脚和GND引脚的连接位置，以采用负压采样电流进行处理。该方法的优点在于外围元件和芯片脚位不会增加，且控制芯片的参考地引脚（GND引脚）和氮化镓晶体管Q1的源极直接连接，关断电压为0V，氮化镓晶体管Q1的驱动电压也就为0V，避免了震荡出负电压造成误导通的问题，但是使得原边电流的采样和内部处理变得比较复杂。

基于此，如何可靠而便捷的驱动氮化镓晶体管变成了行业内亟待解决的难题。

氮化镓晶体管通常分为增强型和耗尽型两种，耗尽型氮化镓晶体管在常态下导通，必须在栅极和源极间施加一定的负压才能让其关断。而增强型氮化镓晶体管在常态下关断，需要在栅极和源极间施加一定的正压才能使其导通，本实施例中所述的氮化镓晶体管均指增强型氮化镓晶体管。

本实施例用于提供一种氮化镓晶体管的驱动控制电路，能够可靠而便捷的驱动氮化镓晶体管。如图4所示，该驱动控制电路包括反激电源电路和电子开关。电子开关可为晶体管和三极管。反激电源电路包括控制芯片U1、驱动电阻R1、氮化镓晶体管Q1和电流检测电阻Rs，控制芯片U1包括Driver引脚和CS引脚。驱动电阻R1一端与Driver引脚相连接，另一端与氮化镓晶体管Q1的栅极相连接，氮化镓晶体管Q1的源极分别与CS引脚和电流检测电阻Rs的一端连接，电流检测电阻Rs的另一端接地。图4中，VBUS为输入电解电容电压，EC1为桥式整流后的滤波储能电解电容，Transformer为反激高频变压器，Lm为变压器原边等效励磁电感，Lk为变压器漏感，D为输出整流二极管，C为输出储能滤波电容，Ce为氮化镓晶体管Q1和反激高频变压器的等效寄生电容。

控制芯片U1还包括ADriver引脚，电子开关的第一端与ADriver引脚连接，第二端连接于驱动电阻和氮化镓晶体管之间，第三端连接于电流检测电阻和CS引脚之间。具体的，当电子开关为晶体管时，晶体管Q2的栅极与ADriver引脚连接，漏极连接于驱动电阻R1和氮化镓晶体管Q1之间，源极连接于电流检测电阻Rs和CS引脚之间。当电子开关为三极管时，三极管的基极与ADriver引脚连接，集电极连接于驱动电阻R1和氮化镓晶体管Q1之间，发射极连接于电流检测电阻Rs和CS引脚之间。

以下，本实施例以电子开关为外加普通低压晶体管为例详细描述本实施例的方案。

如图5所示，其为本实施例的驱动控制电路的整体连接示意图。本实施例的控制芯片U1由HV引脚、VCC引脚、ZCD引脚、FB引脚、Fault引脚、Driver引脚、ADriver引脚、CS引脚和GND引脚9个引脚构成。其中，HV引脚为高压启动引脚，其连接高压启动电路。高压启动电路中，L、N为市电的火线和零线输入，D1、D2为整流二极管，通过D1、D2两个二极管从高压市电取电、整流，以实现控制芯片U1的高压启动。VCC引脚为控制芯片U1正常工作时的供电引脚，其连接正常工作供电电路。正常工作供电电路中，R1和R2用于分压变压器供电绕组的电压来作为过压保护和实现绕组电流过零检测，D3为供电绕组的整流二极管，C1为滤波储能电容，通过变压器供电绕组，经过D3、C1整流滤波后，为控制芯片U1提供正常工作电压。ZCD引脚为电感电流过零检测引脚，其连接电感电流过零检测电路。电感电流过零检测电路中，通过R1和R2分压供电绕组线圈，检测电感电流的过零点。FB引脚为输出电压反馈引脚，其连接输出电压反馈电路，输出电压经过采样比较、并经过误差放大后控制隔离光耦的电流，从而得到不同的FB引脚的电压，FB引脚的电压便反馈得到输出电压变化信息。输出电压反馈电路中，D5为输出整流二极管，EC2为输出储能滤波电容，输出电压经过R7和R8分压采样后提供给电压基准比较器U3，U2为光电耦合器，用于实现原边和副边的隔离以及控制信号传输，实现对输出电压的调节控制，R5为U3的供电限流电阻，C4，R6和C2一起构成控制环路的反馈调节电路。Fault引脚连接过温保护电路，过温保护电路中通过外接热敏电阻R3用于实现过温保护功能。GND引脚为控制芯片U1的参考地引脚。Driver引脚为氮化镓晶体管Q1的驱动控制引脚。ADriver引脚为氮化镓晶体管Q1的辅助控制引脚，通过外接晶体管Q2来辅助控制。CS引脚为电感电流采样引脚，其连接电感电流采样电路。电感电流采样电路中，电感电流经过电流检测电阻Rs产生电流采样的电压，用于控制变压器能量传输的大小，同时也用作过流保护。图5中，BD1为桥式整流器，用于将交流输入的市电整流。C3、D4、R4为尖峰吸收电路，用以吸收漏感引起的尖峰震荡电压。TF1为反激高频变压器，Rg为控制氮化镓开关速度和震荡的驱动电阻。

在氮化镓晶体管Q1的每一驱动控制周期，执行以下操作：

1）控制芯片U1的Driver引脚输出高电平，ADriver引脚输出低电平，此时驱动氮化镓晶体管Q1导通，使氮化镓晶体管Q1正常稳态工作。此时，变压器原边等效励磁电感Lm和变压器漏感Lk储能，变压器初级绕组的电压方向为上正下负。

2）直至CS引脚的电压达到预设限制值时，Driver引脚输出低电平，ADriver引脚输出低电平，驱动氮化镓晶体管Q1关断。预设限制值为控制芯片U1的FB引脚的电压在控制芯片U1内进行分压处理后所得到的电压值。峰值电流流过电流检测电阻Rs会产生一定的电压，这个电压会送至控制芯片U1的CS引脚，于是控制芯片U1通过CS引脚的电压便知晓峰值电流的大小，而FB引脚的电压在控制芯片U1内部会做一些分压处理，分压处理后的电压便作为CS引脚的限制电压，也即限制电压值。

3）延时第一死区时间后，Driver引脚输出低电平，ADriver引脚输出高电平。关断后由于原边绕组电流不能突变，会给氮化镓晶体管Q1的寄生电容Ce充电，延时第一死区时间后，变压器漏感Lk与寄生电容Ce之间会产生高频震荡，容易产生一定的负电压，从而误触发氮化镓晶体管Q1导通，为此本实施例引入ADriver引脚，ADriver引脚此时输出高电平，驱动晶体管Q2导通，将氮化镓晶体管Q1的栅极和源极电压控制在接近0V，从而避免了Rs上震荡产生的负压造成的误导通。

4）直至达到第一预设时刻，Driver引脚输出低电平，ADriver引脚输出低电平，延时第二死区时间后进入下一驱动控制周期。第一预设时刻时，漏感与寄生电容的震荡已经被衰减的很弱小，此时ADriver引脚输出低电平关闭晶体管Q2。延时第二死区时间后控制芯片U1的Driver输出高电平驱动氮化镓晶体管Q1再次导通，进入下一驱动控制周期。

如图6所示，其为一个驱动控制周期内Driver引脚和ADriver引脚的输出电平示意图。图6中的T0时刻为驱动控制周期的开始时刻，T1为CS引脚的电压达到预设限制值时的时刻，T2为延时第一死区时间后的时刻，T3为第一预设时刻，T4为延时第二死区时间后的时刻，也即下一驱动控制周期的开始时刻。

如图7所示，其为ADriver引脚和Driver引脚的内部电路连接示意图。控制芯片U1内设置有6V稳压输出模块、Driver驱动模块、死区产生模块和ADriver驱动模块，6V稳压输出模块分别与Driver驱动模块和死区产生模块相连接，Driver驱动模块和死区产生模块相连接，死区产生模块还与ADriver驱动模块相连接。Driver驱动模块与Driver引脚相连接，ADriver驱动模块与ADriver引脚相连接。6V稳压输出模块用于输出精确的6V电压，Driver驱动模块用于驱动Driver引脚输出高低电平，ADriver驱动模块用于驱动ADriver引脚输出高低电平。需要说明的是，Driver引脚输出的高电平即为6V，而ADriver引脚输出的高电平大于4V，小于20V都可以。为了方便驱动，本实施例ADriver引脚输出的高电平也为6V。死区产生模块用于产生第一死区时间。

本实施例的第一预设时刻和第二死区时间由控制芯片U1的工作模式决定。控制芯片U1包括两种工作模式：CCM模式（电感电流连续）和DCM模式（电感电流断续）。CCM模式和DCM模式的输出电压都受到负载电流的影响，CCM模式的频率固定，主要调节占空比来调节输出电压。DCM模式主要是通过调节开关频率来调节输出电压，当然占空比也可能跟着变化。

当控制芯片U1处于CCM模式时，第一预设时刻根据驱动控制周期的开始时刻到第一预设时刻的预设固定时间间隔确定，第二死区时间根据预设固定时间间隔和驱动控制周期确定。CCM模式下，控制芯片U1的工作频率是固定的，即驱动控制周期是个固定值，也即T0时刻到T4时刻的时间间隔固定。考虑到ADriver输出高电平的T3时刻要比T4时刻提前，通过控制芯片U1设置另外一个固定的T0时刻到T3时刻的时间，以预留T3时刻和T4时刻之间的第二死区时间，进而根据驱动控制周期的开始时刻（T0时刻）到第一预设时刻（T3时刻）的预设固定时间间隔即可确定第一预设时刻。由于T0时刻到T4时刻的时间间隔是固定的，故根据预设固定时间间隔和驱动控制周期即可确定第二死区时间。

当控制芯片U1处于DCM模式时，第一预设时刻为控制芯片U1的ZCD引脚检测到的震荡程度大于预设震荡程度的时刻，第二死区时间为从第一预设时刻到控制芯片U1的ZCD引脚检测到电压为零的时刻之间的间隔与第一预设时间间隔的和。DCM模式下，芯片工作频率是变化的。T0时刻到T1时刻，为变压器原边等效励磁电感Lm储能阶段，T1时刻后，变压器原边等效励磁电感开始去磁，当去磁完成后，Lm，Lk会与Ce发生谐振，于是供电绕组上的电压有大幅震荡，控制芯片U1的ZCD引脚检测到大幅震荡的时刻，即为T3时刻，此时控制芯片U1的ADriver引脚输出低电平。从供电绕组电压大幅震荡开始，到震荡到0，控制芯片U1的ZCD引脚会检测到电压过零，根据负载大小的不同，控制芯片U1会通过ZCD过零检测后进行一定的延时后（即第一预设时间间隔），来使得Driver引脚输出高电平，即T4时刻。

因此无论对于何种占空比或者工作频率，本实施例都可以很好的控制氮化镓晶体管Q1的开通和关闭。本实施例简单可靠，通过精准的电压源和死区控制，可以可靠的驱动氮化镓晶体管Q1，能够有效的避免氮化镓晶体管Q1关断后变压器漏感Lk与寄生电容Ce高频震荡引起的误开通。同时本实施例对工作频率和占空比的各种变化有很好的适应性。且对于正常的峰值电流采样也无影响，不需要通过负压采样做处理。作为延伸，本实施例中的ADriver也可由Driver引脚信号外加反相器构成，从而在芯片外部构建驱动电路完成氮化镓晶体管Q1的控制。因此本实施例所述控制方法不仅仅适用于反激电源拓扑，同时对于有源钳位，功率因数校正，桥式谐振等拓扑的氮化镓控制器均可适用。

实施例2：

本实施例用于提供一种氮化镓晶体管的驱动控制方法，所述驱动控制方法包括：

在氮化镓晶体管的每一驱动控制周期，执行以下操作：

控制控制芯片的Driver引脚输出高电平，ADriver引脚输出低电平，直至所述控制芯片的CS引脚的电压达到预设限制值时，控制所述Driver引脚输出低电平，所述ADriver引脚输出低电平；延时第一死区时间后，控制所述Driver引脚输出低电平，所述ADriver引脚输出高电平，直至达到第一预设时刻，控制所述Driver引脚输出低电平，所述ADriver引脚输出低电平；延时第二死区时间后进入下一驱动控制周期。

其中，所述直至所述控制芯片的CS引脚的电压达到预设限制值时，控制所述Driver引脚输出低电平，所述ADriver引脚输出低电平可以包括：

实时检测控制芯片的CS引脚的电压；判断CS引脚的电压是否达到预设限制值；所述预设限制值为控制芯片的FB引脚的电压在控制芯片内进行分压处理后所得到的电压值；若是，则控制Driver引脚输出低电平，ADriver引脚输出低电平；若否，则保持控制Driver引脚输出高电平，ADriver引脚输出低电平。

其中，在控制Driver引脚输出低电平，ADriver引脚输出高电平之后，所述驱动控制方法还包括：判断控制芯片当前所处的工作模式；若控制芯片当前处于CCM模式，则根据驱动控制周期的开始时刻到第一预设时刻的预设固定时间间隔确定第一预设时刻；若控制芯片当前处于DCM模式，则实时检测控制芯片的ZCD引脚检测到的振荡程度，并判断振荡程度是否大于预设振荡程度；所述振荡程度大于预设振荡程度的时刻即为第一预设时刻，进而基于控制芯片的工作模式确定第一预设时刻。

其中，所述延时第二死区时间后进入下一驱动控制周期具体包括：

判断控制芯片当前所处的工作模式；若控制芯片当前处于CCM模式，则根据预设固定时间间隔和驱动控制周期确定第二死区时间，延时第二死区时间后进入下一驱动控制周期；若控制芯片当前处于DCM模式，则实时判断控制芯片的ZCD引脚是否检测到电压为零；当控制芯片的ZCD引脚检测到电压为零后，延时第一预设时间间隔，进入下一驱动控制周期，进而基于控制芯片的工作模式确定第二死区时间。

实施例3：

本实施例用于提供一种氮化镓晶体管的驱动控制设备，包括：

处理器；以及

存储器，其中存储计算机可读程序指令，

其中，在所述计算机可读程序指令被所述处理器运行时执行如实施例1所述的驱动控制方法。

实施例4：

本实施例用于提供一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如实施例1所述驱动控制方法的步骤。

除非另有定义，这里使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员共同理解的相同含义。还应当理解，诸如在通常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。

上面是对本发明的说明，而不应被认为是对其的限制。尽管描述了本发明的若干示例性实施例，但本领域技术人员将容易地理解，在不背离本发明的新颖教学和优点的前提下可以对示例性实施例进行许多修改。因此，所有这些修改都意图包含在权利要求书所限定的本发明范围内。应当理解，上面是对本发明的说明，而不应被认为是限于所公开的特定实施例，并且对所公开的实施例以及其他实施例的修改意图包含在所附权利要求书的范围内。本发明由权利要求书及其等效物限定。

Claims (10)

1.一种氮化镓晶体管的驱动控制电路，其特征在于，所述驱动控制电路包括反激电源电路和电子开关；所述反激电源电路包括控制芯片、驱动电阻、氮化镓晶体管和电流检测电阻；所述控制芯片包括Driver引脚和CS引脚；所述驱动电阻一端与所述Driver引脚相连接，另一端与所述氮化镓晶体管的栅极相连接；所述氮化镓晶体管的源极分别与所述CS引脚和所述电流检测电阻的一端连接；所述电流检测电阻的另一端接地；

所述控制芯片还包括ADriver引脚；所述电子开关的第一端与所述ADriver引脚连接，第二端连接于所述驱动电阻和所述氮化镓晶体管之间，第三端连接于所述电流检测电阻和所述CS引脚之间；

在所述氮化镓晶体管的每一驱动控制周期，执行以下操作：

所述控制芯片的Driver引脚输出高电平，所述ADriver引脚输出低电平，直至所述CS引脚的电压达到预设限制值时，所述Driver引脚输出低电平，所述ADriver引脚输出低电平；延时第一死区时间后，所述Driver引脚输出低电平，所述ADriver引脚输出高电平，直至达到第一预设时刻，所述Driver引脚输出低电平，所述ADriver引脚输出低电平；延时第二死区时间后进入下一驱动控制周期。

2.根据权利要求1所述的驱动控制电路，其特征在于，所述控制芯片内设置有6V稳压输出模块、Driver驱动模块、死区产生模块和ADriver驱动模块；所述6V稳压输出模块分别与所述Driver驱动模块和所述死区产生模块相连接；所述Driver驱动模块和所述死区产生模块相连接；所述死区产生模块还与所述ADriver驱动模块相连接；所述Driver驱动模块与所述Driver引脚相连接；所述ADriver驱动模块与所述ADriver引脚相连接。

3.根据权利要求2所述的驱动控制电路，其特征在于，所述预设限制值为所述控制芯片的FB引脚的电压在所述控制芯片内进行分压处理后所得到的电压值。

4.根据权利要求1所述的驱动控制电路，其特征在于，所述控制芯片包括两种工作模式：CCM模式和DCM模式；当所述控制芯片处于所述CCM模式时，所述第一预设时刻根据驱动控制周期的开始时刻到所述第一预设时刻的预设固定时间间隔确定，所述第二死区时间根据所述预设固定时间间隔和所述驱动控制周期确定；当所述控制芯片处于所述DCM模式时，所述第一预设时刻为所述控制芯片的ZCD引脚检测到的振荡程度大于预设振荡程度的时刻；所述第二死区时间为从所述第一预设时刻到所述控制芯片的ZCD引脚检测到电压为零的时刻之间的间隔与第一预设时间间隔的和。

5.一种氮化镓晶体管的驱动控制方法，其特征在于，所述驱动控制方法包括：

在氮化镓晶体管的每一驱动控制周期，执行以下操作：

控制控制芯片的Driver引脚输出高电平，ADriver引脚输出低电平，直至所述控制芯片的CS引脚的电压达到预设限制值时，控制所述Driver引脚输出低电平，所述ADriver引脚输出低电平；延时第一死区时间后，控制所述Driver引脚输出低电平，所述ADriver引脚输出高电平，直至达到第一预设时刻，控制所述Driver引脚输出低电平，所述ADriver引脚输出低电平；延时第二死区时间后进入下一驱动控制周期。

6.根据权利要求5所述的驱动控制方法，其特征在于，所述直至所述控制芯片的CS引脚的电压达到预设限制值时，控制所述Driver引脚输出低电平，所述ADriver引脚输出低电平具体包括：

实时检测所述控制芯片的CS引脚的电压；

判断所述CS引脚的电压是否达到预设限制值；所述预设限制值为所述控制芯片的FB引脚的电压在所述控制芯片内进行分压处理后所得到的电压值；

若是，则控制所述Driver引脚输出低电平，所述ADriver引脚输出低电平；

若否，则保持控制芯片的Driver引脚输出高电平，ADriver引脚输出低电平。

7.根据权利要求5所述的驱动控制方法，其特征在于，在控制所述Driver引脚输出低电平，所述ADriver引脚输出高电平之后，所述驱动控制方法还包括：

判断所述控制芯片当前所处的工作模式；

若所述控制芯片当前处于CCM模式，则根据驱动控制周期的开始时刻到所述第一预设时刻的预设固定时间间隔确定所述第一预设时刻；

若所述控制芯片当前处于DCM模式，则实时检测所述控制芯片的ZCD引脚检测到的振荡程度，并判断所述振荡程度是否大于预设振荡程度；所述振荡程度大于所述预设振荡程度的时刻即为所述第一预设时刻。

8.根据权利要求5所述的驱动控制方法，其特征在于，所述延时第二死区时间后进入下一驱动控制周期具体包括：

判断所述控制芯片当前所处的工作模式；

若所述控制芯片当前处于CCM模式，则根据预设固定时间间隔和所述驱动控制周期确定第二死区时间，延时所述第二死区时间后进入下一驱动控制周期；

若所述控制芯片当前处于DCM模式，则实时判断所述控制芯片的ZCD引脚是否检测到电压为零；当所述控制芯片的ZCD引脚检测到电压为零后，延时第一预设时间间隔，进入下一驱动控制周期。

9.一种氮化镓晶体管的驱动控制设备，其特征在于，包括：

处理器；以及

存储器，其中存储计算机可读程序指令，

其中，在所述计算机可读程序指令被所述处理器运行时执行如权利要求5-8任一项所述的驱动控制方法。

10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现如权利要求5-8任一项所述驱动控制方法的步骤。

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