JP3671635B2 - ３端子レギュレータ - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、携帯電話などの電源に用いられる３端子レギュレータ（シリーズレギュレータとも称す）に関する。
【０００２】
【従来の技術】
携帯電話などに使用される電源に用いられる３端子レギュレータは、待機時、使用時にかかわらず小消費電力化の要望が強い。また、負荷の軽重状態に関わらず出力電圧が安定していることが望まれる。
図７は従来の３端子レギュレータの回路図である。この従来の３端子レギュレータ回路は、定電流バイアス回路４、差動回路３、出力駆動回路１ａ、出力電圧Ｖ OUT とグランド電圧（ＧＮＤ電圧）の間に接続された帰還抵抗回路２と出力コンデンサＣ２を含む出力段回路１から構成される。定電流バイアス回路４は差動回路３と出力駆動回路１ａの電流Ｉ3 を定電流にする働きをする。また差動回路は、バイアス電圧Ｖbiasと帰還抵抗回路２からのフィードバック電圧を比較して、負荷電流を一定に保つようなゲート信号を出力駆動回路へ与える働きをする。出力駆動回路１ａは出力段回路１のｐチャネルＭＯＳＦＥＴであるＰＭ４ａ（バックゲートなし）のゲート電圧を決める働きをする。出力段回路１はＰＭ４ａのゲート電圧の大小で負荷電流の大小を決める働きをする。帰還抵抗回路２は出力電圧の変化を差動回路にフィードバックする働きをする。
【０００３】
出力電圧ＶOUT は電源電圧ＶCCとグランド電圧（ＧＮＤ電圧）の間の任意に固定された電圧となり、出力電流としては数ｍＡから数十ｍＡの値である。出力電圧は定電流バイアス回路４のバイアス電圧Ｖbias（基準電圧）の設定を変えることで、任意に固定された電圧に設定できる。またバイアス電圧Ｖｂｉａｓは差動回路３、出力駆動回路１ａの定電流の大きさを決定している。出力に接続される出力コンデンサＣ２および出力駆動回路１ａを構成するｎチャネルＭＯＳＦＥＴであるＮＭ３のドレイン・ソース間に接続される位相補償コンデンサＣ１は、出力電圧ＶOUT 、出力電流が振動するのを防止する働きをする。
【０００４】
【発明が解決しようとする課題】
図７に示す従来の回路において、携帯電話使用時に、バッテリー電源の消費により電源電圧ＶCCが低下する場合がある。一方、３端子レギュレータは設定された電圧を維持するため、出力用コンデンサＣ２の端子電圧は出力電圧ＶOUT となる。このような場合、電源電圧ＶCCが出力電圧ＶOUT を下まわり、ＰＭ３やＰＭ４ａの寄生ダイオードを介して、電源側に逆電流Ｉ1 、Ｉ2 が流れて３端子レギュレータを構成する図示されていない制御回路部品を破壊させることがある。
【０００５】
また、携帯電話を使用した時の負荷状態に合わせて、抵抗Ｒ１、Ｒ２を比較的小さな抵抗値（数ｋΩ程度）に設定し、大きな出力電流を得ているので、待機中においても大きなバイアス電流Ｉ3 、Ｉ4 が流れてしまい、結果として３端子レギュレータの消費電力が大きくなる。
負荷が短絡状態となった場合の過電流に対する保護が必ずしも十分でないため、３端子レギュレータを構成する出力段回路が破壊することがある。
【０００６】
また、大きな負荷電流が流れると出力電圧が低下したり、また出力電圧が発振したりすることがある。
また回路の小型化を図るために出力コンデンサＣ２を小さくすると、電流吸収能力が小さくなり、出力電圧が振動する。微小負荷での出力電圧の振動を抑制するためにＮＭ３のドレインとゲート間に接続した位相補償コンデンサＣ１が、負荷が大きい場合には、出力電圧の振動を増大させることがある。
【０００７】
このように、従来回路では多数の課題がある。
この発明の目的は、前記の課題の少なくとも一部を解決して、省電力化、出力安定化および逆電流や過電流による破壊防止を図ることができる３端子レギュレータを提供することにある。
【０００８】
【課題を解決するための手段】
前記の目的を達成するために、出力用ＭＯＳＦＥＴのドレインを出力段に出力コンデンサを備えた３端子レギュレータにおいて、出力用ＭＯＳＦＥＴはバックゲートを備え、電源電圧が前記出力コンデンサの端子電圧より低くなった場合、前記出力用ＭＯＳＦＥＴのバックゲートに前記出力コンデンサの端子電圧を印加できる構成を参考とする。
【０００９】
電源電圧と前記出力コンデンサの端子のいずれかの電圧を選択して前記出力用ＭＯＳＦＥＴのバックゲートに印加する選択手段を備えた構成を参考とするとよい。
前記の目的を達成するために、出力用ＭＯＳＦＥＴのドレインを出力とし、出力段に帰還抵抗回路を備えた３端子レギュレータにおいて、前記帰還抵抗回路はそれぞれが前記出力とグランド電圧との間に接続された第１の帰還抵抗および第２の帰還抵抗からなり、負荷状態を検出する負荷状態検出手段を備え、該負荷状態検出手段の出力によって、前記第２の帰還抵抗を接続または切断するとするとよい。
【００１０】
前記出力用ＭＯＳＦＥＴを駆動する出力駆動回路および該出力駆動回路に対するバイアス電流が切り換え可能なバイアス回路を備え、前記負荷状態検出手段の出力によって判断された前記負荷電流が大きい場合は前記バイアス回路のバイアス電流値を大きく、前記負荷電流が小さい場合は前記前記バイアス回路のバイアス電流値を小さくするように切り換えること構成とするとよい。
【００１１】
出力用ＭＯＳＦＥＴのドレインを出力とし、出力段に前記出力とグランド 電圧との間に接続された帰還抵抗回路を備えた３端子レギュレータにおいて、該３端子レギュレータの出力点と帰還抵抗回路フィードバック点との間に安定化コンデンサを備えた構成とするとよい。上記の参考と構成を複数含む構成とするとよい。
【００１２】
【発明の実施の形態】
図１はこの発明の第１参考例の出力段の要部回路図である。以下の説明でＰＭはｐチャネルＭＯＳＦＥＴ、ＮＭはｎチャネルＭＯＳＦＥＴ、ＩＮＶはインバータ回路を表す。また、以下の実施例の説明では、３端子レギュレータを携帯電話に適用した場合を想定している。
【００１３】
この回路は、従来回路に、ＩＮＶ３、ＰＭ１５、ＰＭ１２、ＰＭ７、ＰＭ１１で構成される回路が追加され、またＰＭ４（出力用ＭＯＳＦＥＴ）と同様に逆電流を防止するためにＰＭ７およびＰＭ１１もバックゲート付きＭＯＳＦＥＴである。これは、ＰＭ３に逆電流が流れないようにするためである。またバックゲート付きＭＯＳＦＥＴとは、ソース電極が半導体基板と接触せず、また本来の絶縁ゲートのほかに、半導体基板と接触するバックゲートを有する、４端子のＭＯＳＦＥＴのことをいう。
【００１４】
ＶOUT （出力電圧）がＶCC（電源電圧）より高くなった場合、図示していない別の制御回路により、ＶCNT （制御信号電圧）をＬレベルにする。ＶCNT をＬレベルにすると、ＩＮＶ３の出力がＨレベルとなり、ＰＭ１５がオフ状態、ＰＭ１２がオン状態になる。ＰＭ４のバックゲートの電圧がＶOUT になり、ＰＭ４がオフ状態になる。またＰＭ４のバックゲートがＶOUT になるので、ＰＭ４の寄生ダイオードのアノード・カソード（ＰＭ４のドレイン・バックゲート）間の電圧が零となりオフする。従って、図７で示すＰＭ４ａの寄生ダイオードには、逆電流Ｉ1 、Ｉ2 が流れず、３端子レギュレータの破壊を防止できる。当然、ＶOUT がＶCCより低い正常な場合は、ＰＭ４のバックゲートの電圧はＶCCとなり、従来回路の図７で使用されるＰＭ４ａと同様な動作をする。
【００１５】
図２はこの発明の第１実施例で、出力段の要部回路図である。この回路は、出力段回路１の一部の出力電圧Ｖ OUT とグランド電圧（ＧＮＤ電圧）の間に接続された帰還抵抗回路２を構成する抵抗Ｒ１、Ｒ２を図７のＲ１、Ｒ２の抵抗値より大きな抵抗値をもつ高抵抗（例えば数１０ｋΩ）に換え、Ｒ１１、Ｒ１０を図７のＲ１、Ｒ２に相当する抵抗値をもつ低抵抗（例えば数ｋΩ）にする。待機状態ではＲ１、Ｒ２に小さな電流を流し、使用状態（通話中）では、Ｒ１１、Ｒ１０にも電流を流して、大きな負荷電流が流れるようにしている。図７に示す従来回路にＲ１１、Ｒ１０、ＰＭ１３、ＮＭ７、ＮＭ９、ＮＭ１０、ＩＮＶ１、ＩＮＶ２で構成される帰還インピーダンス切換え回路５と、Ｒ７、ＰＭ９、Ｒ８で構成される負荷検出回路６とが追加となっている。またＰＭ４ａ（バックゲートなしの通常のｐチャネルＭＯＳＦＥＴ）のゲートは図示されないＰＭ３のドレインに接続している。つぎにこの回路の動作を説明する。使用状態では、大きな負荷電流を流すために、ＰＭ４ａのゲート電圧を低下させる。ＰＭ４ａのゲート電圧の低下は、図示されないＰＭ７のドレイン電圧が大きな負荷電流では低下するためである。ＰＭ４ａのゲート電圧が低下すると、ＰＭ４ａは大きな負荷電流を流せるようになる。また、ＰＭ７のドレインと接続しているＰＭ９のゲート電圧も低下して、負荷検出回路６を成するＲ７、ＰＭ９、Ｒ８を通って流れる電流が増大する。そうすると、Ｒ８の上端の電位が高くなり、ＩＮＶ１の出力はＬレベルとなり、ＩＮＶ２の出力はＨレベルになる。その結果、ＰＭ１３、ＮＭ７がオンして、ＰＭ４ａ、Ｒ１１、Ｒ１０を通して、大きな負荷電流が流れる。一方、待機状態では、ＰＭ１３、ＮＭ７がオフ状態となるため、ＰＭ４ａ、Ｒ１、Ｒ２を通して小さな負荷電流が流れて、３端子レギュレータの消費電流を低減できる。
【００１６】
尚、Ｒ１とＲ２が一つの帰還抵抗で、Ｒ１０、Ｒ１１はもう一つの帰還抵抗である。図２では、２つの帰還抵抗で出力電圧Ｖ OUT とグランド電圧（ＧＮＤ電圧）の間に接続され た帰還抵抗回路が構成される。
図３はこの発明の第２の実施例で、定電流バイアス回路回りの要部回路図である。
この回路は、図１のＰＭ１、ＮＭ４、Ｒ４で構成される定電流バイアス回路にＲ３とＮＭ５を接続し、Ｒ７、ＰＭ９、Ｒ８で構成される負荷検出回路６のＲ８の上端とＮＭ５のゲートを接続する。この回路の動作を説明する。負荷が大きくなると、Ｒ８の上端の電位が上昇し、ＮＭ５がオンする。ＮＭ５がオンすると、比較的小さな抵抗であるＲ３を介して大きなバイアス電流が流れるようになる。このバイアス電流を大きくすることで、図示されていないＰＭ１、ＰＭ２、ＰＭ３にも大きな電流が流れて、ＰＭ４のゲート電圧を安定させ、出力電圧の発振を抑制する。また負荷が小さい場合は、ＮＭ５をオフにし、バイアス回路４ａが定電流バイアス回路４から切り離されるので、バイアス電流は比較的大きな抵抗Ｒ４を介して流れるようになり、消費電力は低減する。
【００１７】
図４はこの発明の第２参考例で、出力遮断回路回りの要部回路図である。
過大負荷検出回路９と差動回路３の間に出力遮断回路７は接続される。具体的には、ＮＭ６のドレインをＮＭ２とＰＭ６の接続点に接続し、またこの接続点はＮＭ３のゲートにも接続されている。ＮＭ６のゲートはＲ６の上端に接続されている。過大負荷になった場合や負荷短絡した場合に、ＰＭ４ａと接続しているＰＭ８のゲート電圧が低下し、Ｒ５−ＰＭ８−Ｒ６の経路に流れる電流が増大して、Ｒ６の上端の電位が上昇させる。Ｒ６の上端の電位が上昇すると、ＮＭ６がオンし、ＰＭ３がオンし、ＮＭ３オフする。ＰＭ３がオンし、ＮＭ３がオフすると図示されていない出力段回路１のＰＭ４ａ（またはＰＭ４）がオフして出力が遮断される。この出力遮断により３端子レギュレータの過熱破壊が防止される。
【００１８】
図５はこの発明の第３実施例で、出力段回路回りの要部回路図である。
この回路では、出力コンデンサＣ２を小さくした場合でも、出力が発振しないように、従来回路のＮＭ３に付いている位相補償コンデンサＣ１を除去し、Ｒ１の両端に発振防止用の出力安定化コンデンサＣ３を接続している。これによって、高周波の振動が抑制される。
【００１９】
また、実験の結果、出力駆動回路１ｂで、定電流源１０とＰＭ７を介して流れる充電電流Ｉ5 と、ＮＭ３と定電流源１１を介して流れる放電電流Ｉ6 との比が１：３となるように調整することで、高周波の振動が確実に抑制されることが分かった。
図６はこの発明の第４実施例の３端子レギュレータの回路図である。この回路は第１参考例のバックゲート付きＭＯＳＦＥＴであるＰＭ４を有し、第１実施例から第３実施例のすべての実施例および第２参考例が含まれている。図中には、各実施例の図３から図８までの回路が含まれている。勿論、用途とコストに合わせて、これらの実施例のいずれかを採用してもよい。
【００２０】
尚、この回路は、図７に示す出力段回路１、帰還抵抗回路２、差動回路３および定電流バイアス回路４で構成される従来回路に、図１ないし図６で示めすバックゲート付きＭＯＳＦＥＴであるＰＭ４を有する出力段回路１、帰還インピーダンス切り換え回路５、負荷検出回路６、出力遮断回路７、定電流バイアス回路４に付加するバイアス回路４ａおよび出力段回路１に接続する出力安定化コンデンサＣ３などで構成される回路が付加されている。また、出力駆動回路１ｂの定電流源１０の代わりにバックゲート付きＭＯＳＦＥＴであるＰＭ７を用いて、図５の充電電流Ｉ5 と放電電流Ｉ6 の比を１：３に制御している。尚、図中のＩＶ1 、ＩＶ２はＩＮＶ１、ＩＮＶ２のことである。
【００２１】
【発明の効果】
この発明によれば、例えば携帯電話に用いられる３端子レギュレータにおいて、それぞれが出力電圧Ｖ OUT とグランド電圧（ＧＮＤ電圧）の間に接続された第１の帰還抵抗および第２の帰還抵抗からなる帰還抵抗回路を、待機時に第２の帰還抵抗 を切断することにより高インピーダンス回路に切り換えることで消費電力を低減できる。また定電流バイアス回路を待機時に小電流回路に切り換えることで消費電力を低減できる。位相補償コンデンサを削除し、出力安定化コンデンサを出力点とフィードバック点の間に設けることで、重負荷時に出力が発振することを防止して、出力の安定化を図ることができる。さらに、バックゲート付きＭＯＳＦＥＴを用いることで、出力電圧が電源電圧になった時点でバックゲートの電圧を出力電圧に切り換え、寄生ダイオードに流れる逆電流を停止させ、電源側に流入する逆電流を遮断することで、３端子レギュレータを構成する制御回路部品の破壊を防止できる効果を合わせ持つことができる。
【図面の簡単な説明】
【図１】 この発明の第１参考例の出力段の要部回路図
【図２】 この発明の第１実施例で、出力段の要部回路図
【図３】 この発明の第２の実施例で、定電流バイアス回路の要部回路図
【図４】 この発明の第２参考例で、出力遮断回路の要部回路図
【図５】 この発明の第３実施例で、出力段の要部回路図
【図６】 この発明の第４実施例の３端子レギュレータの回路図
【図７】 従来の３端子レギュレータの回路図
【符号の説明】
ＰＭ１ ｐチャネルＭＯＳＦＥＴ（定電流バイアス回路を構成）
ＰＭ２ ｐチャネルＭＯＳＦＥＴ（差動回路を構成）
ＰＭ３ ｐチャネルＭＯＳＦＥＴ（出力駆動回路／帰還インピーダンス回路を構成）
ＰＭ４ バックゲート付きｐチャネルＭＯＳＦＥＴ（出力段回路を構成）
ＰＭ４ａ ｐチャネルＭＯＳＦＥＴ（出力段回路を構成）
ＰＭ５ ｐチャネルＭＯＳＦＥＴ（差動回路を構成）
ＰＭ６ ｐチャネルＭＯＳＦＥＴ（差動回路を構成）
ＰＭ７ バックゲート付きｐチャネルＭＯＳＦＥＴ
ＰＭ８ ｐチャネルＭＯＳＦＥＴ（過大負荷検出回路を構成）
ＰＭ９ ｐチャネルＭＯＳＦＥＴ（負荷検出回路を構成）
ＰＭ１１ バックゲート付きｐチャネルＭＯＳＦＥＴ
ＰＭ１２ ｐチャネルＭＯＳＦＥＴ（インバータ回路を構成）
ＰＭ１３ ｐチャネルＭＯＳＦＥＴ（帰還インピーダンス回路を構成）
ＰＭ１４ ｐチャネルＭＯＳＦＥＴ（インバータ回路を構成）
ＰＭ１５ ｐチャネルＭＯＳＦＥＴ（インバータ回路を構成）
ＮＭ１ ｎチャネルＭＯＳＦＥＴ（差動回路を構成）
ＮＭ２ ｎチャネルＭＯＳＦＥＴ（差動回路を構成）
ＮＭ３ ｎチャネルＭＯＳＦＥＴ（出力駆動回路を構成）
ＮＭ４ ｎチャネルＭＯＳＦＥＴ（定電流バイアス回路を構成）
ＮＭ５ ｎチャネルＭＯＳＦＥＴ（バイアス回路を構成）
ＮＭ６ ｎチャネルＭＯＳＦＥＴ（出力遮断回路を構成）
ＮＭ７ ｎチャネルＭＯＳＦＥＴ（帰還インピーダンス回路を構成）
ＮＭ８ ｎチャネルＭＯＳＦＥＴ（インバータ回路を構成）
ＮＭ９ ｎチャネルＭＯＳＦＥＴ（帰還インピーダンス回路を構成）
ＮＭ１０ ｎチャネルＭＯＳＦＥＴ（帰還インピーダンス回路を構成）
Ｒ１ 抵抗（帰還抵抗）
Ｒ２ 抵抗（帰還抵抗）
Ｒ３ 抵抗（バイアス回路を構成）
Ｒ４ 抵抗（定電流バイアス回路を構成）
Ｒ５ 抵抗（過大負荷状態検出回路を構成）
Ｒ６ 抵抗（過大負荷状態検出回路を構成）
Ｒ７ 抵抗（負荷検出回路を構成）
Ｒ８ 抵抗（負荷検出回路を構成）
Ｒ１０ 抵抗（帰還インピーダンス回路を構成）
Ｒ１１ 抵抗（帰還インピーダンス回路を構成）
Ｃ１ 位相補償コンデンサ
Ｃ２ 出力コンデンサ
Ｃ３ 出力安定化コンデンサ
ＶCC 電源電圧（電源の高電位側）
ＶOUT 出力電圧（出力）
ＶCNT 制御電圧
Ｖbias バイアス電圧
ＶIN 入力電源電圧（入力電源の高電位側）
ＧＮＤ グランド電位（アース）
ＩＮＶ１ インバータ回路（帰還インピーダンス回路を構成）
ＩＮＶ２ インバータ回路（帰還インピーダンス回路を構成）
ＩＮＶ３ インバータ回路
Ｉ1 もれ電流
Ｉ2 もれ電流
Ｉ3 バイアス電流
Ｉ4 バイアス電流
Ｉ5 充電電流
Ｉ6 放電電流
１ 出力段回路
１ａ 出力駆動回路
１ｂ 出力駆動回路
２ 帰還抵抗回路（発明回路／従来回路）
３ 差動回路
４ 定電流バイアス回路
４ａ バイアス回路
５ 帰還インピーダンス切り換え回路
６ 負荷検出回路
７ 出力遮断回路
９ 過大負荷検出回路
１０ 定電流源
１１ 定電流源

Claims (4)

1. 出力用ＭＯＳＦＥＴのドレインを出力とし、出力段に帰還抵抗回路を備えた３端子レギュレータにおいて、
   前記帰還抵抗回路はそれぞれが前記出力とグランド電圧との間に接続された第１の帰還抵抗および第２の帰還抵抗からなり、
   負荷電流の状態を検出する負荷状態検出手段を備え、
   該負荷状態検出手段の出力によって、前記第２の帰還抵抗を接続または切断することを特徴とする３端子レギュレータ。
2. 請求項１に記載の３端子レギュレータにおいて、
   前記出力用ＭＯＳＦＥＴを駆動する出力駆動回路および該出力駆動回路に対するバイアス電流が切り換え可能なバイアス回路を備え、
   前記負荷状態検出手段の出力によって判断された前記負荷電流が大きい場合は前記バイアス回路のバイアス電流値を大きく、前記負荷電流が小さい場合は前記前記バイアス回路のバイアス電流値を小さくするように切り換えることを特徴とする３端子レギュレータ。
3. 出力用ＭＯＳＦＥＴのドレインを出力とし、出力段に前記出力とグランド電圧との間に接続された帰還抵抗回路を備えた３端子レギュレータにおいて、
   該３端子レギュレータの出力点と帰還抵抗回路フィードバック点との間に安定化コンデンサを備えたことを特徴とする３端子レギュレータ。
4. 前記出力用ＭＯＳＦＥＴがバックゲートを備えるとともに電源電圧と前記出力コンデンサの端子のいずれかの電圧を選択して前記出力用ＭＯＳＦＥＴのバックゲートに印加する選択手段を有し、前記電源電圧が前記出力コンデンサの端子電圧より低くなった場合、前記出力用ＭＯＳＦＥＴのバックゲートに前記出力コンデンサの端子電圧を印加することを特徴とする請求項１ないし３のいずれかに記載の３端子レギュレータ。

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