JP3934189B2 - 水晶発振回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、水晶振動子と、その電圧増幅用素子としてのインバータとを用いた水晶発振回路に関する。
【０００２】
【従来の技術】
図２は、水晶振動子とＣＭＯＳインバータとを用いた水晶発振回路の基本的な構成を示す回路図である。
【０００３】
図２に示すように、半導体チップの端子Ｔ1 及びＴ2 に、水晶振動子Ｘtal が接続され、その両端と接地との間に夫々キャパシタＣ1,Ｃ2 が接続されている。また、チップ内部では、電圧増幅用のＣＭＯＳインバータＩＮＶ1 と帰還抵抗Ｒとが、それぞれ前記水晶振動子Ｘtal と並列に端子Ｔ1 と端子Ｔ2 との間に接続されている。
これら水晶振動子Ｘtal 、キャパシタＣ1,Ｃ2 、ＣＭＯＳインバータＩＮＶ1 および帰還抵抗Ｒにより、水晶発振回路１０が構成されている。そして、ＣＭＯＳインバータＩＮＶ1 の出力端から、２つの出力用ＣＭＯＳインバータＩＮＶ2,ＩＮＶ3 を介して水晶発振回路１０の出力が取り出されている。
【０００４】
この水晶発振回路１０おいては、水晶振動子Ｘtal と２つのキャパシタＣ1,Ｃ2 との共振により発生した出力電圧について、その不足分及び減衰を電圧増幅用のＣＭＯＳインバータＩＮＶ1 で補う増幅がなされる。このとき帰還抵抗ＲでＣＭＯＳインバータＩＮＶ1 の出力がフィードバックされていることから、この増幅によって正弦波が生成され、これが続く出力用ＣＭＯＳインバータＩＮＶ2,ＩＮＶ3 で波形整形されて次段に送られる。
【０００５】
この水晶発振回路１０は、周囲温度や電源電圧の変動に対して周波数安定度の高い発振出力が得られ、例えば携帯電話等に内蔵されるＤＳＰ(Digital Signal Processor)などの半導体素子の内部発振器として広く用いられている。
【０００６】
【発明が解決しようとする課題】
この従来の発振回路１０では、水晶振動子Ｘtal を用いており、その起動を短時間に安定に行なう制御が難しいといった課題があった。
【０００７】
一般に、携帯電話等の情報通信機器をスタンバイモードから起動させる場合に、全体の起動時間を考えると、水晶発振回路に要求される起動時間はｎｓｅｃオーダである。
しかし、この図２に示す従来の水晶発振回路１０をそのまま停止時から起動させようとすると、パワーアップ時の僅かな電源変動をトリガーとして用いることから、発振出力は、数μｓｅｃから数ｍｓｅｃの時間をかけて所定の発振周波数及び発振出力レベルまで徐々に安定していくこととなる。
このように、従来の水晶発振回路１０では起動時間が長すぎ、また電源電圧の変動をトリガーとしているので安定な起動が困難であることから、携帯型の情報通信機器においては、通常、スタンバイモード時においても水晶振動子Ｘtal の発振を停止させないようにしているのが現状である。
【０００８】
このため、例えば携帯電話では、スタンバイモード時に７ｍＷとかなり大きな電力消費を余儀なくされ、かかる待機時の消費電力の低減要求が強い携帯型の情報通信機器について、その消費電力低減が図れないといった問題があった。
【０００９】
本発明は、このような実情に鑑みてなされ、消費電力低減のために使用しないときは停止されている発振の起動を、速やかに、かつ、安定に行なうことができる水晶発振回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明の水晶発振回路は、第１の端子と第２の端子との間に接続された水晶振動子と、上記第２の端子に出力が接続されたインバータと、上記第１の端子と上記インバータの入力との間に接続された第１のスイッチング素子と、上記第１の端子と上記第２の端子との間に接続され、導通状態にあるときに帰還抵抗として機能するための第２のスイッチング素子と、上記インバータの入力と第１の電源電圧線との間に接続された第３のスイッチング素子と、上記第１の端子と第２の電源電圧線との間に接続された第４のスイッチング素子と、上記第１の端子と上記第１の電源電圧線との間に接続された第１のキャパシタと、を有し、定常状態のときに、上記第１及び第２のスイッチング素子が導通状態にあり、上記第３及び第４のスイッチング素子が非導通状態にあり、待機状態のときに、上記第１及び第２のスイッチング素子が非導通状態にあり、上記第３及び第４のスイッチング素子が導通状態にある。
【００１１】
本発明では好適に、制御信号に応答して上記第１乃至第４のスイッチング素子の導通、非導通を制御する論理回路を更に有する。
本発明では好適に、上記第１の電源電圧線に基準電位が供給され、上記第２の電源電圧線に正の電源電圧が供給される。
【００１２】
このような水晶発振回路では、定常状態では第１および第２野スイッチング素子が導通し、第３および第４のスイッチング素子が非導通状態となっている。
この定常状態から待機状態となると、第１のスイッチング素子が非導通状態に推移し、第３のスイッチング素子が導通することから、インバータの入力端が前記水晶振動子から切り離され第１の電源電圧線に接続されて、この電源電圧で保持される。また、帰還抵抗として機能していた第２のスイッチング素子が非導通状態に推移し、これによりインバータのフィードバック経路が遮断される。さらに、第４のスイッチング素子が導通して、水晶振動子および第１のキャパシタが接続されている第１の端子が第２の電源電圧線に接続される。
いま、仮に、インバータの入力端が接続される第１の電源電圧線が接地線であり、第１の端子が接続される第２の電源電圧線が電源電圧Ｖ DD の供給線であるとすると、インバータの入力端はグランドに落とされ、第１の端子（即ち、第１のキャパシタと水晶振動子の各一方端）が電源電圧ＶDDで保持される。
この状態で、待機状態が解除されると、インバータの入力端が再び水晶振動子に接続されるが、このとき、インバータの入力端電圧は、水晶振動子の一方端の印加電圧（ＶDD）によって、グランドレベルからＶDDまで一気に上昇する。インバータは通常ｎｓｅｃオーダで反転動作することから、結局、当該水晶振動子の両端には０Ｖ〜ＶDDのフルスイングのレベルで電圧が瞬時に印加され、これにより水晶振動子に大きなトリガー電流が流れ、水晶振動子は極めて短時間に安定な発振動作に移行することとなる。
以上より、当該水晶発振回路を、ｎｓｅｃオーダで速やかに、しかも安定に起動させることができる。
【００１３】
上記の動作説明において、スイッチング可能な抵抗素子（第２のスイッチング素子）によって信号のフィードバック経路が待機時に遮断されると、第１の端子等を介した電力消費を無くすことができ、この意味で待機時の消費電力低減に好ましい。
【００１５】
【発明の実施の形態】
以下、本発明に係わる水晶発振回路を、図面を参照しながら詳細に説明する。
図１は、この水晶発振回路の構成を示す回路図である。
図１中、符号１は水晶発振回路を示している。また、Ｘtal は水晶振動子、Ｃ1,Ｃ2 はキャパシタ、ＩＮＶ1 は電圧増幅用のＣＭＯＳインバータ、ＩＮＶ2,ＩＮＶ3 は出力用ＣＭＯＳインバータ、Ｔ1,Ｔ2 は半導体素子（例えば、ＤＳＰ）の外部端子をそれぞれ示し、これらの接続関係は図２に示す従来の水晶発振回路１０と同様である。
【００１６】
本実施形態の水晶発振回路１では、前記電圧増幅用のＣＭＯＳインバータＩＮＶ1 の入力端側のノードＮＤ1 と、外付けの前記水晶振動子Ｘtal の一方端が接続された前記外部端子Ｔ1 との間に、ソース及びドレインが共通化されたＮＭＯＳトランジスタ２とＰＭＯＳトランジスタ３と（以下、トランジスタ２，３を総称して“パストランジスタ”という）が接続されている。
また、図２の従来の帰還抵抗Ｒに代えて、同様にソース及びドレインが共通化されたＮＭＯＳトランジスタ４とＰＭＯＳトランジスタ５と（以下、トランジスタ４，５を総称して“フィードバックトランジスタ”という）が、外部端子Ｔ1,Ｔ2 間に接続されている。
【００１７】
一方、半導体素子内部のＣＰＵ等から送られてくる発振イネーブル信号ＥOSC と制御信号Ｓとを入力とするＮＯＲゲート６、及びインバータ７を入力側に有する制御信号線８が配線されている。この発振イネーブル信号ＥOSC および制御信号Ｓは、共にローアクティブの信号である。
また、この制御信号線８がゲートに接続されたＮＭＯＳトランジスタ９が、前記電圧増幅用のＣＭＯＳインバータＩＮＶ1 の入力端側のノードＮＤ1 と、電源電位線（接地線１０）との間に接続されている。
【００１８】
前記パストランジスタ２，３及びフィードバックトランジスタ４，５について、そのＰＭＯＳトランジスタ３，５のゲートは、それぞれ制御信号線８に接続されている。また、ＮＭＯＳトランジスタ２，４のゲートは、共通化され、前記ＮＯＲゲート６とインバータ７との接続点をなすノードＮＤ2 に接続されている。さらに、このＮＭＯＳトランジスタ２，４の共通ゲートとノードＮＤ2 との接続経路にゲートを接続させたＰＭＯＳトランジスタ１１が、前記パストランジスタ２，３の共通ドレインと、他の電源電位線（ＶDD線１２）との間に接続されている。
【００１９】
つぎに、上記したように構成された水晶発振回路１の動作を説明する。
この水晶発振回路１を起動して暫く経過した定常状態においては、水晶振動子Ｘtal と２つのキャパシタＣ1,Ｃ2 との共振により発生した出力電圧について、その不足分及び減衰を電圧増幅用のＣＭＯＳインバータＩＮＶ1 で補う増幅がなされ、このとき帰還抵抗として働くフィードバックトランジスタ４，５でＣＭＯＳインバータＩＮＶ1 の出力がフィードバックされていることから、この増幅によって正弦波が生成され、これが続く出力用ＣＭＯＳインバータＩＮＶ2,ＩＮＶ3 で波形整形されて次段に送られる。
この動作状態では、前記ＮＯＲゲート６に２つのローアクティブの信号、即ち発振イネーブル信号ＥOSC と制御信号Ｓとが入力されているため、その出力側のノードＮＤ2 は“Ｈ（ハイ）”レベルを示し、続くインバータ７の出力側に接続された制御信号線８は“Ｌ（ロー）”レベルを示している。このため、パストランジスタ２，３及びフィードバックトランジスタ４，５は全て導通し、ＶDD線１２に接続されたＰＭＯＳトランジスタ１１、及び接地線１０に接続されたＮＭＯＳトランジスタ９は、共に遮断している。
【００２０】
この動作状態から、当該水晶発振回路１のスタンドバイがＣＰＵ等から指示され、制御信号Ｓのレベルが“Ｌ”から“Ｈ”に切り替えられると、ノードＮＤ2 は“Ｌ”レベルに、制御信号線８は“Ｈ”レベルに遷移する。このため、パストランジスタ２，３及びフィードバックトランジスタ４，５は全て非導通状態に遷移し、ＶDD線１２に接続されたＰＭＯＳトランジスタ１１、及び接地線１０に接続されたＮＭＯＳトランジスタ９は、共に非導通状態から導通状態に遷移する。これにより、電圧増幅用のＣＭＯＳインバータＩＮＶ1 と水晶振動子Ｘtal との接続が絶たれ、水晶振動子Ｘtal の出力は減衰して、その発振が停止する。
【００２１】
また、同時に、電圧増幅用のＣＭＯＳインバータＩＮＶ1 の入力側ノードＮＤ1 が接地電位に落とされ、ＣＭＯＳインバータＩＮＶ1 に対しパストランジスタ２，３及びフィードバックトランジスタ４，５により切り離された水晶振動子Ｘtal の外部端子Ｔ1 側が電源電圧ＶDDで保持される。
このため、ＣＭＯＳインバータＩＮＶ1 によるスタンドバイ時の消費電力は、リーク電流のみで極めて小さく、スタンドバイ命令後ただちに無視できる程度まで小さい値に低減される。
【００２２】
その後、当該水晶発振回路１のウェイクアップ（再起動）がＣＰＵ等から指示され、制御信号Ｓのレベルが“Ｈ”から“Ｌ”に切り替えられると、ノードＮＤ2 は“Ｈ”レベルに、制御信号線８は“Ｌ”レベルに遷移する。このため、パストランジスタ２，３及びフィードバックトランジスタ４，５は全て非導通状態から導通状態に遷移し、ＶDD線１２に接続されたＰＭＯＳトランジスタ１１、及び接地線１０に接続されたＮＭＯＳトランジスタ９は、共に導通状態から非導通状態に遷移する。
これにより、電圧増幅用のＣＭＯＳインバータＩＮＶ1 と水晶振動子Ｘtal とが再び接続される。
【００２３】
この接続により、電圧増幅用のＣＭＯＳインバータＩＮＶ1 の入力側のノードＮＤ1 が、接地電位からからに一気に電源電圧ＶDDまで上昇する。
電圧増幅用のＣＭＯＳインバータＩＮＶ1 は、通常ｎｓｅｃオーダで反転動作することから、結局、水晶振動子Ｘtal の両端には、０Ｖ〜ＶDDのフルスイングのレベルで電圧が瞬時に印加される。
この結果、水晶振動子Ｘtal に大きなトリガー電流Ｉが流れ、水晶振動子Ｘtal は極めて短時間に安定な発振動作に移行することとなり、この発振出力は出力用インバータＩＮＶ2,ＩＮＶ3 で波形整形されて次段に送られる。
【００２４】
従来では、先に指摘したように、発振の再起動が不安定で時間を要するため、常時発振を停止させない制御が余儀なくされることからスタンバイモード時の電力消費（約７ｍＷ）が問題となっていた。
本実施形態の水晶発振回路１では、電源電圧ＶDDに応じたフルスイングの電圧が瞬時に印加されることから、再起動が極めて短時間に安定に行なうことができ、スタンバイモード時の停止制御が可能となり、この結果、当該水晶発振回路１に関して消費電力低減が進展することとなる。
【００２５】
なお、スタンドバイモード時に水晶振動子Ｘtal をＣＭＯＳインバータＩＮＶ1 から切り離すという目的では、パストランジスタ２，３のみ設け、フィードバックトランジスタ４，５に代えて、従来と同様な帰還抵抗Ｒを接続させてもよい。本実施形態において、帰還経路を遮断可能なフィードバックトランジスタ４，５を用いたのは、外部端子Ｔ1 をＣＭＯＳインバータＩＮＶ1 から切り離し、この外部端子Ｔ1 を介した電力消費を防止するためである。このような外部からの電力消費の心配が無い場合には、フィードバックトランジスタ４，５を帰還抵抗Ｒに代えても問題となることはない。
【００２６】
また、スタンドバイモード時に外部端子Ｔ1 側を電源電圧線１２に接続させるＰＭＯＳトランジスタ１１も、この外部端子Ｔ1 がある程度高い電圧で保持されるようであれば省略することができる。
この場合、次の再起動時には、予め“Ｌ”に固定していたノードＮＤ1 に対し、スイッチド・キャパシタの原理によって外部容量Ｃ2 と図示せぬ寄生容量とからＶDDレベルの電圧が印加され、上記と同様に当該再起動を極めて短時間に安定に行なうことができる。
今後、電源の低電圧化によって、例えば１Ｖ程度の電圧差しか水晶振動子Ｘtal に印加できない場合にあっては、むしろ積極的にスイッチド・キャパシタの原理によって、電源電圧ＶDD以上の電圧印加が可能となる。
【００２７】
【発明の効果】
以上説明してきたように、本発明に係わる水晶発振回路によれば、消費電力低減のために使用しないときは停止されている発振の起動を、速やかに、かつ、安定に行なうことができる水晶発振回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係わる水晶発振回路の構成を示す回路図である。
【図２】従来の水晶発振回路の基本的な構成を示す回路図である。
【符号の説明】
１ …水晶発振回路、
２，３…パストランジスタ（第１のスイッチング素子）、
４，５…フィードバックトランジスタ（スイッチング抵抗素子）、
６ …ＮＯＲゲート、
７ …インバータ、
８ …制御信号線、
９ …ＮＭＯＳトランジスタ（第２のスイッチング素子）、
１０ …接地線（電源電圧線）、
１１ …ＰＭＯＳトランジスタ（第３のスイッチング素子）、
１２ …ＶDD線（他の電源電圧線）、
Ｃ1,Ｃ2 …キャパシタ、
ＩＮＶ1 …電圧増幅用のＣＭＯＳインバータ、
ＩＮＶ2,ＩＮＶ3 …出力用ＣＭＯＳインバータ、
Ｔ1,Ｔ2 …半導体素子の外部端子、
Ｘtal …水晶振動子。
【発明の属する技術分野】
本発明は、水晶振動子と、その電圧増幅用素子としてのインバータとを用いた水晶発振回路に関する。
【０００２】
【従来の技術】
図２は、水晶振動子とＣＭＯＳインバータとを用いた水晶発振回路の基本的な構成を示す回路図である。
【０００３】
図２に示すように、半導体チップの端子Ｔ1 及びＴ2 に、水晶振動子Ｘtal が接続され、その両端と接地との間に夫々キャパシタＣ1,Ｃ2 が接続されている。また、チップ内部では、電圧増幅用のＣＭＯＳインバータＩＮＶ1 と帰還抵抗Ｒとが、それぞれ前記水晶振動子Ｘtal と並列に端子Ｔ1 と端子Ｔ2 との間に接続されている。
これら水晶振動子Ｘtal 、キャパシタＣ1,Ｃ2 、ＣＭＯＳインバータＩＮＶ1 および帰還抵抗Ｒにより、水晶発振回路１０が構成されている。そして、ＣＭＯＳインバータＩＮＶ1 の出力端から、２つの出力用ＣＭＯＳインバータＩＮＶ2,ＩＮＶ3 を介して水晶発振回路１０の出力が取り出されている。
【０００４】
この水晶発振回路１０おいては、水晶振動子Ｘtal と２つのキャパシタＣ1,Ｃ2 との共振により発生した出力電圧について、その不足分及び減衰を電圧増幅用のＣＭＯＳインバータＩＮＶ1 で補う増幅がなされる。このとき帰還抵抗ＲでＣＭＯＳインバータＩＮＶ1 の出力がフィードバックされていることから、この増幅によって正弦波が生成され、これが続く出力用ＣＭＯＳインバータＩＮＶ2,ＩＮＶ3 で波形整形されて次段に送られる。
【０００５】
この水晶発振回路１０は、周囲温度や電源電圧の変動に対して周波数安定度の高い発振出力が得られ、例えば携帯電話等に内蔵されるＤＳＰ(Digital Signal Processor)などの半導体素子の内部発振器として広く用いられている。
【０００６】
【発明が解決しようとする課題】
この従来の発振回路１０では、水晶振動子Ｘtal を用いており、その起動を短時間に安定に行なう制御が難しいといった課題があった。
【０００７】
一般に、携帯電話等の情報通信機器をスタンバイモードから起動させる場合に、全体の起動時間を考えると、水晶発振回路に要求される起動時間はｎｓｅｃオーダである。
しかし、この図２に示す従来の水晶発振回路１０をそのまま停止時から起動させようとすると、パワーアップ時の僅かな電源変動をトリガーとして用いることから、発振出力は、数μｓｅｃから数ｍｓｅｃの時間をかけて所定の発振周波数及び発振出力レベルまで徐々に安定していくこととなる。
このように、従来の水晶発振回路１０では起動時間が長すぎ、また電源電圧の変動をトリガーとしているので安定な起動が困難であることから、携帯型の情報通信機器においては、通常、スタンバイモード時においても水晶振動子Ｘtal の発振を停止させないようにしているのが現状である。
【０００８】
このため、例えば携帯電話では、スタンバイモード時に７ｍＷとかなり大きな電力消費を余儀なくされ、かかる待機時の消費電力の低減要求が強い携帯型の情報通信機器について、その消費電力低減が図れないといった問題があった。
【０００９】
本発明は、このような実情に鑑みてなされ、消費電力低減のために使用しないときは停止されている発振の起動を、速やかに、かつ、安定に行なうことができる水晶発振回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明の水晶発振回路は、第１の端子と第２の端子との間に接続された水晶振動子と、上記第２の端子に出力が接続されたインバータと、上記第１の端子と上記インバータの入力との間に接続された第１のスイッチング素子と、上記第１の端子と上記第２の端子との間に接続され、導通状態にあるときに帰還抵抗として機能するための第２のスイッチング素子と、上記インバータの入力と第１の電源電圧線との間に接続された第３のスイッチング素子と、上記第１の端子と第２の電源電圧線との間に接続された第４のスイッチング素子と、上記第１の端子と上記第１の電源電圧線との間に接続された第１のキャパシタと、を有し、定常状態のときに、上記第１及び第２のスイッチング素子が導通状態にあり、上記第３及び第４のスイッチング素子が非導通状態にあり、待機状態のときに、上記第１及び第２のスイッチング素子が非導通状態にあり、上記第３及び第４のスイッチング素子が導通状態にある。
【００１１】
本発明では好適に、制御信号に応答して上記第１乃至第４のスイッチング素子の導通、非導通を制御する論理回路を更に有する。
本発明では好適に、上記第１の電源電圧線に基準電位が供給され、上記第２の電源電圧線に正の電源電圧が供給される。
【００１２】
このような水晶発振回路では、定常状態では第１および第２野スイッチング素子が導通し、第３および第４のスイッチング素子が非導通状態となっている。
この定常状態から待機状態となると、第１のスイッチング素子が非導通状態に推移し、第３のスイッチング素子が導通することから、インバータの入力端が前記水晶振動子から切り離され第１の電源電圧線に接続されて、この電源電圧で保持される。また、帰還抵抗として機能していた第２のスイッチング素子が非導通状態に推移し、これによりインバータのフィードバック経路が遮断される。さらに、第４のスイッチング素子が導通して、水晶振動子および第１のキャパシタが接続されている第１の端子が第２の電源電圧線に接続される。
いま、仮に、インバータの入力端が接続される第１の電源電圧線が接地線であり、第１の端子が接続される第２の電源電圧線が電源電圧Ｖ DD の供給線であるとすると、インバータの入力端はグランドに落とされ、第１の端子（即ち、第１のキャパシタと水晶振動子の各一方端）が電源電圧ＶDDで保持される。
この状態で、待機状態が解除されると、インバータの入力端が再び水晶振動子に接続されるが、このとき、インバータの入力端電圧は、水晶振動子の一方端の印加電圧（ＶDD）によって、グランドレベルからＶDDまで一気に上昇する。インバータは通常ｎｓｅｃオーダで反転動作することから、結局、当該水晶振動子の両端には０Ｖ〜ＶDDのフルスイングのレベルで電圧が瞬時に印加され、これにより水晶振動子に大きなトリガー電流が流れ、水晶振動子は極めて短時間に安定な発振動作に移行することとなる。
以上より、当該水晶発振回路を、ｎｓｅｃオーダで速やかに、しかも安定に起動させることができる。
【００１３】
上記の動作説明において、スイッチング可能な抵抗素子（第２のスイッチング素子）によって信号のフィードバック経路が待機時に遮断されると、第１の端子等を介した電力消費を無くすことができ、この意味で待機時の消費電力低減に好ましい。
【００１５】
【発明の実施の形態】
以下、本発明に係わる水晶発振回路を、図面を参照しながら詳細に説明する。
図１は、この水晶発振回路の構成を示す回路図である。
図１中、符号１は水晶発振回路を示している。また、Ｘtal は水晶振動子、Ｃ1,Ｃ2 はキャパシタ、ＩＮＶ1 は電圧増幅用のＣＭＯＳインバータ、ＩＮＶ2,ＩＮＶ3 は出力用ＣＭＯＳインバータ、Ｔ1,Ｔ2 は半導体素子（例えば、ＤＳＰ）の外部端子をそれぞれ示し、これらの接続関係は図２に示す従来の水晶発振回路１０と同様である。
【００１６】
本実施形態の水晶発振回路１では、前記電圧増幅用のＣＭＯＳインバータＩＮＶ1 の入力端側のノードＮＤ1 と、外付けの前記水晶振動子Ｘtal の一方端が接続された前記外部端子Ｔ1 との間に、ソース及びドレインが共通化されたＮＭＯＳトランジスタ２とＰＭＯＳトランジスタ３と（以下、トランジスタ２，３を総称して“パストランジスタ”という）が接続されている。
また、図２の従来の帰還抵抗Ｒに代えて、同様にソース及びドレインが共通化されたＮＭＯＳトランジスタ４とＰＭＯＳトランジスタ５と（以下、トランジスタ４，５を総称して“フィードバックトランジスタ”という）が、外部端子Ｔ1,Ｔ2 間に接続されている。
【００１７】
一方、半導体素子内部のＣＰＵ等から送られてくる発振イネーブル信号ＥOSC と制御信号Ｓとを入力とするＮＯＲゲート６、及びインバータ７を入力側に有する制御信号線８が配線されている。この発振イネーブル信号ＥOSC および制御信号Ｓは、共にローアクティブの信号である。
また、この制御信号線８がゲートに接続されたＮＭＯＳトランジスタ９が、前記電圧増幅用のＣＭＯＳインバータＩＮＶ1 の入力端側のノードＮＤ1 と、電源電位線（接地線１０）との間に接続されている。
【００１８】
前記パストランジスタ２，３及びフィードバックトランジスタ４，５について、そのＰＭＯＳトランジスタ３，５のゲートは、それぞれ制御信号線８に接続されている。また、ＮＭＯＳトランジスタ２，４のゲートは、共通化され、前記ＮＯＲゲート６とインバータ７との接続点をなすノードＮＤ2 に接続されている。さらに、このＮＭＯＳトランジスタ２，４の共通ゲートとノードＮＤ2 との接続経路にゲートを接続させたＰＭＯＳトランジスタ１１が、前記パストランジスタ２，３の共通ドレインと、他の電源電位線（ＶDD線１２）との間に接続されている。
【００１９】
つぎに、上記したように構成された水晶発振回路１の動作を説明する。
この水晶発振回路１を起動して暫く経過した定常状態においては、水晶振動子Ｘtal と２つのキャパシタＣ1,Ｃ2 との共振により発生した出力電圧について、その不足分及び減衰を電圧増幅用のＣＭＯＳインバータＩＮＶ1 で補う増幅がなされ、このとき帰還抵抗として働くフィードバックトランジスタ４，５でＣＭＯＳインバータＩＮＶ1 の出力がフィードバックされていることから、この増幅によって正弦波が生成され、これが続く出力用ＣＭＯＳインバータＩＮＶ2,ＩＮＶ3 で波形整形されて次段に送られる。
この動作状態では、前記ＮＯＲゲート６に２つのローアクティブの信号、即ち発振イネーブル信号ＥOSC と制御信号Ｓとが入力されているため、その出力側のノードＮＤ2 は“Ｈ（ハイ）”レベルを示し、続くインバータ７の出力側に接続された制御信号線８は“Ｌ（ロー）”レベルを示している。このため、パストランジスタ２，３及びフィードバックトランジスタ４，５は全て導通し、ＶDD線１２に接続されたＰＭＯＳトランジスタ１１、及び接地線１０に接続されたＮＭＯＳトランジスタ９は、共に遮断している。
【００２０】
この動作状態から、当該水晶発振回路１のスタンドバイがＣＰＵ等から指示され、制御信号Ｓのレベルが“Ｌ”から“Ｈ”に切り替えられると、ノードＮＤ2 は“Ｌ”レベルに、制御信号線８は“Ｈ”レベルに遷移する。このため、パストランジスタ２，３及びフィードバックトランジスタ４，５は全て非導通状態に遷移し、ＶDD線１２に接続されたＰＭＯＳトランジスタ１１、及び接地線１０に接続されたＮＭＯＳトランジスタ９は、共に非導通状態から導通状態に遷移する。これにより、電圧増幅用のＣＭＯＳインバータＩＮＶ1 と水晶振動子Ｘtal との接続が絶たれ、水晶振動子Ｘtal の出力は減衰して、その発振が停止する。
【００２１】
また、同時に、電圧増幅用のＣＭＯＳインバータＩＮＶ1 の入力側ノードＮＤ1 が接地電位に落とされ、ＣＭＯＳインバータＩＮＶ1 に対しパストランジスタ２，３及びフィードバックトランジスタ４，５により切り離された水晶振動子Ｘtal の外部端子Ｔ1 側が電源電圧ＶDDで保持される。
このため、ＣＭＯＳインバータＩＮＶ1 によるスタンドバイ時の消費電力は、リーク電流のみで極めて小さく、スタンドバイ命令後ただちに無視できる程度まで小さい値に低減される。
【００２２】
その後、当該水晶発振回路１のウェイクアップ（再起動）がＣＰＵ等から指示され、制御信号Ｓのレベルが“Ｈ”から“Ｌ”に切り替えられると、ノードＮＤ2 は“Ｈ”レベルに、制御信号線８は“Ｌ”レベルに遷移する。このため、パストランジスタ２，３及びフィードバックトランジスタ４，５は全て非導通状態から導通状態に遷移し、ＶDD線１２に接続されたＰＭＯＳトランジスタ１１、及び接地線１０に接続されたＮＭＯＳトランジスタ９は、共に導通状態から非導通状態に遷移する。
これにより、電圧増幅用のＣＭＯＳインバータＩＮＶ1 と水晶振動子Ｘtal とが再び接続される。
【００２３】
この接続により、電圧増幅用のＣＭＯＳインバータＩＮＶ1 の入力側のノードＮＤ1 が、接地電位からからに一気に電源電圧ＶDDまで上昇する。
電圧増幅用のＣＭＯＳインバータＩＮＶ1 は、通常ｎｓｅｃオーダで反転動作することから、結局、水晶振動子Ｘtal の両端には、０Ｖ〜ＶDDのフルスイングのレベルで電圧が瞬時に印加される。
この結果、水晶振動子Ｘtal に大きなトリガー電流Ｉが流れ、水晶振動子Ｘtal は極めて短時間に安定な発振動作に移行することとなり、この発振出力は出力用インバータＩＮＶ2,ＩＮＶ3 で波形整形されて次段に送られる。
【００２４】
従来では、先に指摘したように、発振の再起動が不安定で時間を要するため、常時発振を停止させない制御が余儀なくされることからスタンバイモード時の電力消費（約７ｍＷ）が問題となっていた。
本実施形態の水晶発振回路１では、電源電圧ＶDDに応じたフルスイングの電圧が瞬時に印加されることから、再起動が極めて短時間に安定に行なうことができ、スタンバイモード時の停止制御が可能となり、この結果、当該水晶発振回路１に関して消費電力低減が進展することとなる。
【００２５】
なお、スタンドバイモード時に水晶振動子Ｘtal をＣＭＯＳインバータＩＮＶ1 から切り離すという目的では、パストランジスタ２，３のみ設け、フィードバックトランジスタ４，５に代えて、従来と同様な帰還抵抗Ｒを接続させてもよい。本実施形態において、帰還経路を遮断可能なフィードバックトランジスタ４，５を用いたのは、外部端子Ｔ1 をＣＭＯＳインバータＩＮＶ1 から切り離し、この外部端子Ｔ1 を介した電力消費を防止するためである。このような外部からの電力消費の心配が無い場合には、フィードバックトランジスタ４，５を帰還抵抗Ｒに代えても問題となることはない。
【００２６】
また、スタンドバイモード時に外部端子Ｔ1 側を電源電圧線１２に接続させるＰＭＯＳトランジスタ１１も、この外部端子Ｔ1 がある程度高い電圧で保持されるようであれば省略することができる。
この場合、次の再起動時には、予め“Ｌ”に固定していたノードＮＤ1 に対し、スイッチド・キャパシタの原理によって外部容量Ｃ2 と図示せぬ寄生容量とからＶDDレベルの電圧が印加され、上記と同様に当該再起動を極めて短時間に安定に行なうことができる。
今後、電源の低電圧化によって、例えば１Ｖ程度の電圧差しか水晶振動子Ｘtal に印加できない場合にあっては、むしろ積極的にスイッチド・キャパシタの原理によって、電源電圧ＶDD以上の電圧印加が可能となる。
【００２７】
【発明の効果】
以上説明してきたように、本発明に係わる水晶発振回路によれば、消費電力低減のために使用しないときは停止されている発振の起動を、速やかに、かつ、安定に行なうことができる水晶発振回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係わる水晶発振回路の構成を示す回路図である。
【図２】従来の水晶発振回路の基本的な構成を示す回路図である。
【符号の説明】
１ …水晶発振回路、
２，３…パストランジスタ（第１のスイッチング素子）、
４，５…フィードバックトランジスタ（スイッチング抵抗素子）、
６ …ＮＯＲゲート、
７ …インバータ、
８ …制御信号線、
９ …ＮＭＯＳトランジスタ（第２のスイッチング素子）、
１０ …接地線（電源電圧線）、
１１ …ＰＭＯＳトランジスタ（第３のスイッチング素子）、
１２ …ＶDD線（他の電源電圧線）、
Ｃ1,Ｃ2 …キャパシタ、
ＩＮＶ1 …電圧増幅用のＣＭＯＳインバータ、
ＩＮＶ2,ＩＮＶ3 …出力用ＣＭＯＳインバータ、
Ｔ1,Ｔ2 …半導体素子の外部端子、
Ｘtal …水晶振動子。
Claims (5)
- 第１の端子と第２の端子との間に接続された水晶振動子と、
上記第２の端子に出力が接続されたインバータと、
上記第１の端子と上記インバータの入力との間に接続された第１のスイッチング素子と、
上記第１の端子と上記第２の端子との間に接続され、導通状態にあるときに帰還抵抗として機能するための第２のスイッチング素子と、
上記インバータの入力と第１の電源電圧線との間に接続された第３のスイッチング素子と、
上記第１の端子と第２の電源電圧線との間に接続された第４のスイッチング素子と、
上記第１の端子と上記第１の電源電圧線との間に接続された第１のキャパシタと、
を有し、
定常状態のときに、上記第１及び第２のスイッチング素子が導通状態にあり、上記第３及び第４のスイッチング素子が非導通状態にあり、
待機状態のときに、上記第１及び第２のスイッチング素子が非導通状態にあり、上記第３及び第４のスイッチング素子が導通状態にある、
水晶発振回路。 - 制御信号に応答して上記第１乃至第４のスイッチング素子の導通、非導通を制御する論理回路を更に有する
請求項１に記載の水晶発振回路。 - 上記第１のスイッチング素子が互いに並列に接続された第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタとで構成され、
上記第２のスイッチング素子が互いに並列に接続された第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタとで構成され、
上記第３のスイッチング素子が第３のＮＭＯＳトランジスタで構成され、
上記第４のスイッチング素子が第３のＰＭＯＳトランジスタで構成される、
請求項１又は２に記載の水晶発振回路。 - 上記第１の電源電圧線に基準電位が供給され、上記第２の電源電圧線に正の電源電圧が供給される
請求項３に記載の水晶発振回路。 - 上記第２の端子と上記第１の電源電圧線との間に接続された第２のキャパシタを更に有する
請求項１乃至４の何れかに記載の水晶発振回路。
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