JPH04195998A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 半導体記憶装置におけるセンスアンプに関し、増幅デー
タのラッチ時でない時には増幅回路への電源供給を遮断
することにより、センスアンプの低消費電力化を図るこ
とを目的とし、多数のメモリセルを備えたメモリセルア
レイと、選択されたメモリセルのデータを検出し増幅す
るセンスアンプと、ラッチ信号に基づいてセンスアンプ
による増幅データをラッチするデータラッチとを備えた
半導体記憶装置において、センスアンプを、選択された
メモリセルのデータを検出しそのデータのレベルを判定
するレベル判定回路と、レベル判定回路の出力データを
増幅して増幅データを出力するインバータ構成の増幅回
路と、データラッチによる増幅データのラッチ時には増
幅回路への電源供給を行い、増幅データのラッチ時でな
い時には増幅回路への電源供給を遮断するスイッチ回路
とを備えて構成した。

［産業上の利用分野１ 本発明は、半導体記憶装置におけるセンスアンプに関す
るものである。

近年の半導体集積回路には低消費電力化が要求されてい
る。特に半導体記憶装置におけるセンスアンプのように
メモリセルアレイからの読出しデータのレベル判定を行
うような回路では、中間レベルの信号を取り扱うため、
読出し動作時に常に電流か流れることとなり消費電力が
大きい。そのため、消費電力を抑えるような回路を形成
する必要がある。

［従来の技術］ 従来のＲＯ〜１装置の一例を第３図に示す。ＲＯＭセル
アレイ１には複数のビット線ＢＬＯ−ＢＬｎに共通に接
続されたデータ線ＤＬを介してセンスアンプ２が接続さ
れ、センスアンプ２にはデータラッチ３が接続されてい
る。

センスアンプ２はレベル判定回路４と増幅回路５とから
なり、レベル判定回路４はｐＭＯＳトランジスタＴＩ、
Ｔ５．Ｔ６とｎＭＯｓトランジスタＴ２〜Ｔ４．Ｔ７〜
Ｔ１０とて構成されている。

ｐＭＯ３及びｎＭＯ３）ランジスタＴｌ、Ｔ２は電源Ｖ
ｃｃ、ＧＮＤ間に直列に接続され、両トランジスタＴｌ
、Ｔ２のゲート端子には図示しない制御装置からのモー
ド信号ＭＯＤＥが入力されている。ｐＭｏＳ及びｎＭＯ
３）ランジスタＴ５゜Ｔ４はｐＭＯ３及びｎＭＯ８）ラ
ンジスタＴｌ。

１２間のノードＡと電源ＧＮＤとの間には直列に接続さ
れ、トランジスタＴ５のゲート端子は両トランジスタＴ
５．Ｔ４間のノードＢに接続され、トランジスタＴ４の
ゲート端子は前記データ線ＤＬに接続されている。又、
ｎＭＯ８）ランジスタＴ３は前記ノードＢと電源ＧＮＤ
との間に接続され、同トランジスタＴ３のゲート端子に
は前記モード信号ＭＯＤＥか入力されている。

又、ｐＭＯｓトランジスタＴ６及びｎＭＯｓトランジス
タＴ７〜Ｔ９は電源Ｖｃｃ、ＧＮＤ間に直列に接続され
、ｐＭｏＳ）ランジスタＴ６のゲート端子は前記ノード
Ｂに接続され、ｎＭＯ８）ランジスタＴ７〜Ｔ９のゲー
ト端子は前記ノードＡに接続されている。

更に、ｎＭＯｓトランジスタＴＩＯのドレイン端子は電
源Ｖｃｃに接続されるとともに、ソース端子は前記デー
タ線ＤＬに接続され、ゲート端子は前記ノードＡに接続
されている。

増幅回路５は電源Ｖ　ｃｃ、　Ｇ　Ｎ　Ｄ間に直列に接
続されたｐＭｏＳ）ランジスタＴ　１１．ｎＭＯ３）ラ
ンジスタＴ１２のインバータ構成をなし、両トランジス
タＴ１１．Ｔ１２のゲート端子は前記ノードＣに接続さ
れてレベル判定回路４の出力データが入力されている。

このため、増幅回路５は常に動作可能な状態となってい
る。

従って、センスアンプ２はモード信号ＭＯＤＥかローレ
ベルのとき読出し動作モードとなり、第４図に示すよう
にアドレス信号が変化してＲＯＭセルアレイ１の所定の
セルが選択されると、レベル判定回路４はデータ線ＤＬ
を介して検出したデータのレベル判定を行い、増幅回路
５はレベル判定回路４の出力データに基づいて第４図に
示すようにアドレス信号に同期した増幅データをｐＭｏ
Ｓ及びｎＭＯｓトランジスタＴｌｌ、Ｔ１２間のノード
Ｄを介して出力する。

即ち、モード信号ＭＯＤＥがローレベルになると、レベ
ル判定回路４のｐＭｏＳ）ランジスタＴｌ、Ｔ５．Ｔ６
がオン状態となり、ｎＭＯｓトランジスタＴ２．Ｔ３が
オフしてノードＡの電位がハイレベルとなる。これによ
り、ｎＭＯ８）ランジスタＴ７〜ＴＩＯがオンし、デー
タ線ＤＬはトランジスタＴＩＯのオンによりｎＭＯｓト
ランジスタＴ４をオン状態とする中間レベルまでチャー
ジされる。このとき、ノードＣの電位はｐＭＯＳトラン
ジスタＴ６．ｎＭＯ８）ランジスタＴ７〜Ｔ９のオン抵
抗によって中間レベルに保持される。

そして、ＲＯＭセルアレイ１の所定のセルが選択された
時、データ線の電位が例えば「Ｌ」レベル（中間レベル
よりわずかに低い）であると、ｎＭＯＳＭＯＳトランジ
スタＴ４に近づいて抵抗が高くなるため、ノードＢの電
位が上がる。これにより、ｐＭＯＳＭＯＳトランジスタ
Ｔ５に近づいて抵抗が高くなってノードＡの電位が上が
る。よって、ｎＭＯ８）ランジスタＴ７．Ｔ８がオンに
近づいて抵抗が低くなるため、ノードＣの電位が中間レ
ベルから下がる。従って、増幅回路５のｐＭＯＳトラン
ジスタＴｌｌのみがオンし、第４図に示すように増幅回
路５のノードＤのレベルはアドレス信号に同期して変化
し、「Ｈ」レベルとなる。

又、ＲＯＭセルアレイ１の所定のセルが選択された時、
データ線の電位が例えば「Ｈ」レベル（中間レベルより
わずかに高い）であると、ｎＭＯＳＭＯＳトランジスタ
Ｔ４に近づくためノードＢの電位が下がる。これにより
、ｐＭＯｓトランジスタＴ５がオンに近ついてノードへ
の電位が下がる。よって、ｎＭＯ８）ランジスタＴ７．
Ｔ８がオフに近づいて抵抗が高くなるため、ノートＣの
電位が上がる。従って、増幅回路５のｎ　Ｍ　ＯＳトラ
ンジスタＴ１２のみがオンし、増幅回路５のノードＤの
レベルはｒＬ」となる。

尚、センスアンプ２はモード信号ＭＯＤＥかノｈイレベ
ルのときスタンバイ状態となる。即ち、レベル判定回路
４のｐＭＯＳトランジスタＴ１がオフし、ｎＭＯＳＭＯ
ＳトランジスタＴ２がオンするため、ノードＡ、Ｈの電
位はローレベルとなる。

このため、ｎＭＯ３）ランジスタＴ７〜Ｔ　１．０がオ
フするとともに、データ線ＤＬのレベルに関係なくｐＭ
ＯｓトランジスタＴ６がオンし、ノードＣの電位はハイ
レベルに固定される。これにより、増幅回路５のノード
Ｄにおける増幅データはローレベルに固定される。

データラッチ３はクロックドインバータ６と一対のイン
バータ８，９からなるラッチ回路７とで構成され、クロ
ックドインバータ６は前記増幅回路５のノードＤに接続
されている。クロックドインバータ６の通過制御端子６
ａには図示しないクロックジェネレータから制御信号Ｋ
Ａが入力されるとともに、遮断制御端子６ｂには反転し
た制御信号ＫＡバーが入力されている。そして、クロッ
クドインバータ６は制御信号ＫＡがハイレベルであると
、前記ノードＤ（増幅回路５の増幅データ）のレベルを
反転してラッチ回路７に出力し、制御信号ＫＡバーがハ
イレベルであると、前記ノードＤのレベルを遮断する。

従って、読出し動作モード時において、第４図に示すよ
うに制御信号ＫＡがハイレベルになるとセンスアンプ２
の増幅データがデータラッチ３にラッチされる。

［発明が解決しようとする課題］ しかしながら、上記従来のセンスアンプ２の増幅回路５
は電源Ｖ　ｃｃ、　Ｇ　Ｎ　Ｄ間に直接接続されている
ため、読出し動作モードにおいてデータラッチ３による
増幅データのラッチ時期に関係なく、ノードＣよりアド
レス信号の変化に同期した増幅データを出力している。

従って、中間レベルのデータを扱う増幅回路５はその動
作時間が長いほどｐＭＯ３及びｎＭＯ８）ランジスタＴ
ｌｌ、Ｔ１２を介して貫通電流か流れる時間が長くなり
、消費電力が大きくなるという問題点がある。

本発明は上記問題点を解決するためになされたものであ
って、増幅データのラッチ時でない時には増幅回路への
電源供給を遮断することにより、センスアンプの低消費
電力化を図ることを目的とする。

［課題を解決するための手段］ 本発明は上記目的を達成するため、多数のメモリセルを
備えたメモリセルアレイと、選択されたメモリセルのデ
ータを検出し増幅するセンスアンプと、ラッチ信号に基
づいて前記センスアンプによる増幅データをラッチする
データラッチとを備えた半導体記憶装置において、前記
センスアンプを、選択されたメモリセルのデータを検出
しそのデータのレベルを判定するレベル判定回路と、前
記レベル判定回路の出力データを増幅して増幅データを
出力するインバータ構成の増幅回路と、前記データラッ
チによる増幅データのラッチ時には前記増幅回路への電
源供給を行い、増幅データのラッチ時でない時には前記
増幅回路への電源供給を遮断するスイッチ回路とを備え
て構成した。

［作用］ 本発明では、データラッチによる増幅データのラッチ時
でない時には、スイッチ回路によりインバータ構成の増
幅回路への電源供給が遮断されるので、増幅回路に貫通
電流が流れる可能性のある時間が短くなり、消費電力が
低減される。

［実施例］ 以下、本発明をＲＯＭ装置におけるセンスアンプに具体
化した一実施例を第１，２図に従って説明する。

第１図は本発明の一実施例を示す電気回路図、第２図は
作用を示すタイミングチャート図であり、第３図に示し
た従来例と同様の構成については同一の符号を付して構
成及び作用の説明を一部省略する。

第１図に示すように、本実施例におけるセンスアンプ１
０は前記レベル判定回路４及び増幅回路５に加えて、増
幅回路５への電源供給を遮断するためのスイッチ回路ｌ
ｌを設けた点において第３図に示したセンスアンプ２と
異なっている。

スイッチ回路１１はｐＭＯ３及びｎＭＯ３）ランジスタ
Ｔ１３．Ｔ１４とからなる。ｐＭＯｓトランジスタＴ１
３のソース端子は電源ＶＣＣに接続されるとともに、ド
レイン端子は増幅回路５のｐＭＯＳトランジスタＴｌｌ
のソース端子に接続され、ゲート端子には後記するクロ
ックジェネレータ１２から電源制御信号ＫＢが入力され
ている。

又、ｎＭＯＳトランジスタＴ１４は増幅回路５のノード
Ｄと電源ＧＮＤとの間に接続され、ゲート端子には電源
制御信号ＫＢが入力されている。

そして、電源制御信号ＫＢがハイレベルの場合には、ス
イッチ回路１１はｐＭＯ８Ｉ−ランジスタＴ１３のオフ
により増幅回路５への電源供給を遮断するとともに、ｎ
ＭＯＳトランジスタＴ１４のオンにより前記ノードＤを
電源ＧＮＤに接続してローレベルとし、増幅回路５を動
作不能状態にする。又、電源制御信号ＫＢがローレベル
に切換えられると、スイッチ回路１１はｐＭＯ８）ラン
ジスタＴ１３のオンにより増幅回路５に電源を供給し、
ｎＭＯＳトランジスタＴ１４のオフにより前記ノードＤ
を電源ＧＮＤから切離し、増幅回路５を動作可能状態に
する。

クロックジェネレータ１２はクロックドインバータ６の
通過制御端子６ａに対して制御信号ＫＡを供給するとと
もに、遮断制御端子６ｂに対して制御信号ＫＡバーを供
給しており、第２図に示すように増幅回路５の増幅デー
タのラッチ時期に制御信号ＫＡをハイレベルとする。又
、クロックジェネレータ１２は前記ｐＭＯ８及びｎＭＯ
３）ランジスタＴ１３．Ｔ１４のゲート端子に電源制御
信号ＫＢを供給するようになっている。クロックジェネ
レータ１２はこの電源制御信号ＫＢを常にはハイレベル
とし、データラッチ３に増幅回路５の増幅データをラッ
チさせる直前、即ち制御信号ＫＡをハイレベルとする直
前に電源制御信号ＫＢをローレベルとする。

従って、モード信号ＭＯＤＥがローレベルとなってセン
スアンプ１０が読出し動作モードとなり、第２図に示す
ようにアドレス信号が変化してＲＯＭセルアレイｌの所
定のセルが選択されると、レベル判定回路４はデータ線
ＤＬを介して検出したデータのレベル判定を行う。アド
レス信号が変化した時点ではクロックジェネレータ１２
からの電源制御信号ＫＢはハイレベルであるため、スイ
ッチ回路１１のｐＭＯＳトランジスタＴ１３はオフして
増幅回路５への電源供給は遮断され、増幅回路５は動作
不能となってノードＤにデータは現れない。

この後、クロックジェネレータ１２により制御信号ＫＡ
がハイレベルにされる直前に、電源制御信号ＫＢかロー
レベルにされると、スイッチ回路１１のｐＭＯ３Ｉ−ラ
ンジスタＴ１３がオンして増幅回路５に電源が供給され
、増幅回路５は動作可能となる。このため、第２図に示
すように増幅回路５のノードＤに増幅データが現れる。

そして、クロックジェネレータ１２により制御信号ＫＡ
がハイレベルにされると、増幅回路５のノードＤの増幅
データがデータラッチ３にラッチされる。

このように、本実施例ではセンスアンプ２の増幅回路５
への電源供給を制御するスイッチ回路１１を設け、読出
し動作モードにおいてデータラッチ３による増幅データ
のラッチ時期でない場合には増幅回路５への電源供給を
遮断し、増幅データのラッチ時期にのみ増幅回路５への
電源供給を行うようにした。これにより、増幅回路５の
動作時間を必要最小限としてｐｍｏｓ及びｎＭＯＳトラ
ンジスタＴｌｌ、Ｔｌ２を介して流れる貫通電流を低減
して消費電力を低減でき、よってセンスアンプ２の低消
費電力化を図ることができる。

［発明の効果コ 以上詳述したように、本発明によれば増幅データのラッ
チ時でない時には増幅回路への電源供給を遮断すること
により、センスアンプの低消費電力化を図ることかでき
る優れた効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す電気回路図、第２図は
作用を示すタイミングチャート図、第３図は従来例を示
す電気回路図、 第４図は従来例の作用を示すタイミングチャート図であ
る。 図において、 ■はメモリセルアレイ、 ３はデータラッチ、 ４はレベル判定回路、 ５は増幅回路、 １０はセンスアンプ、 １１はスイッチ回路である。

Claims (1)

1. 【特許請求の範囲】 多数のメモリセルを備えたメモリセルアレイ（１）と、 選択されたメモリセルのデータを検出し増幅するセンス
   アンプ（１０）と、 ラッチ信号に基づいて前記センスアンプ（１０）による
   増幅データをラッチするデータラッチ（３）と を備えた半導体記憶装置において、 前記センスアンプ（１０）は、選択されたメモリセルの
   データを検出しそのデータのレベルを判定するレベル判
   定回路（４）と、 前記レベル判定回路（４）の出力データを増幅して増幅
   データを出力するインバータ構成の増幅回路（５）と、 前記データラッチ（３）による増幅データのラッチ時に
   は前記増幅回路（５）への電源供給を行い、増幅データ
   のラッチ時でない時には前記増幅回路（５）への電源供
   給を遮断するスイッチ回路（１１）と を備えることを特徴とする半導体記憶装置。