KR100884263B1 - 주파수 발진 지연 회로 및 이를 구동하는 방법 - Google Patents

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Abstract

본 발명은 파워 다운 모드 종료로부터 소정 시간 지연 후 주파수 발진을 동작시키는 주파수 발진 지연 회로에 관한 것이다. 상기 주파수 발진 지연 회로는 주파수 발진기를 제어하며, 입력 회로부 및 지연 회로부를 포함한다. 상기 입력 회로부는 소정 펄스폭을 가지는 파워 다운 신호를 수신한다. 상기 지연 회로부는 상기 수신된 파워 다운 신호에 응답하여 상기 펄스폭보다 긴 지연 시간을 가지는 파워 다운 지연 신호를 상기 주파수 발진기로 출력한다. 여기서, 상기 주파수 발진기는 상기 출력된 파워 다운 지연 신호에 따라 상기 지연 시간만큼 지연된 후 주파수 신호를 발진시킨다. 상기 주파수 발진 지연 회로가 파워 다운 모드 종료로부터 소정 시간 경과 후 주파수 발진 동작을 다시 수행시키므로, 주파수 발진기가 안정적으로 주파수 발진 동작을 수행할 수 있다.
Figure R1020070017163
주파수, 발진, BGR, 파워 다운

Description

주파수 발진 지연 회로 및 이를 구동하는 방법{CIRCUIT FOR DELAYING FREQUENCY OSCILLATION AND METHOD OF DRIVING THE SAME}
도 1a는 일반적인 주파수 발진 장치를 도시한 도면이다.
도 1b는 도 1a의 주파수 발진 장치의 주파수 발진 과정을 도시한 타이밍다이어그램이다.
도 2는 본 발명의 바람직한 일 실시예에 따른 주파수 발진 장치를 도시한 도면이다.
도 3은 본 발명의 바람직한 일 실시예에 따른 도 2의 주파수 발진 지연 회로를 도시한 회로도이다.
도 4는 도 3의 주파수 발진 지연 회로의 동작 과정을 도시한 타이밍다이어그램이다.
도 5는 본 발명의 바람직한 다른 실시예에 따른 주파수 발진 지연 회로를 도시한 회로도이다.
본 발명은 주파수 발진 지연 회로 및 이를 구동하는 방법에 관한 것으로, 더 욱 상세하게는 파워 다운 모드 종료로부터 소정 시간 지연 후 주파수 발진 동작을 수행시키는 주파수 발진 지연 회로 및 이를 구동하는 방법에 관한 것이다.
주파수 발진 장치는 소정 주파수에 동기하여 동작하는 소자로서, 일반적으로 이하의 도 1a와 같은 구조를 가진다.
도 1a는 일반적인 주파수 발진 장치를 도시한 도면이고, 도 1b는 도 1a의 주파수 발진 장치의 주파수 발진 과정을 도시한 타이밍다이어그램이다.
도 1a를 참조하면, 상기 주파수 발진 장치는 밴드갭 기준 회로(Bandgap reference circuit, 100, BGR 회로) 및 주파수 발진기(102)로 이루어진다.
BGR 회로(100)는 정상 모드에서 주파수 발진기(102)에 기준 전압(Vref)을 제공하고, 파워 다운 모드, 예를 들어 스탠 바이 상태(standby status) 동안은 파워 다운 신호(PD)의 입력에 따라 기준 전압(Vref)의 발생을 중지시킨다.
주파수 발진기(102)는 BGR 회로(100)로부터 제공된 기준 전압(Vref)을 기준으로 하여 발진 데이터(OCS)에 해당하는 주파수 신호를 발진시킨다. 다만, 주파수 발진기(102)는 파워 다운 모드에서는 기준 전압(Vref)이 제공되지 않으므로 주파수 발진 동작을 중지한다.
이하, 도 1b를 참조하여 주파수 발진 동작을 살펴보겠다.
t1 이전 시간에서는, 파워 다운 신호(PD)가 로우 로직 전압을 가지며, 그래서 BGR 회로(100)는 기준 전압(Vref)을 주파수 발진기(102)로 제공한다. 결과적으로, 주파수 발진기(102)는 주파수 발진 동작을 수행한다.
t1과 t2 사이 구간에서는, 파워 다운 신호(PD)가 파워 다운 모드에 따라 하이 로직 전압을 가지며, 그래서 BGR 회로(100)는 기준 전압(Vref)의 발생을 중지한다. 결과적으로, 주파수 발진기(102)는 주파수 발진 동작을 중지한다.
t2 이후 시점에서는, 파워 다운 신호(PD)가 로우 로직 전압을 가지며, 그래서 BGR 회로(100)는 기준 전압(Vref)을 주파수 발진기(102)로 제공한다. 그러나, 기준 전압(Vref)은 도 1b에 도시된 바와 같이 파워 다운 모드가 종료된 시점(t2 시간)에서 원하는 전압을 가지지 못하고 t2 시간으로부터 소정 시간 경과한 후인 t3 시점에서 포화(saturation)된 전압을 가진다. 그럼에도 불구하고, 주파수 발진기(102)가 t2 시점부터 주파수 발진을 다시 시작하기 때문에, t2 시점으로부터 t3 시점까지는 원하는 주파수 신호와 다른 주파수 신호를 발진시킨다. 따라서, 종래의 주파수 발진 장치를 사용하는 이동통신단말기 등과 같은 장치는 상기 발진 동작에 의해 안정적으로 동작하지 못할 수 있었다.
본 발명의 목적은 안정적으로 주파수 발진 동작을 수행하도록 주파수 발진을 지연시키는 주파수 발진 지연 회로 및 이를 구동하는 방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 주파수 발진기를 제어하는 주파수 발진 지연 회로는 입력 회로부 및 지연 회로부를 포함한다. 상기 입력 회로부는 소정 펄스폭을 가지는 파워 다운 신호를 수신한다. 상기 지연 회로부는 상기 수신된 파워 다운 신호에 응답하여 상기 펄스폭 보다 긴 지연 시간을 가지는 파워 다운 지연 신호를 상기 주파수 발진기로 출력한다. 여기서, 상기 주파수 발진기는 상기 출력된 파워 다운 지연 신호에 따라 상기 지연 시간만큼 지연된 후 주파수 신호를 발진시킨다.
본 발명의 주파수 발진기를 제어하는 주파수 발진 지연 회로를 구동시키는 방법은 소정 펄스폭을 가지는 파워 다운 신호를 상기 주파수 발진 지연 회로에 제공하는 단계; 및 상기 제공된 파워 다운 신호에 응답하여 상기 펄스폭보다 큰 지연 구간을 가지는 파워 다운 지연 신호를 상기 주파수 발진기로 출력하는 단계를 포함한다. 여기서, 상기 주파수 발진기는 상기 파워 다운 지연 신호에 따라 상기 지연 시간 동안 주파수 발진 동작을 중지한다.
본 발명의 바람직한 일 실시예에 따른 주파수 발진 제어 방법은 주파수 발진 동작을 수행하는 단계; 소정 펄스폭을 가지는 파워 다운 신호에 따라 상기 펄스폭의 시작점으로부터 상기 주파수 발진 동작을 중지하는 단계; 및 상기 펄스폭의 종단점으로부터 소정 시간이 경과한 후 상기 주파수 발진 동작을 다시 시작하는 단계를 포함한다.
본 발명에 따른 주파수 발진 지연 회로 및 이를 구동하는 방법이 파워 다운 모드 종료로부터 소정 시간 경과 후 주파수 발진 동작을 다시 수행시키므로, 주파수 발진기가 안정적으로 주파수 발진 동작을 수행할 수 있다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 자세히 설명하도록 한다.
도 2는 본 발명의 바람직한 일 실시예에 따른 주파수 발진 장치를 도시한 도면이다.
도 2를 참조하면, 본 실시예의 주파수 발진 장치는 밴드갭 기준 회로(bandgap reference circuit, 200, 이하 "BGR 회로"라 함), 주파수 발진기(202) 및 주파수 발진 지연 회로(204)를 포함한다.
BGR 회로(200)는 정상 모드시 주파수 발진기(202)에 기준 전압(Vref)을 제공하나, 파워 다운 모드에 따라 파워 다운 신호(PD) 입력시 기준 전압(Vref)의 발생을 중지시킨다. 여기서, 상기 파워 다운 모드는 스탠바이 상태(standby status) 등과 같이 상기 주파수 발진 장치를 포함하는 이동통신단말기 등과 같은 장치가 동작을 중지하여야 할 경우 전력 소모를 줄이기 위하여 주파수 발진 동작을 중지시키는 모드를 의미한다.
주파수 발진기(202)는 BGR 회로(200)로부터 제공된 기준 전압(Vref)을 기준으로 하여 발진 데이터(OSC)에 대응하는 주파수 신호를 발진시킨다. 여기서, 주파수 발진기(202)가 BGR 회로(200)로부터 제공된 기준 전압(Vref)을 사용하여 상기 주파수 신호를 발진시키므로, 주파수 발진기(202)는 기준 전압(Vref)이 제공될 때에만 발진 동작을 수행한다. 다만, 주파수 발진기(202)는 파워 다운 모드가 동작한 후에는 후술하는 바와 같이 기준 전압(Vref)이 다시 제공될 때 바로 발진하고 않고 소정 시간 경과한 후 발진 동작을 수행한다.
주파수 발진 지연 회로(204)는 파워 다운 신호(PD)를 수신하고, 상기 수신된 파워 다운 신호(PD)에 응답하여 파워 다운 지연 신호(PDD)를 주파수 발진기(202)에 제공한다. 그 결과, 주파수 발진기(202)는 파워 다운 지연 신호(PDD)에 따라 파워 다운 모드 종료 후 소정 시간 경과한 때로부터 주파수 발진 동작을 수행한다. 이에 대한 자세한 설명은 이하 첨부된 도면들을 참조하여 상술하겠다.
도 3은 본 발명의 바람직한 일 실시예에 따른 도 2의 주파수 발진 지연 회로를 도시한 회로도이고, 도 4는 도 3의 주파수 발진 지연 회로의 동작 과정을 도시한 타이밍다이어그램이다.
도 3을 참조하면, 본 실시예의 주파수 발진 지연 회로(204)는 입력 회로부(300), 지연 회로부(302) 및 방전부(304)를 포함한다.
입력 회로부(300)는 낸드 게이트(NAND), 낸드 게이트(NAND)의 출력단에 연결된 제 1 인버터 및 낸드 게이트(NAND)의 입력단에 연결된 제 2 인버터를 포함한다.
지연 회로부(302)는 서브 지연 회로부(306) 및 출력부(308)를 포함한다.
서브 지연 회로부(306)는 모스 캐패시터(MOS capacitor, MC), 저항(R) 및 스위치(MP)를 가진다.
모스 캐패시터(MC)는 상기 제 1 인버터에 연결되며, 예를 들어 피-모스 캐패시터이다.
저항(R)은 노드(N1)를 기준으로 하여 모스 캐패시터(MC)와 병렬로 연결되고, 스위치(MP)에 직렬로 연결된다.
스위치(MP)는 외부 전원(VDD)과 저항(R) 사이의 연결을 스위칭하는 소자로서, 예를 들어 피-모스 트랜지스터(P-MOS transistor)로 이루어진다. 여기서, 외부 전원(VDD)는 BGR 회로(200)로부터 제공되거나 별도의 다른 장치로부터 제공된다.
출력부(308)는 모스 캐패시터(MC)와 연결된 복수의 인버터들을 포함한다.
방전부(304)는 노드(N1)에 연결되며, 예를 들어 엔-모스 트랜지스터(N-MOS transistor, MN)로 이루어진다.
이하, 이러한 연결 구조를 가지는 주파수 발진 지연 회로(204)의 동작을 도 3 및 도 4를 참조하여 상술하겠다.
우선, 도 4에서 t1 이전 시간에서의 주파수 발진 지연 회로(204)의 동작 과정을 설명하겠다. 여기서, t1 이전 시간은 파워 다운 신호(PD)가 입력되기 전의 시간이며, 즉 파워 다운 모드가 실행되기 전 시간이다.
로우 로직(Low logic)을 가지는 파워 다운 신호(PD)가 낸드 게이트(NAND)에 입력되므로, 낸드 게이트(NAND)는 타 입력과 관계없이 하이 로직(High logic)을 출력한다. 따라서, 상기 제 1 인버터의 출력은 로우 로직을 가진다. 즉, 상기 제 1 인버터의 출력 전압(V1)은 예를 들어 그라운드 레벨(Ground level)을 가지게 된다.
또한, 모스 트랜지스터(MP)가 피-모스 트랜지스터이고 파워 다운 신호(PD)가 로우 로직을 가지므로, 모스 트랜지스터(MP)가 턴-온(turn-on)된다. 따라서, 외부 전원(VDD)에 해당하는 전하들이 모스 트랜지스터(MP) 및 저항(R)을 통하여 모스 캐패시터(MC)로 제공되어 저장된다. 여기서, 방전부(304)가 로우 로직을 가지는 파워 다운 신호(PD)에 의해 오프(off) 상태를 유지하므로, 노드(N1)의 전압(V2)은 하이 로직을 가지게 된다.
출력부(308)의 인버터는 특성상 모스 캐패시터(MC)에 약 VDD/2 이상의 전하가 충전되는 경우 턴-온되며, 그래서 노드(N2)의 출력 전압(V3)은 도 4에 도시된 바와 같이 약 VDD/2 지점에서 하이 로직에서 로우 로직으로 변화된다. 따라서, 파워 다운 지연 신호(PDD)는 t1 이전 시간에서 도 4에 도시된 바와 같이 하이 로직을 가지게 되며, 입력 회로부(300)의 제 2 인버터의 출력 전압(V4)도 하이 로직을 가진다.
주파수 발진기(202)는 파워 다운 지연 신호(PDD)가 하이 로직을 가질 때 정상 모드로 동작하고, 파워 다운 지연 신호(PDD)가 로우 로직을 가질 때 파워 다운 모드로 동작한다. 따라서, 주파수 발진기(202)는 t1 이전 시간에서 파워 다운 지연 신호(PDD)가 하이 로직을 가지므로 정상적으로 발진 동작을 수행한다.
본 발명의 다른 실시예에 따르면, 주파수 발진기(202)는 파워 다운 지연 신호(PDD)가 로우 로직을 가질 때 발진 동작을 수행할 수도 있다.
다음으로, 파워 다운 신호(PD)의 펄스폭 구간(t1과 t2 사이의 구간)에서, 즉 파워 다운 모드에서의 주파수 발진 지연 회로(204)의 동작을 살펴보겠다.
파워 다운 신호(PD)가 상기 펄스폭 구간에서 하이 로직을 가지고 노드(N2)로부터 피드백된 피드백 신호가 하이 로직을 가지므로, 낸드 게이트(NAND)의 출력은 로우 로직을 가진다. 따라서, 상기 제 1 인버터의 출력은 하이 로직을 가진다.
또한, 모스 트랜지스터(MP)가 피-모스 트랜지스터이고 파워 다운 신호(PD)가 하이 로직을 가지므로, 모스 트랜지스터(MP)가 턴-오프(turn-off)된다. 따라서, 외 부 전원(VDD)의 공급이 차단된다. 반면에, 방전부(304)의 모스 트랜지스터(MN)는 하이 로직을 가지는 파워 다운 신호(PD)에 의해 턴-온된다. 그러므로, 모스 캐패시터(MC)에 저장된 전하들이 모스 트랜지스터(MN)를 통하여 외부로 방전되며, 그래서 노드(N1)의 전압(V2)은 로우 로직을 가지게 된다. 결과적으로, 노드(N2)는 하이 로직을 가지고, 파워 다운 지연 신호(PDD)는 로우 로직을 가진다. 따라서, 주파수 발진기(202)는 로우 로직을 가지는 파워 다운 지연 신호(PDD)에 응답하여 펄스폭 구간(t1 내지 t2 구간)에서 주파수 발진 동작을 중지한다.
그 다음으로, 파워 다운 신호(PD)의 펄스폭 구간의 종료점 이후의 구간(t2 이후 구간)에서의 주파수 발진 지연 회로(204)의 동작을 살펴보겠다.
로우 로직을 가지는 파워 다운 신호(PD)가 낸드 게이트(NAND)에 입력되므로, 낸드 게이트(NAND)는 타 입력과 관계없이 하이 로직을 출력한다. 따라서, 상기 제 1 인버터의 출력은 로우 로직을 가진다. 즉, 상기 제 1 인버터의 출력 전압(V1)은 예를 들어 그라운드 레벨로 다운된다.
또한, 모스 트랜지스터(MP)가 로우 로직을 가지는 파워 다운 신호(PD)에 의해 턴-온되므로, 외부 전원(VDD)에 해당하는 전하들이 모스 트랜지스터(MP) 및 저항(R)을 통하여 모스 캐패시터(MC)로 제공된다. 여기서, 방전부(304)가 로우 로직을 가지는 파워 다운 신호(PD)에 의해 오프(off) 상태를 유지하므로, 노드(N1)의 전압(V2)은 하이 로직을 가지게 된다.
출력부(308)의 인버터는 특성상 모스 캐패시터(MC)에 약 VDD/2 이상의 전하 가 충전되는 경우 턴-온되며, 그래서 노드(N2)의 출력 전압(V3)은 도 4에 도시된 바와 같이 약 VDD/2 지점에서 하이 로직에서 로우 로직으로 변화된다. 따라서, 파워 다운 지연 신호(PDD)는 하이 로직을 가지게 되며, 그래서 주파수 발진기(202)가 주파수 발진 동작을 다시 수행한다. 다만, 파워 다운 지연 신호(PDD)는 파워 다운 모드가 끝나는 시점인 t2에서 하이 로직으로 변화되지 않고 t2로부터 소정 경과된 시간(t3)에서 하이 로직으로 변화되며, 그래서 주파수 발진기(202)가 t2 시점이 아닌 t3 시점에서 주파수 발진 동작을 다시 수행한다. 이 것은 외부 전원(VDD)에 해당하는 전하들이 저항(R)을 통하여 모스 캐패시터(MC)로 저장되면서 파워 다운 지연 신호(PDD)가 로우 로직에서 하이 로직으로 변화되는 시간을 지연시켰기 때문이다. 즉, 본 발명의 주파수 발진 지연 회로(204)는 저항(R)의 저항값 및 모스 캐패시터(MC)의 용량을 조정하여 파워 다운 지연 신호(PDD)에서 로우 로직을 가지는 구간을 제어할 수 있다.
요컨대, 본 발명의 주파수 발진 장치는 주파수 발진 지연 회로(204)를 이용하여 파워 다운 모드 종료로부터 소정 시간 경과 후 주파수 발진 동작을 다시 수행시킨다. 그러므로, 본 발명의 주파수 발진기(202)는 BGR 회로(200)로부터 제공되는 기준 전압(Vref)이 포화(saturation)된 후 주파수 발진 동작을 수행하게 되며, 그래서 종래의 주파수 발진기와 달리 파워 다운 모드 종료 후에도 안정적인 주파수 발진 동작을 수행할 수 있다.
본 발명의 다른 실시예에 따르면, 주파수 발진 지연 회로(204)는 BGR 회 로(200)로부터 제공되는 전류(i)를 활용하여 동작할 수도 있다.
도 5는 본 발명의 바람직한 다른 실시예에 따른 주파수 발진 지연 회로를 도시한 회로도이다.
도 5를 참조하면, 본 실시예의 주파수 발진 지연 회로(204)는 입력 회로부(500), 지연 회로부(502), 방전부(504) 및 보조 충전부(506)를 포함한다.
보조 충전부(506)를 제외한 나머지 구성 요소들은 도 3의 주파수 발진 지연 회로(204)와 동일하므로, 이하 설명을 생략한다.
보조 충전부(506)는 모스 캐패시터(MC2)를 포함하며, 입력 회로부(500)의 인버터에 연결된다. 이러한 보조 충전부(506)는 외부 전원(VDD)에 해당하는 전하들이 모스 캐패시터(MC1)로 제공되기 시작할 때 전압(V1)이 순간적으로 높아지는 현상을 방지한다. 상세하게는, 외부 전원(VDD)에 해당하는 전하들이 모스 캐패시터(MC1)로 제공될 때 전압(V1)의 순간 전압이 모스 캐패시터(MC2)로 바이패스되며, 그래서 전압(V1)의 순간 전압이 사라지게 된다. 따라서, 본 실시예의 주파수 발진 지연 회로(204)를 사용하는 주파수 발진 장치는 더 안정적으로 주파수 발진 동작을 수행할 수 있다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허 청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 주파수 발진 지연 회로 및 이를 구동하는 방법이 파워 다운 모드 종료로부터 소정 시간 경과 후 주파수 발진 동작을 다시 수행시키므로, 주파수 발진기가 안정적으로 주파수 발진 동작을 수행할 수 있는 장점이 있다.

Claims (13)

  1. 주파수 발진기를 제어하는 주파수 발진 지연 회로에 있어서,
    소정 펄스폭을 가지는 파워 다운 신호를 수신하는 입력 회로부; 및
    상기 수신된 파워 다운 신호에 응답하여 상기 펄스폭보다 긴 지연 시간을 가지는 파워 다운 지연 신호를 상기 주파수 발진기로 출력하는 지연 회로부를 포함하되,
    상기 주파수 발진기는 상기 출력된 파워 다운 지연 신호에 따라 상기 지연 시간만큼 지연된 후 주파수 신호를 발진시키는 것을 특징으로 하는 주파수 발진 지연 회로.
  2. 제 1 항에 있어서, 상기 지연 회로부는,
    저항; 및
    상기 저항과 연결된 모스 캐패시터를 포함하는 것을 특징으로 하는 주파수 발진 지연 회로.
  3. 제 1 항에 있어서, 상기 입력 회로부는,
    낸드 게이트; 및
    상기 낸드 게이트에 연결된 인버터를 포함하되,
    상기 낸드 게이트의 입력단들로 상기 파워 다운 신호 및 상기 지연 회로부로 부터 피드백된 피드백 신호가 입력되는 것을 특징으로 하는 주파수 발진 지연 회로.
  4. 제 3 항에 있어서, 상기 지연 회로부는,
    상기 인버터와 연결된 제 1 모스 캐패시터;
    상기 제 1 모스 캐패시터와 연결된 저항; 및
    상기 저항과 외부 전원 사이의 연결을 스위칭하는 모스 트랜지스터를 포함하는 것을 특징으로 하는 주파수 발진 지연 회로.
  5. 제 4 항에 있어서, 상기 제 1 모스 캐패시터는 피-모스 캐패시터이고, 상기 모스 트랜지스터는 피-모스 트랜지스터인 것을 특징으로 하는 주파수 발진 지연 회로.
  6. 제 4 항에 있어서, 상기 주파수 발진 지연 회로는,
    상기 제 1 모스 캐패시터와 상기 저항 사이의 노드와 연결된 방전부를 더 포함하는 것을 특징으로 하는 주파수 발진 지연 회로.
  7. 제 6 항에 있어서, 상기 방전부는 엔-모스 트랜지스터로 이루어지는 것을 특징으로 하는 주파수 발진 지연 회로.
  8. 제 4 항에 있어서, 상기 주파수 발진 지연 회로는,
    상기 입력 회로부와 상기 제 1 모스 캐패시터 사이의 노드에 연결된 보조 충전부를 더 포함하는 것을 특징으로 하는 주파수 발진 지연 회로.
  9. 제 8 항에 있어서, 상기 보조 충전부는 제 2 모스 캐패시터로 이루어지는 것을 특징으로 하는 주파수 발진 지연 회로.
  10. 주파수 발진기를 제어하는 주파수 발진 지연 회로를 구동시키는 방법에 있어서,
    소정 펄스폭을 가지는 파워 다운 신호를 상기 주파수 발진 지연 회로에 제공하는 단계; 및
    상기 제공된 파워 다운 신호에 응답하여 상기 펄스폭보다 큰 지연 구간을 가지는 파워 다운 지연 신호를 상기 주파수 발진기로 출력하는 단계를 포함하되,
    상기 주파수 발진기는 상기 파워 다운 지연 신호에 따라 상기 지연 시간 동안 주파수 발진 동작을 중지하는 것을 특징으로 하는 주파수 발진 지연 회로 구동 방법.
  11. 제 10 항에 있어서, 상기 파워 다운 신호에 따라 상기 주파수 발진 지연 회로에 충전된 전하들을 방전시키는 단계를 더 포함하는 것을 특징으로 하는 주파수 발진 지연 회로 구동 방법.
  12. 주파수 발진 동작을 수행하는 단계;
    소정 펄스폭을 가지는 파워 다운 신호에 따라 상기 펄스폭의 시작점으로부터 상기 주파수 발진 동작을 중지하는 단계; 및
    상기 펄스폭의 종단점으로부터 소정 시간이 경과한 후 상기 주파수 발진 동작을 다시 시작하는 단계를 포함하는 것을 특징으로 하는 주파수 발진 제어 방법.
  13. 제 12 항에 있어서, 상기 주파수 발진 제어 방법은,
    상기 펄스폭 시작점 이전에 상기 주파수 발진 동작을 위한 기준 전압을 발생시키는 단계;
    상기 펄스폭 동안 상기 기준 전압의 발생을 중지시키는 단계; 및
    상기 펄스폭 종단점으로부터 상기 기준 전압을 다시 발생시키는 단계를 더 포함하는 것을 특징으로 하는 주파수 발진 제어 방법.
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