CN214851175U - 一种带快速放电功能的电源开关电路 - Google Patents
一种带快速放电功能的电源开关电路 Download PDFInfo
- Publication number
- CN214851175U CN214851175U CN202120084503.7U CN202120084503U CN214851175U CN 214851175 U CN214851175 U CN 214851175U CN 202120084503 U CN202120084503 U CN 202120084503U CN 214851175 U CN214851175 U CN 214851175U
- Authority
- CN
- China
- Prior art keywords
- circuit
- nmos transistor
- transistor
- power supply
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Electronic Switches (AREA)
Abstract
本实用新型实施例提供一种带快速放电功能的电源开关电路，包括：第一逻辑反相电路、第二逻辑反相电路、NMOS晶体管Q3、NMOS晶体管Q4和放电电路；所述第一逻辑反相电路的输出端与所述NMOS晶体管Q4的栅极连接；所述第一逻辑反相电路的输出端与所述第二逻辑反相电路的输入端连接，所述第二逻辑反相电路的输出端与所述NMOS晶体管Q3的栅极连接；所述NMOS晶体管Q4的漏极连接负载，源极连接所述放电电路；所述NMOS晶体管Q3的漏极连接供电电源，源极连接所述负载；本实施例可以在电源开关电路中融合快速放电功能。
Description
技术领域
本实用新型涉及电路保护领域，尤其涉及一种带快速放电功能的电源开关电路。
背景技术
通讯模块，功放等负载在使用时，需要的电流值是变化的，需要在芯片的电源输入端增加大容量的电容，来维持电流突变时电压的稳定。
带有大电容的电路会带来另外一个问题：在电源掉电的时候，由于电容上的余电无法快速的释放，造成电源跌落很慢，有的需要十几秒才能跌落到低值。如果电源掉电再快速上电，很可能就会造成负载还没有掉电复位，就被上电，造成电路工作异常。
实用新型内容
本实用新型的目的在于提供一种带快速放电功能的电源开关电路，以在电源开关电路中融合快速放电功能。
为了实现上述目的，本实用新型采用以下技术方案：
一种带快速放电功能的电源开关电路，包括：第一逻辑反相电路、第二逻辑反相电路、NMOS晶体管Q3、NMOS晶体管Q4和放电电路；
所述第一逻辑反相电路的输出端与所述NMOS晶体管Q4的栅极连接；
所述第一逻辑反相电路的输出端与所述第二逻辑反相电路的输入端连接，所述第二逻辑反相电路的输出端与所述NMOS晶体管Q3的栅极连接；
所述NMOS晶体管Q4的漏极连接负载，源极连接所述放电电路；所述NMOS晶体管Q3的漏极连接供电电源，源极连接所述负载；
在所述第一逻辑反相电路输入低电平输出高电平时，所述第二逻辑反相电路输出低电平，所述NMOS晶体管Q4导通，所述NMOS晶体管Q3截止，所述负载与所述供电电源断开连接，并通过所述放电电路放电。
可选的，在所述第一逻辑反相电路输入高电平输出低电平时，所述第二逻辑反相电路输出高电平，所述NMOS晶体管Q3导通，所述NMOS晶体管Q4截止，所述供电电源为所述负载供电。
可选的，所述第一逻辑反相电路包括电阻R2和三极管Q1，所述第二逻辑反相电路包括电阻R1和三极管Q2；
所述电阻R2的一端与高电平电源连接，另一端与所述三极管Q1的集电极连接，所述三极管Q1的发射极接地；
所述电阻R1的一端与所述高电平电源连接，另一端与所述三极管Q2的集电极连接，所述三极管Q2的发射极接地。
可选的，所述三极管Q1的基极用于输入电源开关控制信号，所述三极管Q1的集电极与所述三极管的Q2的基极连接。
可选的，所述三极管Q1的集电极和所述三极管Q2的基极均与NMOS晶体管Q4的栅极连接。
可选的，所述三极管Q2的集电极与所述NMOS晶体管Q3的栅极连接。
可选的，所述高电平电源通过所述电阻R1连接所述NMOS晶体管Q3的栅极。
可选的，所述高电平电源电压大于所述供电电源电压与所述NMOS晶体管的导通电压之和。
可选的，所述三极管Q1和三极管Q2为NPN型；
所述放电电路包括接地电阻R3。
本实用新型提供了一种带快速放电功能的电源开关电路，在电源开关电路中融合快速放电功能，在所述第一逻辑反相电路输入低电平输出高电平时，所述第二逻辑反相电路输出低电平，所述NMOS晶体管Q4导通，所述NMOS晶体管Q3截止，进而负载与所述供电电源断开连接，并通过所述放电电路放电。也就是，通过第一逻辑反相电路输入低电平，实现供电电源的关断，同时负载通过放电电路进行放电，实现负载余电的尽快释放，尽快复位；同时，由于供电电源的关断，提高了电路的安全性。
附图说明
为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本实用新型实施例提供的一种带快速放电功能的电源开关电路的电路图；
图2是本实用新型实施例提供的另一种带快速放电功能的电源开关电路的电路图。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚，下面将对本实用新型的技术方案进行清楚、完整的描述。显然，所描述的实施例仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施例，都属于本实用新型所保护的范围。
在本实用新型的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本实用新型的描述中，还需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
图1是本实用新型实施例提供的一种带快速放电功能的电源开关电路的电路图，包括：第一逻辑反相电路、第二逻辑反相电路、NMOS晶体管Q3、NMOS晶体管Q4和放电电路。
逻辑反相电路用于将输入电平反相，也就是输入高电平输出低电平，或者，输入低电平输出高电平。本实施例对逻辑反相电路的结构不作限定。
本实施例包括2个逻辑反相电路，分别为第一逻辑反相电路和第二逻辑反相电路。第一逻辑反相电路的输出端与所述NMOS晶体管Q4的栅极连接；同时也与所述第二逻辑反相电路的输入端连接。所述第二逻辑反相电路的输出端与所述NMOS晶体管Q3的栅极连接。
所述NMOS晶体管Q4的漏极连接负载，源极连接所述放电电路；所述NMOS晶体管Q3的漏极连接供电电源，源极连接所述负载。放电电路用于对负载进行放电，可以包括任一耗电元件。本实施例对放电电路的结构不作限定。
第一/第二逻辑反相电路的输入端用于输入电源开关控制信号(包括高电平和低电平)。一种情况下，在第一逻辑反相电路的输入端输入低电平，通过第一逻辑反相电路的反相作用，将会输出高电平。由于第一逻辑反相电路的输出端也与第二逻辑反相电路的输入端连接，因而，第二逻辑反相电路输出低电平。NMOS晶体管Q4的栅极在高电平作用下，栅极与源极之间的电压大于导通电压，进而NMOS晶体管Q4导通。NMOS晶体管Q3的栅极在低电平作用下，栅极与源极之间的电压小于导通电压，进而NMOS晶体管Q3截止，从而负载与所述供电电源断开连接，同时，负载通过所述放电电路放电。
本实用新型提供了一种带快速放电功能的电源开关电路，在电源开关电路中融合快速放电功能，在所述第一逻辑反相电路输入低电平输出高电平时，所述第二逻辑反相电路输出低电平，所述NMOS晶体管Q4导通，所述NMOS晶体管Q3截止，进而负载与所述供电电源断开连接，并通过所述放电电路放电。也就是，通过第一逻辑反相电路输入低电平，实现供电电源的关断，同时负载通过放电电路进行放电，实现负载余电的尽快释放，尽快复位；同时，由于供电电源的关断，提高了电路的安全性。
需要说明的是，本实施例的场效应管采用NMOS，在相同价格成本下，相比于PMOS，NMOS可以做到更大的电流，适合用在电源开关电路上。
在另一种情况下，在第一逻辑反相电路的输入端输入高电平，通过第一逻辑反相电路的反相作用，将会输出低电平。由于第一逻辑反相电路的输出端也与第二逻辑反相电路的输入端连接，因而，第二逻辑反相电路输出高电平。NMOS晶体管Q4的栅极在低电平作用下，栅极与源极之间的电压小于导通电压，进而NMOS晶体管Q4截止。NMOS晶体管Q3的栅极在高电平作用下，栅极与源极之间的电压大于导通电压，进而NMOS晶体管Q3导通，从而负载与所述供电电源重新连接，供电电源为所述负载供电；同时，负载与放电电路之间断开连接，不会通过放电电路进行放电。
在本情况下，通过两个逻辑反相电路分别控制两个NMOS晶体管，实现了供电电源的连通与供电，同时避免负载被放电。
需要说明的是，在第一逻辑反相电路的输入端首次输入电源开关控制信号—低电平时，由于供电电源没有为负载供过电，负载不存在余电，即使与放电电路连接，也不会通过放电电路放电。
图2是本实用新型实施例提供的另一种带快速放电功能的电源开关电路的电路图，本实施例对逻辑反相电路的结构进行细化。
结合图2，第一逻辑反相电路包括电阻R2和三极管Q1，所述第二逻辑反相电路包括电阻R1和三极管Q2。所述三极管Q1和三极管Q2为NPN型。
电阻R2的一端与高电平电源连接，另一端与所述三极管Q1的集电极连接，所述三极管Q1的发射极接地。电阻R1的一端与所述高电平电源连接，另一端与所述三极管Q2的集电极连接，所述三极管Q2的发射极接地。优选的，为简化电路结构电阻R1和电阻R2可以连接同一高电平电源。
三极管Q1的基极用于输入电源开关控制信号，所述三极管Q1的集电极与所述三极管的Q2的基极连接。
在一具体应用场景中，当电源开关控制信号是3.3V或者1.8V的高电平时，三极管Q1的集电极和发射极导通，使得R2电阻的下端接地，输出低电平。当电源开关控制信号是低电平时，三极管Q1截止，电阻R2的下端会被上拉至高电平电源电压，例如5V，从而输出高电平。当电阻R2下端是5V的高电平时，即三极管Q2的基极输入高电平，三极管Q2的集电极和发射极导通，使得电阻R1的下端接地，输出低电平。此时NMOS晶体管Q3的栅极也接地，所以NMOS晶体管Q3不导通。当电阻R2下端是低电平时，即三极管Q2的基极输入低电平，电阻R1的下端会被上拉至高电平电源电压。此时NMOS晶体管Q3的栅极电压也拉高，所以NMOS晶体管Q3导通。
本实施例中的逻辑反相电路由三极管和上拉电阻构成，通过控制三极管Q1和Q2的基极电平，同时输出高电平和低电平，以便同时控制NMOS晶体管Q3和Q4的开关切换。
在将逻辑反相电路细化为三极管和上拉电阻的基础上，本实施例详细介绍逻辑反相电路与NMOS晶体管Q3和Q4的连接关系以及控制原理。
具体的，三极管Q1的集电极和所述三极管Q2的基极均与NMOS晶体管Q4的栅极连接。所述三极管Q2的集电极与所述NMOS晶体管Q3的栅极连接。
当电源开关控制信号是高电平时，NMOS晶体管Q4的栅极是低电平，导致NMOS晶体管Q4的栅极与源极之间的电压小于导通电压，NMOS晶体管Q4截止，此时放电回路不工作；另一方面，高电平电源通过所述电阻R1连接所述NMOS晶体管Q3的栅极，则NMOS晶体管Q3的栅极在高电平作用下，进一步的，高电平电源电压大于所述供电电源电压与所述NMOS晶体管的导通电压之和，例如高电平电压为5V，供电电源电压为3.3V，导通电压为1V。那么，NMOS晶体管Q3导通，供电电源回路工作。
当电源开关控制信号是低电平时，NMOS晶体管Q4的栅极是高电平，导致NMOS晶体管Q4的栅极与源极之间的电压大于导通电压，NMOS晶体管Q4导通，此时放电回路工作。另一方面，NMOS晶体管Q3的栅极在低电平作用下，栅极与源极之间的电压小于导通电压，则NMOS晶体管Q3截止，供电电源回路不工作。
在上述各实施例中，放电电路包括接地电阻R3，则负载通过接地电阻R3实现快速放电。可选的，接地电阻R3的阻值可以根据实际电路需求确定，例如阻值选择300欧姆。
在上述各实施例中，NMOS晶体管Q3可以根据负载的工作电流需要，选择合适功率的NMOS晶体管。NMOS晶体管Q4由于用来释放负载的余电，势必会小于工作电流，则可以选择小于NMOS晶体管Q3的功率。
最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案。
Claims (9)
1.一种带快速放电功能的电源开关电路，其特征在于，包括：第一逻辑反相电路、第二逻辑反相电路、NMOS晶体管Q3、NMOS晶体管Q4和放电电路；
所述第一逻辑反相电路的输出端与所述NMOS晶体管Q4的栅极连接；
所述第一逻辑反相电路的输出端与所述第二逻辑反相电路的输入端连接，所述第二逻辑反相电路的输出端与所述NMOS晶体管Q3的栅极连接；
所述NMOS晶体管Q4的漏极连接负载，源极连接所述放电电路；所述NMOS晶体管Q3的漏极连接供电电源，源极连接所述负载；
在所述第一逻辑反相电路输入低电平输出高电平时，所述第二逻辑反相电路输出低电平，所述NMOS晶体管Q4导通，所述NMOS晶体管Q3截止，所述负载与所述供电电源断开连接，并通过所述放电电路放电。
2.根据权利要求1所述的带快速放电功能的电源开关电路，其特征在于，
在所述第一逻辑反相电路输入高电平输出低电平时，所述第二逻辑反相电路输出高电平，所述NMOS晶体管Q3导通，所述NMOS晶体管Q4截止，所述供电电源为所述负载供电。
3.根据权利要求1所述的带快速放电功能的电源开关电路，其特征在于，所述第一逻辑反相电路包括电阻R2和三极管Q1，所述第二逻辑反相电路包括电阻R1和三极管Q2；
所述电阻R2的一端与高电平电源连接，另一端与所述三极管Q1的集电极连接，所述三极管Q1的发射极接地；
所述电阻R1的一端与所述高电平电源连接，另一端与所述三极管Q2的集电极连接，所述三极管Q2的发射极接地。
4.根据权利要求3所述的带快速放电功能的电源开关电路，其特征在于，所述三极管Q1的基极用于输入电源开关控制信号，所述三极管Q1的集电极与所述三极管的Q2的基极连接。
5.根据权利要求3所述的带快速放电功能的电源开关电路，其特征在于，
所述三极管Q1的集电极和所述三极管Q2的基极均与NMOS晶体管Q4的栅极连接。
6.根据权利要求3所述的带快速放电功能的电源开关电路，其特征在于，
所述三极管Q2的集电极与所述NMOS晶体管Q3的栅极连接。
7.根据权利要求3所述的带快速放电功能的电源开关电路，其特征在于，所述高电平电源通过所述电阻R1连接所述NMOS晶体管Q3的栅极。
8.根据权利要求3所述的带快速放电功能的电源开关电路，其特征在于，所述高电平电源电压大于所述供电电源电压与所述NMOS晶体管的导通电压之和。
9.根据权利要求3所述带快速放电功能的电源开关电路，其特征在于，
所述三极管Q1和三极管Q2为NPN型；
所述放电电路包括接地电阻R3。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202120084503.7U CN214851175U (zh) | 2021-01-13 | 2021-01-13 | 一种带快速放电功能的电源开关电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202120084503.7U CN214851175U (zh) | 2021-01-13 | 2021-01-13 | 一种带快速放电功能的电源开关电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN214851175U true CN214851175U (zh) | 2021-11-23 |
Family
ID=78954438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202120084503.7U Active CN214851175U (zh) | 2021-01-13 | 2021-01-13 | 一种带快速放电功能的电源开关电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN214851175U (zh) |
-
2021
- 2021-01-13 CN CN202120084503.7U patent/CN214851175U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20130181660A1 (en) | Charge control circuit for usb device | |
| US6181173B1 (en) | Power-on reset circuit | |
| KR20180006858A (ko) | 이차전지 보호회로 | |
| US8102631B2 (en) | Computer power supply and standby voltage discharge circuit thereof | |
| CN112269347B (zh) | 一种上下电时序控制装置 | |
| CN115617116A (zh) | 电流源电路、系统、芯片及电子设备 | |
| US5157270A (en) | Reset signal generating circuit | |
| CN112994672B (zh) | 一种上电复位电路 | |
| CN214851175U (zh) | 一种带快速放电功能的电源开关电路 | |
| CN108683217B (zh) | 可关断的电源电压监视电路 | |
| CN113690966A (zh) | 开关电路、电池管理系统、电池包、用电设备及控制方法 | |
| CN216625708U (zh) | 一种负载开关电路 | |
| CN210742886U (zh) | 一种开关机电路 | |
| CN109818411B (zh) | 一种适用于电源突变的电源开关电路、芯片及供电系统 | |
| JP3671635B2 (ja) | ３端子レギュレータ | |
| CN114256963A (zh) | 一种主备电源切换装置及方法 | |
| CN112448703B (zh) | 开关装置 | |
| KR20080009895A (ko) | 평활용 커패시터의 충전 및 방전 회로 | |
| CN219512634U (zh) | Usb模组控制电路、usb设备、电子设备 | |
| CN105515555A (zh) | 采用脉冲触发方式实现主电路上电的启动电路 | |
| CN211207117U (zh) | 硬开关机电路和移动终端 | |
| JP3770824B2 (ja) | パワーオンリセット回路 | |
| CN217545853U (zh) | 上电导通的电压输出开关电路及电子设备 | |
| CN213879628U (zh) | 电源驱动电路及电源 | |
| CN217689885U (zh) | 一种上电掉电电路、芯片及电子设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder |
Address after: 201821 208, building 4, No. 1411, Yecheng Road, Jiading Industrial Zone, Jiading District, Shanghai Patentee after: Botai vehicle networking technology (Shanghai) Co.,Ltd. Address before: 201821 208, building 4, No. 1411, Yecheng Road, Jiading Industrial Zone, Jiading District, Shanghai Patentee before: SHANGHAI PATEO ELECTRONIC EQUIPMENT MANUFACTURING Co.,Ltd. |
|
| CP01 | Change in the name or title of a patent holder |