JP2000321301A - 分割抵抗器プローブチップ構造及び測定方法 - Google Patents

分割抵抗器プローブチップ構造及び測定方法

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probe
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    • G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
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    • G01R1/06—Measuring leads; Measuring probes
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Abstract

(57)【要約】 【課題】不要な負荷やクロストークを生じることがな
く、データエラーを生じることのないプローブチップ構
造及び測定方法を提供する。 【解決手段】プローブチップ構造（５００）は、高密度
パッドアレイ（１００）を含む。高密度パッドアレイ
（１００）上には、パッド（１０３）が形成され、それ
に隣接して第１のフリップチップ抵抗器（１０６）が配
設される。パッドアレイ（１００）上には、更にパッド
（１０３）からパッドアレイ（１００）の外側へと延び
るアクセス伝送線（１２３）が形成される。アクセス伝
送線（１２３）の先には第２のプローブチップ抵抗器
（１２６）が設けられる。プローブチップ構造（５０
０）は、アクセス伝送線（１２３）に近接して更に侵略
導体を含み得る。第１及び第２のプローブチップ抵抗器
（１０６、１２６）の抵抗は、侵略導体とアクセス伝送
線との間のクロストークが最小となるように決定され
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的に集積回路及
びその他の回路の動作を試験する為の装置及び方法に関
し、より具体的には高密度パッドアレイをプロービング
することにより回路を試験する装置及び方法に関する。
【０００２】
【従来の技術】プロセッサや他の同様のデバイス等のよ
うな集積回路の処理の高速化は著しく、毎秒実行される
処理数は増える一方である。これらの集積回路の多くは
プリント回路基板或は他の同様の構造体上に配置され、
同じプリント回路基板上にそれと相違する様々な電気部
品や他の集積回路と電気的に導通している。集積回路と
複数の他の電子部品との間の通信を実現するために、集
積回路はパッドを介してプリント回路基板上の導電体と
接触するものであるが、このパッドはプリント回路基板
上に高密度のグリッド、即ちアレイ状に配列されている
ことが多い。
【０００３】多くの場合、製造後の新しい集積回路のプ
ロトタイプを試験する為、或は集積回路に生じた問題を
診断する為にその動作を試験する必要がある。具体的に
は、集積回路が挿入されるところのパッドアレイ中の１
つ以上のパッドをプロービングし、そこにある信号をア
クセスしてロジックアナライザ又はオシロスコープへと
送る方法が一般的である。集積回路のピン及びプリント
回路基板上の対応するパッドは高密度のアレイに配列さ
れているということから、集積回路が高周波数で作動す
ることを考えるとこのような試験の実施は困難である。
【０００４】更に説明すると、代表的なプリント回路基
板は、基板上の様々な部品間に延びる信号導体グループ
を複数含む。プローブ導体をパッドの１つに接続する
と、プローブ導体と信号導体との間のピコファラドレベ
ルの非常に小さいキャパシタンスがパッド上に望ましく
ない負荷インピーダンスを生じてしまう。具体的には、
低周波数においては、このインピーダンスは高く許容範
囲にある。しかしながら、信号周波数が数百メガヘルツ
レベルの非常に高い周波数であった場合、そのようなキ
ャパシタンスにより生じたインピーダンスは下降し、集
積回路間の導体に本質的でない負荷を生じせしめる。
【０００５】更に、同様の小さなキャパシタンスはプロ
ーブ導体と他のパッド、或はパッドアレイ中の侵略導体
（Ａｇｇｒｅｓｓｏｒ Ｃｏｎｄｕｃｔｏｒ、又はキャ
パシタンス結合等により回路導体に結合し、信号に干渉
を生じ得るところの可干渉導体）との間にも存在する場
合がある。高周波数においては、これらのキャパシタン
スにより低インピーダンスを生じ、これが侵略導体とプ
ローブ導体との間のクロストークを生じる。
【０００６】
【発明の解決すべき課題】この不要な負荷及びクロスト
ークにより、集積回路のピン上の信号に歪みが生じ、こ
の歪みが伝送された信号が表わすデータにエラーを生じ
る原因となる。結果的にプローブを利用すること自体に
より集積回路の試験性能が阻害されてしまうことにな
る。従って本発明の目的は、不要な負荷やクロストーク
を生じることがなく、データエラーを生じることのない
プローブ装置及び測定方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、第１にプロー
ビングされたパッド上のターゲット信号のターゲットパ
ッド上のプローブ負荷に起因する歪みを最小化し、そし
て第２にプローブチップと高密度パッドアレイ中の侵略
導体との間のクロストークに起因するプローブ出力信号
中の歪みを最小化しつつ、高密度パッドアレイ中のター
ゲットパッドをプロービングする為の装置及び方法を提
供するものである。一実施例においては、高密度パッド
アレイ中のパッドと第１及び第２の端部を持つ第１のプ
ローブチップ抵抗器とを含み、その第１の端部がパッド
に結合していることを特徴とするプローブチップ構造が
提供される。第１のプローブチップ抵抗器は製造上可能
な限りパッドの近くに直接的に隣接して設ける。
【０００８】このプローブチップ構造は更に、第１のプ
ローブチップ抵抗器の第２の端部と結合し、高密度パッ
ドアレイの外に伸びて第２のプローブチップ抵抗器へと
通じるアクセス伝送線をも含む。第２のプローブチップ
抵抗器は電気コネクタへと結合し、電気コネクタはロジ
ックアナライザ又はオシロスコープに結合してパッドア
レイのそれぞれのパッド上の信号を試験することが出来
るようになっている。高密度パッドアレイはボールグリ
ッドアレイ、ピングリッドアレイ、プリント回路基板上
のバイアアレイ、プリント回路基板又はマルチチップモ
ジュール上の緊密に配列された複数の導体としても良
い。
【０００９】本発明はまた、高密度パッドアレイ中のパ
ッドをプロービングする為の方法を提供するものである
とも言える。この意味において方法の広義的概略を述べ
ると；第１のプローブチップ抵抗器がそのパッドに直接
的に隣接するように第１のプローブチップ抵抗器の第１
の端部を高密度パッドアレイ中のパッドに配置する工程
と；第１のプローブチップ抵抗器の第２の端部に結合
し、高密度パッドアレイの外部へと伸びるアクセス伝送
線を設ける工程と；高密度パッドアレイの外部でアクセ
ス伝送線と結合する第２のプローブチップ抵抗器を設け
る工程と；外部の解析装置を第２のプローブチップ抵抗
器へと結合する工程と；そしてその外部解析装置を利用
してパッドから得た信号を解析する工程とを含むもので
ある。
【００１０】本発明は多数の利点を持ち、以下にそのう
ちの幾つかを例示する。例えば、第１及び第２のプロー
ブチップ抵抗器を利用することにより、ターゲットパッ
ドがプローブ回路から絶縁されると同時に近隣の侵略導
体からプローブ回路へのクロストーク効果が打ち消さ
れ、これによりターゲットパッドへの偶発的負荷が低減
される。更に、本発明は構造が単純且つユーザフレンド
リであり、またその処理は確実で信頼性が高く効率的で
あり、商業用の大量生産も容易に実現できる。
【００１１】本発明の他の特徴及び利点は以下の詳細説
明及び図面を参照することにより当業者に明らかとな
る。本発明の範囲は、そのような更なる特徴及び効果の
全てを含むことを意図したものである。
【００１２】
【発明の実施の形態】以下に添付図面を参照して、本発
明に対してより詳細に説明する。図中の要素は必ずしも
互いに対する大きさを表わしたものではなく、本発明の
原理を明確に説明することに重点を置いて描かれたもの
である。更に、幾つかの図を通じて対応する要素には同
様の符号を付す。
【００１３】図１を参照すると、本発明の一実施例に基
づくパッドアレイプローブ装置５０の平面図が示されて
いる。パッドアレイプローブ装置５０は、プリント回路
基板１０４又は他の同様の平坦面を持つ部材を通じて伸
びる導電性の穴であるパッド１０３のグリッドから成る
高密度パッドアレイ１００を含む。パッド１０３は通
常、集積回路又は他の電子デバイスのピンを受容するよ
うに適合している。更に、高密度パッドアレイ１００は
ボールグリッドアレイ、ピングリッドアレイ、プリント
回路基板上のバイアアレイ、或はプリント回路基板又は
マルチチップモジュール上の緊密に配列された複数の導
体である場合もある。高密度パッドアレイ１００は更
に、第１の端部１０９及び第２の端部１１３を有する複
数の第１のプローブチップ抵抗器１０６を含む。各プロ
ーブチップ抵抗器１０６の第１の端部１０９はそれぞれ
のパッド１０３と電気的に結合し、第１のプローブチッ
プ抵抗器１０６の第１の端部とそれぞれのパッド１０３
との間には事前に決められた結合長１１６が形成されて
いる。事前に決められた結合長１１６は第１のプローブ
チップ抵抗器１０６がパッド１０３に直接的に隣接する
ように出来るだけ短い距離であり、これは概して製造上
可能な限り短いものとする。図示したように最上段のパ
ッド１０３は外部プローブチップ抵抗器１１９に結合し
ていることに留意が必要である。
【００１４】高密度パッドアレイ１００は更に複数の伝
送線１２３ａ、１２３ｂ、１２３ｃ及び１２３ｄを含
む。伝送線１２３ａ乃至１２３ｄは第１のプローブチッ
プ抵抗器１０６の第２の端部１１３から高密度パッドア
レイ１００を出て伸び、複数の第２のプローブチップ抵
抗器１２６へと通じている。第２のプローブチップ抵抗
器１２６は第１の端部１２９及び第２の端部１３３を含
む。伝送線１２３ａ乃至１２３ｄは第２のプローブチッ
プ抵抗器１２６の第１の端部１２９へと結合している。
第２のプローブチップ抵抗器１２６の第２の端部１３３
はコネクタ１３６に電気的に結合し、コネクタ１３６は
ケーブル１４３を介してロジックアナライザ１３９又は
オシロスコープ（図示せず）へと電気的に結合してい
る。伝送線１２３ａ乃至１２３ｄは高密度パッドアレイ
１００から略同じような形で出ているように描いたが、
伝送線１２３ａ乃至１２３ｄは様々な配慮に基づき、い
かなる経路を通っていかなる好都合の方向で高密度パッ
ドアレイ１００から出ていても良い。例えば、高周波数
における干渉を制限する為に伝送線１２３ａ乃至１２３
ｄの長さを最小化した方が望ましかったり、或は製造上
の制約から高密度パッドアレイ１００を出る実際の経路
が決められてしまう場合もある。更に、パッド１０３の
配置によっても特定のパッドに可能な高密度パッドアレ
イ１００からの出口経路が制約を受ける場合もある。加
えて、伝送線１２３ａ乃至１２３ｄは図においてはプリ
ント回路基板１０４の上面に配置されているが、伝送線
１２３ａ乃至１２３ｄにプリント回路基板を貫通する経
路を提供するバイアを利用してプリント回路基板１０４
のいずれかの面、或はその両方に配置しても良い。
【００１５】高密度パッドアレイ１００の機能は以下の
通りである。プロセッサのような集積回路は通常、パッ
ドアレイ１００中の各パッドへと挿入される複数のピン
を持つ。パッド１０３は更にプリント回路基板１０４上
の他の集積回路及び様々な部品にも電気的に結合してい
る。信号はプリント回路基板１０４の回路全体が作動状
態の間、パッドアレイ１００に取り付けられた集積回路
とプリント回路基板１０４上の他の部品との間を伝搬さ
れる。
【００１６】第１のプローブチップ抵抗器１０６、伝送
線１２３ａ乃至１２３ｄ及び第２のプローブチップ抵抗
器１２６は、高密度パッドアレイ１００に取り付けられ
た集積回路の作動試験を行う目的で、高密度パッドアレ
イ１００のパッド１０３上を伝わる信号へのアクセスを
得る為に採用されるものである。第１及び第２のプロー
ブチップ抵抗器１０６及び１２６が「プローブチップ」
と呼ばれるのは、それらが各パッド１０３へと適用され
るプローブとみなされるものの先端（チップ）に位置し
ている為である。具体的には、パッド１０３上を伝わる
信号は、第１のプローブチップ抵抗器１０６を介し、伝
送線１２３ａ乃至１２３ｄに沿って第２のプローブチッ
プ抵抗器１２６を通り、ロジックアナライザ１３９又は
他の同様の診断機器にも伝送される。その第１の端部１
０９がパッド１０３に出来る限り近接するように第１の
プローブチップ抵抗器１０６を設けることにより、高密
度パッドアレイ１００中のそれぞれのパッド１０３に伝
送線１２３ａ乃至１２３ｄを結合するプローブチップ抵
抗器１０６が存在しない場合に生じ得るパッド１０３へ
の負荷が低減される。コネクタ１３９への電気的結合に
より外部プローブチップ抵抗器が結合するそれぞれのパ
ッドに負荷を生じる可能性のある外部プローブチップ抵
抗器１１９に関しても同様である。加えてパッド１０３
のいずれかと、そのパッド１０３の近くを経由する伝送
線１２３ａ乃至１２３ｄとの間のキャパシタンスに起因
するパッド１０３及び伝送線１２３ａ乃至１２３ｄ間の
クロストークの作用を低減する為に、第２のプローブチ
ップ抵抗器１２６が高密度パッドアレイ１００の外部の
点で伝送線１２３ａ乃至１２３ｄに結合している。伝送
線１２３ａ乃至１２３ｄに近いこれらのパッド１０３を
後に本明細書中では侵略導体と呼ぶ。これらの概念を更
に説明する。
【００１７】この概念についての詳細を説明するにあた
り、従来技術に基づくプローブチップ構造３００の簡単
な回路図である図２を参照する。プローブチップ構造３
００はターゲット導体３０３、侵略導体３０６及びプロ
ーブチップ３０９を含む。ターゲット導体及び侵略導体
３０３及び３０６は、実際には集積回路のピン、そのピ
ンが挿入されたパッド１０３、そしてプリント回路基板
のトレースや駆動素子、及びパッド１０３に結合する成
端抵抗器から構成される。ターゲット導体及び侵略導体
３０３及び３０６は、第１及び第２の伝送線３１３及び
３１６と、約５０オームの導体成端抵抗ＲCTを持つ。タ
ーゲット導体３０３においては、第１及び第２の伝送線
３１３及び３１６がターゲットノード３１９を、そこか
らターゲット出力信号３２４が得られるターゲット出力
ノード３２３へと結合する。ターゲット導体３０３の第
１及び第２の伝送線３１３、３１６間にあるのは接触ノ
ード３２６である。侵略導体３０６においては、第１及
び第２の伝送線３１３及び３１６が侵略ノード３２９を
侵略出力ノード３３３へと結合している。侵略導体３０
６の第１及び第２の伝送線３１３、３１６間にあるのは
侵略接触ノード３３６である。第１及び第２の伝送線３
１３及び３１６はいずれもＺ0＝５０オームの特性イン
ピーダンスとＴd＝１の伝搬遅延を有し、これらのパラ
メータは当業者には理解されるものである為、本願にお
いてこれ以上の詳細説明は必要としない。
【００１８】プローブチップ３０９は接触ノード３２
６、第１のプローブ伝送線３３９、第２のプローブ伝送
線３４３、外部プローブチップ抵抗器ＲE、及び外部プ
ローブ伝送線３４６を含む。第１のプローブ伝送線３３
９は接触ノード３２６を中間ノード３４９へと結合し、
第２のプローブ伝送線３４３は中間ノード３４９を外部
プローブチップ抵抗器ＲEへと結合する。外部プローブ
チップ抵抗器ＲEは外部プローブ伝送線３４６を介して
プローブチップ出力ノード３５１へと結合する。プロー
ブチップ出力信号３５２はプローブチップ出力ノード３
５１から得られる。プローブチップ出力ノード３５１
は、外部プローブ伝送線３４６の特性インピーダンスと
一致する約７５オームのプローブ成端抵抗器ＲPTへと結
合する。結合キャパシタ３５３は侵略接触ノード３３６
を中間ノード３４９へと結合する。結合キャパシタ３５
３は、実際には侵略導体３０６がプローブチップ３０９
の近くにあることが原因で存在する寄生容量である。
【００１９】第１のプローブ伝送線３３９及び第２のプ
ローブ伝送線３４３は約７５オームの特性インピーダン
スと約５０ピコセカンドの伝搬遅延を持つ。外部プロー
ブ伝送線３４６は約７５オームの特性インピーダンスと
約５ナノセカンドの伝搬遅延を持つ。外部プローブチッ
プ抵抗器ＲEは約６７５オームの抵抗値、そして結合キ
ャパシタ３５３は約０．３ピコファラドの値を持つ。し
かしながら、上述及び以下に開示する特性インピーダン
ス、伝搬遅延及び抵抗の近似値は本発明を説明する目的
で使用するものであり、これらの値は用途に応じて変え
ることが出来る。
【００２０】プローブチップ構造３００が作動する間、
ソースインピーダンス０の電圧源Ｖがターゲットノード
３１９及び侵略ノード３２９の両方に印加される。ま
た、信号出力はターゲット導体及び侵略導体３０３及び
３０６の他の点から出ていても良いが、説明の便宜上、
以下に説明するように、電圧源Ｖから発した信号入力３
５６がターゲット及び侵略ノード３１９及び３２９へと
印加されるものとする。留意すべきは、侵略導体３０６
が複数の侵略導体又はプローブチップ３０９に近接した
他の導体を表わしているという点である。
【００２１】プローブチップ構造又はプローブ配列３０
０は、高密度パッドアレイ１００（図１参照）中のター
ゲット導体にプローブチップ３０９が適用される為に生
じる、ターゲット導体３０３（図１のパッド１０３を含
む）への負荷を説明するものである。具体的には、プロ
ーブチップが接触ノード３２６へと適用されると、プロ
ーブチップ３０９が侵略導体３０６の場合と同様に接地
平面（図示せず）或は他の導電路のいずれかに近接する
ことが原因で、第１及び第２のプローブ伝送線３３９及
び３４３がターゲット導体３０３へとキャパシタンスを
加える。高周波数においては、キャパシタ３５３のイン
ピーダンス及び伝送線３３９及び３４３のキャパシタン
スは非常に低く、これがターゲット導体３０３に負荷を
生じ、これにより信号入力３５６はターゲット導体３０
３を伝わるに伴い歪みを生じることになる。
【００２２】プローブチップ配列３００はまた、侵略導
体３０３とプローブチップ３０９との間のクロストーク
作用を説明するものでもある。具体的には、高周波数に
おいて侵略ノード３２９へと印加された信号入力がキャ
パシタ３５３を介してプローブチップ３０９へと伝わ
り、これによりロジックアナライザ１３９又は他の解析
機器へと届けられる信号に歪みが生じるのである。
【００２３】次に図３に様々な信号出力を判定する為に
ターゲットノード３１９又は侵略ノード３２９のいずれ
かへと印加される信号入力３５６のグラフを示すが、こ
れを以下に説明する。図４（ａ）はターゲット出力ノー
ド３２３におけるターゲット信号出力３２４ｔを示し、
図４（ｂ）はプローブチップ出力ノード３５１における
プローブチップ出力３５２ｔを示すが、これらは侵略ノ
ード３２９を０Ｖの定電圧に維持しつつターゲットノー
ド３１９へ信号入力３５６を印加した場合のものであ
る。グラフから明らかなように、プローブチップ３０９
に起因してターゲット導体３０３に生じた負荷により、
信号入力３５６と比較するとこれらの波形には歪みが生
じている。更に、前述のクロストークによりターゲット
ノード３１９が０Ｖの定電圧に維持される間に侵略ノー
ド３０６へと信号入力３５６が印加された結果得られた
ターゲット信号出力３２４ａのグラフを図４（ｃ）に、
そしてプローブチップ出力３５２ａのグラフを図４
（ｄ）に示す。ターゲット信号出力３２４ａ及びプロー
ブチップ出力３５２ａは両点で得られた所望の信号に直
接的に加算され、結果的に歪みを生じている。
【００２４】図５に他の実現可能なプローブチップ構造
４００を示す。プローブチップ構造４００は接触ノード
３２６と第１のプローブ伝送線３３９との間に単一のプ
ローブチップ抵抗器ＲSTが挿入され、単一のプローブ伝
送線４０３が第２のプローブ伝送線３４３（図２）、外
部プローブチップ抵抗器ＲE（図２）及び外部プローブ
伝送線３４６（図２）を置き換えてプローブチップ４０
６を形成しているという点でプローブチップ構造３００
（図２）とは異なる。プローブチップ４０６はターゲッ
ト出力ノード３２３においてターゲット信号出力４０９
を、そしてプローブチップ出力ノード３５１において対
応するプローブチップ出力４１３を有する。単一のプロ
ーブチップ抵抗器ＲSTは約６７５オームであるが、特定
の用途に応じて他の抵抗値を利用しても良い。単一のプ
ローブ伝送線４０３は約７５オームの特性インピーダン
スと、約５．０５ナノセカンドの伝搬遅延を持つ。これ
らの値もまた、本発明を説明する目的で本願に開示した
ものであり、特定の用途に応じて大幅に変えることが出
来る。
【００２５】図６（ａ）に信号入力３５６（図３）をタ
ーゲットノード３１９（図５）へと印加した場合に得ら
れたターゲット信号出力４０９ｔを示す。図から、単一
のプローブチップ抵抗器ＲSTがターゲット導体３０３の
負荷を減じた、即ちターゲット導体３０３をプローブチ
ップ４０６の容量性負荷から絶縁したことがわかるが、
若干の歪みが生じる可能性は避けられていない。図６
（ｂ）には対応するプローブチップ出力４１３ｔを示し
たが、ここでも単一のプローブチップ抵抗器ＲSTにより
提供された絶縁がプローブチップ出力４１３ｔ中の歪み
を減じていることがわかる。
【００２６】次に図６（ｃ）を見ると、これは信号入力
３５６（図３）を侵略ノード３２９（図５）へと印加し
た場合に生じたターゲット信号出力４０９ａを示すもの
である。予測された通り、ターゲット信号出力４０９ａ
は単一のプローブチップ抵抗器ＲSTが供したと思われる
バリアによって極小となっている。しかしながら図６
（ｄ）を見ると、著しい対応プローブ信号出力４１３ａ
が見られる。この結果、単一のプローブチップ抵抗器Ｒ
STの配置により、解析の為にプローブチップ構造４００
を利用して得ようとする所望の信号と干渉するプローブ
信号出力４１３ａ、即ちクロストークが生じる。クロス
トークによる歪みは、プローブ信号出力４１３ａのクロ
ストーク部分が単一のプローブチップ抵抗器ＲSTにより
減衰されない為に一層明白となり、プローブチップ出力
４１３で検出された接触ノード３２６の信号はクロスト
ークと比較すると小さく、この結果著しい信号歪みが生
じるのである。
【００２７】図７に本発明の一実施形態に基づく分割プ
ローブチップ構造５００を示す。分割プローブチップ構
造５００は、前出のプローブチップ構造３００（図２）
及び４００（図５）に類似のターゲット導体３０３及び
侵略導体３０６を含む。しかしながら、分割プローブチ
ップ構造５００は、第１のプローブ抵抗器ＲT1が接触ノ
ード３２６及び第１のプローブ伝送線５０６へと結合し
た分割プローブチップ５０３を含む。第１のプローブ伝
送線５０６は第１のプローブ抵抗器ＲT1を中間ノード３
４９へと結合する。第２のプローブ伝送線５０９は中間
ノード３４９を第２のプローブ抵抗器ＲT2へと結合す
る。分割プローブ信号出力５１３は、第三のプローブ伝
送線５１６を介して第２のプローブ抵抗器ＲT2へと結合
する分割プローブ出力ノード５１４から得られる。更
に、ターゲット信号出力５１９はターゲット出力ノード
３２３において得られる。
【００２８】第１及び第２のプローブ抵抗器ＲT1、ＲT2
の抵抗値はそれぞれ約２００オーム及び４７５オームで
ある。第１及び第２のプローブ伝送線５０６、５０９は
約７５オームの特性インピーダンス及び約５０ピコセカ
ンドの伝搬遅延を持ち、第三のプローブ伝送線５１６は
約７５オームの特性インピーダンスと約５ナノセカンド
の伝搬遅延を持つ。プローブ成端抵抗器ＲPTの抵抗値は
約７５オームである。前述したように、上記のパラメー
タは本発明を説明する目的で選択したものであり、特定
の用途に応じて変えることが出来る。
【００２９】図８（ａ）に信号入力３５６（図３）をタ
ーゲットノード３１９（図７）へと印加した場合に得ら
れるターゲット信号出力５１９ｔを示した。歪みがごく
小さいことから、第１のプローブ抵抗器ＲT1がターゲッ
ト導体３０３への負荷を著しく減じたことがわかる。図
８（ｂ）には対応するプローブチップ出力５１３ｔを示
したが、これもまたターゲット導体３０３への負荷が最
小化されたことにより歪みが減じられている。更に図８
（ｃ）及び図８（ｄ）には信号入力３５６（図３）を侵
略ノード３２９（図７）へと印加した場合に得られるタ
ーゲット信号出力５１９ａ及びプローブチップ出力５１
３ａを示す。ターゲット信号出力５１９ａ及びプローブ
チップ出力５１３ａのいずれもごく小さく、クロストー
クに起因した歪みが減少したことがわかる。
【００３０】再度図７に戻って説明すると、第１及び第
２のプローブ抵抗器ＲT1及びＲT2の抵抗値は２つの要因
により指定される。第１には、第１及び第２のプローブ
抵抗器ＲT1及びＲT2の組み合わせによる総合直列抵抗値
が、分割プローブチップ出力５１３における信号入力３
５６の大きさを検出可能な範囲を越えて減じてしまう程
過剰に高くてはならない。直列抵抗の総和はまた、入力
信号の高周波成分の大部分をろ波する程に高くてはなら
ない。一方で、その同じ抵抗値はターゲット導体３０３
に望ましくない負荷を加えてしまう程、低過ぎてはなら
ない。他に考慮すべき要因は、ターゲット導体３０３
（図２）及び論理解析機器１３９（図１）が受信する信
号の両方において許容される許容信号歪みである。従っ
て、実際の抵抗値をこれらの要因を考慮しつつ反復手法
を用いて決定すれば良い。
【００３１】第１及び第２のプローブ抵抗器ＲT1及びＲ
T2の実際の抵抗値は、高密度パッドアレイ１００（図
１）の特定密度等の要因にも左右される。具体的には、
より高密度のアレイは、より低密度のアレイとは逆にク
ロストーク問題が生じやすい。よって第１及び第２のプ
ローブ抵抗器ＲT1及びＲT2の抵抗値は、特定の用途に応
じて変えれば良い。
【００３２】上述した本発明の実施形態によれば、本発
明の要旨及び原理から大きく離れること無く数多くの変
形及び変更を加えることが出来る。本発明の範囲は、そ
のような変形及び変更の形態の全てを含むことを意図し
たものである。
【００３３】本発明を上述の好適実施形態に即して説明
すると、本発明は、高密度パッドアレイ（１００）でプ
ローブ負荷及びクロストークを最小化するプローブチッ
プ構成（５００）であって、前記高密度パッドアレイ
（１００）中に位置するパッド（１０３）と、該パッド
（１０３）に結合する第１の端部（１０９）を備え、前
記パッド（１０３）に隣接する第１のプローブチップ抵
抗器（１０６）と、前記第１のプローブチップ抵抗器
（１０６）を有する第２の端部（１１３）に結合し、前
記高密度パッドアレイ（１００）の外に伸びるアクセス
伝送線（１２３）と、前記高密度パッドアレイ（１０
０）の外に位置し、前記アクセス伝送線（１２３）に結
合する第２のプローブチップ抵抗器（１２６）とを含む
ことを特徴とする。
【００３４】好ましくは、前記アクセス伝送線（１２
３）に近接して位置する少なくとも１つの侵略導体（３
０６）を更に含み、該侵略導体（３０６）と前記アクセ
ス伝送線（１２３）との間に所定のキャパシタンスが作
られる。
【００３５】好ましくは、前記第１のプローブチップ抵
抗器（１０６）が第１の抵抗を持ち、前記第２のプロー
ブチップ抵抗器（１２６）が第２の抵抗を持ち、前記第
１の抵抗及び前記第２の抵抗が、侵略導体（３０６）と
アクセス伝送線（１２３）との間のクロストークが最小
化されるように、そしてパッド（１０３）の導体負荷を
最小化するように事前に決められる。
【００３６】更に本発明は、集積回路と結合するように
構成された高密度パッドアレイ（１００）と、各々が前
記高密度パッドアレイ（１００）中のパッド（１０３）
に結合する第１の端部（１０９）を備え、前記パッド
（１０３）にそれぞれ隣接する複数の第１のプローブチ
ップ抵抗器（１０６）と、各々が前記第１のプローブチ
ップ抵抗器（１０６）の有する第２の端部（１１３）に
結合し、前記高密度パッドアレイ（１００）の外に伸び
る複数のアクセス伝送線（１２３）と、前記パッドアレ
イ（１００）の外に位置し、各々が前記アクセス伝送線
（１２３）と結合する複数の第２のプローブチップ抵抗
器（１２６）とを含むことを特徴とするインターポーザ
を提供する。
【００３７】好ましくは、前記アクセス伝送線（１２
３）のうちの少なくとも１つに近接して位置する少なく
とも１つの侵略導体（３０６）を更に含み、該侵略導体
（３０６）と前記それぞれのアクセス伝送線（１２３）
との間に所定のキャパシタンスが作られる。
【００３８】好ましくは、前記第１のプローブチップ抵
抗器（１０６）が第１の抵抗を持ち、前記第２のプロー
ブチップ抵抗器（１２６）が第２の抵抗を持ち、前記第
１の抵抗及び前記第２の抵抗が、前記侵略導体（３０
６）と前記それぞれのアクセス伝送線（１２３）との間
のクロストークを最小化するように、そして前記パッド
（１０３）のそれぞれの導体負荷を最小化するように事
前に決められる。
【００３９】更に本発明は、高密度パッドアレイ（１０
０）中のパッド（１０３）をプロービングする測定方法
であって、第１のプローブチップ抵抗器（１０６）の第
１の端部（１０９）を、前記第１のプローブチップレジ
スタ（１０６）が前記パッド（１０３）へと直接的に隣
接するように、前記高密度パッドアレイ（１００）の前
記パッド（１０３）へと設ける工程と、前記第１のプロ
ーブチップ抵抗器（１０６）の第２の端部（１１３）に
結合し、前記高密度パッドアレイ（１００）の外に伸び
るアクセス伝送線（１２３）を設ける工程と、前記高密
度パッドアレイ（１００）の外で前記アクセス伝送線
（１２３）と結合する第２のプローブチップ抵抗器（１
２６）を設ける工程と、外部解析装置（１３９）を前記
第２のプローブチップ抵抗器（１２６）へと結合する工
程と、前記外部解析装置（１３９）を用いて前記パッド
（１０３）から得た信号を解析する工程とを含む。
【００４０】好ましくは、前記第１のプローブチップ抵
抗器の前記第１の端部（１０９）を設ける前記工程は、
前記第１のプローブチップ抵抗器（１０６）と前記パッ
ド（１０３）との間の結合長を前記高密度パッドアレイ
（１００）中の前記パッド（１０３）とそれに最も近い
侵略導体（３０６）との間の距離よりも小さく設ける工
程を更に含む。
【００４１】好ましくは、前記第１のプローブチップ抵
抗器（１０６）に第１の抵抗を、そして前記第２のプロ
ーブチップ抵抗器（１２６）に第２の抵抗を設ける工程
を更に含み、前記第１の抵抗及び前記第２の抵抗が、前
記侵略導体（３０６）と前記アクセス伝送線（１２３）
との間のクロストークを最小化するように、そして前記
パッド（１０３）への導体負荷を最小化するように事前
に決められる。
【図面の簡単な説明】
【図１】本発明の一実施例に基づくプローブ装置のブロ
ック図である。
【図２】従来技術に基づくプローブチップ構造の概略図
である。
【図３】図２、図５及び図７のプローブチップ構造に印
加される信号入力のグラフである。
【図４】（ａ）は、図３の信号入力が図２のプローブチ
ップ構造中のターゲット導体へと印加された場合のター
ゲット信号出力のグラフであり、（ｂ）は、図３の信号
入力が図２のプローブチップ構造中のターゲット導体へ
と印加された場合のプローブチップ出力のグラフであ
り、（ｃ）は、図３の信号入力が図２のプローブチップ
構造中の侵略導体へと印加された場合のターゲット信号
出力のグラフであり、図４（ｄ）は、図３の信号入力が
図２のプローブチップ構造中の侵略導体へと印加された
場合のプローブチップ出力のグラフである。
【図５】第２のプローブチップ構造の概略図である。
【図６】（ａ）は、図３の信号入力が図５のプローブチ
ップ構造中のターゲット導体へと印加された場合のター
ゲット信号出力のグラフであり、（ｂ）は、図３の信号
入力が図５のプローブチップ構造中のターゲット導体へ
と印加された場合のプローブチップ出力のグラフであ
り、（ｃ）は、図３の信号入力が図５のプローブチップ
構造中の侵略導体へと印加された場合のターゲット信号
出力のグラフであり、（ｄ）は、図３の信号入力が図５
のプローブチップ構造中の侵略導体へと印加された場合
のプローブチップ出力のグラフである。
【図７】本発明の一実施例に基づくプローブチップ構造
の概略図である。
【図８】（ａ）は、図３の信号入力が図７のプローブチ
ップ構造中のターゲット導体へと印加された場合のター
ゲット信号出力のグラフであり、（ｂ）は、図３の信号
入力が図７のプローブチップ構造中のターゲット導体へ
と印加された場合のプローブチップ出力のグラフであ
り、（ｃ）は、図３の信号入力が図７のプローブチップ
構造中の侵略導体へと印加された場合のターゲット信号
出力のグラフであり、（ｄ）は、図３の信号入力が図７
のプローブチップ構造中の侵略導体へと印加された場合
のプローブチップ出力のグラフである。
【符号の説明】
１００ 高密度パッドアレイ １０３ パッド １０６ 第１のプローブチップ抵抗器 １０９ 第１のプローブチップ抵抗器の第１の端部 １１３ 第１のプローブチップ抵抗器の第２の端部 １２３ アクセス伝送線 １２６ 第２のプローブチップ抵抗器 ３０６ 侵略導体 ５００ プローブチップ構造
フロントページの続き (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ. (72)発明者 ジョン・シー・カーリー アメリカ合衆国コロラド州エルバート ポ メル サークル 12810

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】高密度パッドアレイでプローブ負荷及びク
    ロストークを最小化するプローブチップ構造であって、 前記高密度パッドアレイ中に位置するパッドと、 該パッドに結合する第１の端部を備え、前記パッドに隣
    接する第１のプローブチップ抵抗器と、 前記第１のプローブチップ抵抗器を有する第２の端部に
    結合し、前記高密度パッドアレイの外に伸びるアクセス
    伝送線と、 前記高密度パッドアレイの外に位置し、前記アクセス伝
    送線に結合する第２のプローブチップ抵抗器とを含むこ
    とを特徴とするプローブチップ構造。
  2. 【請求項２】前記アクセス伝送線に近接して位置する少
    なくとも１つの侵略導体を更に含み、該侵略導体と前記
    アクセス伝送線との間に所定のキャパシタンスが作られ
    ることを特徴とする請求項１に記載のプローブチップ構
    造。
  3. 【請求項３】前記第１のプローブチップ抵抗器が第１の
    抵抗を持ち、前記第２のプローブチップ抵抗器が第２の
    抵抗を持ち、前記第１の抵抗及び前記第２の抵抗が、侵
    略導体とアクセス伝送線との間のクロストークが最小化
    されるように、そしてパッドの導体負荷を最小化するよ
    うに事前に決められることを特徴とする請求項２に記載
    のプローブチップ構成。
  4. 【請求項４】集積回路と結合するように構成された高密
    度パッドアレイと、 各々が前記高密度パッドアレイ中のパッドに結合する第
    １の端部を備え、前記パッドにそれぞれ隣接する複数の
    第１のプローブチップ抵抗器と、 各々が前記第１のプローブチップ抵抗器の有する第２の
    端部に結合し、前記高密度パッドアレイの外に伸びる複
    数のアクセス伝送線と、 前記パッドアレイの外に位置し、各々が前記アクセス伝
    送線と結合する複数の第２のプローブチップ抵抗器とを
    含むことを特徴とするインターポーザ。
  5. 【請求項５】前記アクセス伝送線のうちの少なくとも１
    つに近接して位置する少なくとも１つの侵略導体を更に
    含み、該侵略導体と前記それぞれのアクセス伝送線との
    間に所定のキャパシタンスが作られることを特徴とする
    請求項４に記載のインターポーザ。
  6. 【請求項６】前記第１のプローブチップ抵抗器が第１の
    抵抗を持ち、前記第２のプローブチップ抵抗器が第２の
    抵抗を持ち、前記第１の抵抗及び前記第２の抵抗が、前
    記侵略導体と前記それぞれのアクセス伝送線との間のク
    ロストークを最小化するように、そして前記パッドのそ
    れぞれの導体負荷を最小化するように事前に決められた
    ことを特徴とする請求項５に記載のインターポーザ。
  7. 【請求項７】高密度パッドアレイ中のパッドをプロービ
    ングする測定方法であって、 第１のプローブチップ抵抗器の第１の端部を、前記第１
    のプローブチップレジスタが前記パッドへと直接的に隣
    接するように、前記高密度パッドアレイの前記パッドへ
    と設ける工程と、 前記第１のプローブチップ抵抗器の第２の端部に結合
    し、前記高密度パッドアレイの外に伸びるアクセス伝送
    線を設ける工程と、 前記高密度パッドアレイの外で前記アクセス伝送線と結
    合する第２のプローブチップ抵抗器を設ける工程と、 外部解析装置を前記第２のプローブチップ抵抗器へと結
    合する工程と、 前記外部解析装置を用いて前記パッドから得た信号を解
    析する工程とを含むことを特徴とする測定方法。
  8. 【請求項８】前記第１のプローブチップ抵抗器の前記第
    １の端部を設ける前記工程は、前記第１のプローブチッ
    プ抵抗器と前記パッドとの間の結合長を前記高密度パッ
    ドアレイ中の前記パッドとそれに最も近い侵略導体との
    間の距離よりも小さく設ける工程を更に含むことを特徴
    とする請求項７に記載の測定方法。
  9. 【請求項９】前記第１のプローブチップ抵抗器に第１の
    抵抗を、そして前記第２のプローブチップ抵抗器に第２
    の抵抗を設ける工程を更に含み、前記第１の抵抗及び前
    記第２の抵抗が、前記侵略導体と前記アクセス伝送線と
    の間のクロストークを最小化するように、そして前記パ
    ッドへの導体負荷を最小化するように事前に決められる
    ことを特徴とする請求項８に記載の測定方法。
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