JP2003098235A - 半導体集積回路およびその検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 高速動作する高速インターフェイスを有する
も、これより動作の遅い検査装置を用いて検査可能な半
導体集積回路およびその検査方法を提供する。 【解決手段】 高速メモリI/F１１と半導体デバイスで
あるSDR-SDRAM１２の間にクロック遅延手段１３を設け
る。LSIテスター１から遅延量制御信号１４を、クロッ
ク遅延手段１３に供給する。クロック遅延手段１３は、
遅延量制御信号１４の情報に基づいて、高速メモリI/F
１１から出力されるクロック信号８を遅延させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速インターフェ
イスを内蔵し高速に動作する半導体集積回路および、そ
の半導体集積回路を低速検査装置を用いて検査する検査
方法に関するものである。

【０００２】

【従来の技術】近年、メモリ、ＤＳＰなどの半導体集積
回路（以下、LSIという）の高速化が進み、それに伴い
高速デバイスと低速デバイス間の信号の速度変換を行う
高速インターフェイス回路（以下、I/F）がLSIに内蔵さ
れようになってきた。

【０００３】こうしたLSIを検査する方法としては、LSI
に内蔵された高速I/Fを高速・高性能な検査装置（高速
テスター）に接続し、これらの間で信号の授受を行っ
て、LSIを検査する方法が採られている。又、他の方法
としては高速I/Fからの高速信号を受け入れることがで
き、信号処理が可能な半導体デバイスを高速I/Fに接続
し、高速I/Fと半導体デバイスの間では高速信号の送受
信を行い、高速I/Fで高速信号を低速信号に変換し、変
換した低速信号を低速検査装置（低速テスター）で検査
する方法も採られている。

【０００４】LSIと、それを検査するための検査装置は
本来同時に開発されることが好ましい。しかし検査装置
の開発はLSIのそれよりも遅れるのが一般的である。
又、高速信号に対応できる検査装置の開発には多くの時
間と多くのコストを要するために、従来の低速検査装置
で高速LSIを検査する方法も多用されている。

【０００５】図１６はこうした比較的低速の検査装置お
よびその検査装置による検査方法を示す概略図である。
図中１はLSIテスター、２はLSIテスター１に接続され高
速I/Fを内蔵するLSI、３はLSI2に内蔵される高速I/F、
４はLSI２に接続された半導体デバイスである。５はLSI
テスター１からLSI２へ供給される入出力制御信号、６
はLSIテスター１からLSI２へ供給される入力データ信
号、７はLSI２からLSIテスター１へ供給される出力デー
タ信号である。８は高速I/F３から半導体デバイス４へ
供給されるクロック信号、９は高速I/F３から半導体デ
バイス４へ供給される入力データ信号、１０は半導体デ
バイス４から高速I/F３へ供給される出力データ信号で
ある。

【０００６】LSI２を検査するにあたっては、まずLSIテ
スター１から入出力制御信号5と入力データ信号６がLSI
２へ供給される。入出力制御信号5に応動してLSI２は高
速I/F３を信号送受可能状態に制御する。ここで受信状
態とはたとえば、高速I/F３に半導体デバイス４から信
号が供給された状態であり、送信状態とは高速I/F３か
ら高速デバイス４に信号を供給する状態である。又、高
速I/F３はLSI２より、入力データ信号６を受け取り、高
速信号に変換し、クロック信号８と同期させて、入力デ
ータ信号９を、半導体デバイス４へ供給する。

【０００７】半導体デバイス４は入力データ信号９を受
け取った後、同じ信号をクロック信号８に同期させて、
出力データ信号１０を、高速I/F３へ出力する。出力デ
ータ信号１０を受け取った高速I/F３は、同信号を低速
信号に変換し、LSI２を介して、出力データ信号７とし
てLSIテスター1へ出力する。

【０００８】出力データ信号７を受け取ったLSIテスタ
ー１は、LSI２の良否を検査するために入力データ信号
６と出力データ信号７との比較を行い、両信号が一致す
ればPASS、一致しない場合はFAILと判定し、高速I/F３
の動作が正常に行われているかどうかを判定する。

【０００９】しかしながら、従来の検査方法において
は、動特性タイミングの検査規格を満たさなくともLSI
２が良品に判定されるという不都合が生じる。こうした
状態を図１７を用いて説明する。

【００１０】図１７は図１６において、高速I/F３から
半導体デバイス４へのクロック信号８および入力データ
信号９を示す。半導体デバイス４に入力される入力デー
タ信号９は、クロック信号８に対して、周期T内で遅れ
をもって半導体デバイス４に到達する。入力データ信号
９は次のクロックの立ち上がりで半導体デバイス４にラ
ッチされる。この際、入力データ信号９の遅れ時間Td
が、周期Tから半導体デバイス４の要求するセットアッ
プ時間Tsを差し引いた値よりも小さければ、半導体デバ
イス４は入力データ信号９を取り込むことができる。こ
の時、高速I/F３の出力側の検査としてはPASSとなる。
逆に、遅れ時間Tdが周期Ｔからセットアップ時間Tsを差
し引いた値よりも大きくなると、半導体デバイス４は信
号を取り込むことが出来ず、検査はFAILとなる。

【００１１】通常、半導体デバイス４の製品規格のセッ
トアップ時間Tsを考慮して、許容される遅れ時間Tdを、
高速I/F３の製品規格として規定する。しかし、半導体
デバイス４は工業製品であるから、その特性は製品規格
に対して、バラツキをもって分布する。当然、従来の検
査において使用する半導体デバイス４は、あらかじめ良
品であることが必要であるが、良品はそれぞれ、製品規
格に対して、若干のマージンをもっている。つまり製品
規格よりも短いセットアップ時間をもつものが存在す
る。このマージンをTmとすると、入力データ信号９の遅
れ時間が（Td+Tm）までの範囲にある高速I/F３の検査は
PASSとして判定される。すなわち、製品規格の範囲を逸
脱する高速I/F３であっても、LSIテスターは良品である
と判定する。

【００１２】また、高速I/F３の遅れ時間の製品規格をT
dとすると、検査規格は製品規格Tdに対して厳しくする
ため検査マージンTdmをとり、（Td−Tdm）とするが、半
導体デバイス４のセットアップ時間が製品規格どおりTs
の性能をもっていたとすると、検査対象の高速I/F３は
遅れ時間Td以下のものはPASSとなり、検査マージンTdm
をとることができない。すなわち、検査規格を満たさな
い性能をもった高速I/F３であってもPASSするという不
都合が生じる。

【００１３】このように、従来の高速I/F３の検査方法
では、高速信号のやりとりは、高速I/F３と半導体デバ
イス４間で行われるため、LSIテスター１によって直接
検査することができない。そのため、単純に高速I/F３
が正しいタイミングで動作しているかどうか判定するこ
とができず、動特性のタイミング検査は実施不可能とな
っている。

【００１４】なお、高速動作するLSIをこれよりも動作
速度の遅い検査装置を用いて検査する方法としては、例
えば特開２０００−１７１５２４号公報に示されてい
る。

【００１５】

【発明が解決しようとする課題】以上述べたように従来
の高速I/Fの検査方法は、高速I/Fと半導体デバイスとの
間で信号の送受を高速で行い、高速I/FとLSIテスター間
は低速で行っているため、LSIテスターに、高速ドライ
ブ・高速コンパレートといった高速機能をもたせる必要
がないので、低速・低価格のLSIテスターでの測定が可
能であり、これにより検査コストの削減を実現してき
た。

【００１６】しかし、従来の高速I/Fの検査方法では、
高速信号のやりとりは、高速I/Fと半導体デバイス間で
行われるため、それらの間での信号をLSIテスターによ
って直接検査することができない。そのため、高速I/F
が正しいタイミングで動作しているかどうか判定するこ
とができないという問題点が残る。

【００１７】本発明は上記に述べた、従来の問題点を解
決するもので、動特性のタイミング検査が実施可能な高
速I/Fおよびその検査方法を提供することを目的とす
る。

【００１８】

【課題を解決するための手段】本発明の請求項１記載の
半導体集積回路は、高速インターフェイスを内蔵した半
導体集積回路であって、同半導体集積回路は前記高速イ
ンターフェイスを介して前記半導集積回路とは別の半導
体デバイスにクロック信号を供給するためのクロック信
号端および前記クロック信号とは異なる信号を前記半導
体デバイスとの間で送受信を行うための入出力端を備
え、前記クロック信号端と前記半導体デバイスとの信号
経路には前記クロック信号を遅延させる第１クロック遅
延手段が結合されていることを特徴とする。

【００１９】本発明の請求項２記載の半導体集積回路
は、請求項１記載の半導体集積回路において、クロック
信号端を少なくとも２つ備え、前記２つの信号端の第１
クロック信号端は前記高速インターフェイス側から前記
半導体デバイス側へのクロック信号の供給端で、第２ク
ロック信号端は前記半導体デバイス側から前記高速イン
ターフェイス側へのクロック信号の供給端であり、前記
第１クロック信号端には第１クロック遅延手段が、第２
クロック信号端には第２クロック遅延手段がそれぞれ結
合されていることを特徴とする。

【００２０】本発明の請求項３記載の半導体集積回路
は、請求項１又は２のいずれかに記載の半導体集積回路
において、前記第１クロック遅延手段および前記第２ク
ロック遅延手段の少なくとも一方の遅延量を記憶する記
憶手段を備えることを特徴とする。

【００２１】本発明の請求項４記載の半導体集積回路
は、請求項１乃至３のいずれかに記載の半導体集積回路
において、前記第１クロック遅延手段および前記第２ク
ロック遅延手段の少なくとも一方は前記半導体集積回路
に内蔵されることを特徴とする。

【００２２】本発明の請求項５記載の半導体集積回路
は、半導体集積回路に内蔵された高速インターフェイス
を前記半導体集積回路の外部に設けた半導体デバイスに
結合し、前記高速インターフェイスと前記半導体デバイ
ス間に信号の送受を行う信号のパターンを発生するテス
トパターン発生器と、前記高速インターフェイスにおい
て前記テストパターン発生器からの信号を高速信号に変
換し、前記高速信号を前記半導体デバイスに送信し、前
記高速信号に応答して、前記半導体デバイスから送信さ
れる高速応答信号を前記高速インターフェイスは受信
し、受信した前記高速応答信号を低速応答信号に変換
し、前記低速応答信号と前記テストパターン発生器から
発生した信号とを比較する比較器と、前記高速インター
フェイスから前記半導体デバイスへ送るクロックの位相
を遅延させるクロック遅延手段と、前記クロック遅延手
段の遅延量を調整するクロック遅延量調整手段とからな
る自己診断回路とを備えることを特徴とする。

【００２３】本発明の請求項６記載の半導体集積回路
は、請求項５記載の半導体集積回路において、前記クロ
ック遅延量調整手段は、前記クロック遅延手段の遅延量
を制御する遅延量調整信号を所定のアルゴリズムに従っ
て複数回発生し、前記自己診断回路により前記遅延量調
整信号の発生ごとに自己診断し、前記自己診断の結果と
前記遅延量より、前記アルゴリズムによって、最適の遅
延量の情報を記憶する記憶手段を備え、前記遅延量の自
己調整を行うことを特徴とする。

【００２４】本発明の請求項７記載の半導体集積回路
は、請求項５又は６記載の半導体集積回路において、前
記クロック遅延量調整手段は、前記半導体集積回路の外
部に備えることを特徴とする。

【００２５】本発明の請求項８記載の半導体集積回路
は、請求項５又は６のいずれかに記載の半導体集積回路
であって、前記クロック遅延手段の出力端を開放端する
ためのスイッチを備え、クロックのキャリブレーション
を行えることを特徴とする。

【００２６】本発明の請求項９記載の検査方法は、高速
インターフェイスを内蔵する半導体集積回路に半導体デ
バイスを接続し、前記高速インターフェイスを内蔵する
前記半導体集積回路に検査装置を接続し、前記検査装置
からの信号に基づき、前記高速インターフェイスと前記
半導体デバイス間で信号の送受を行い、前記高速インタ
ーフェイスが受信した信号を前記検査装置により検査す
る検査方法において、前記高速インターフェイスから前
記半導体デバイスへ送るクロックの位相を遅延させるク
ロック遅延手段を用いて前記半導体集積回路を検査する
方法であって、前記検査装置は前記高速インターフェイ
スと前記半導体デバイス間の信号の送受を制御する入出
力制御信号と、前記高速インターフェイスから前記半導
体デバイスへ送出する送信信号とを前記半導体集積回路
に送出し、前記クロックの位相を遅延させる第１の制御
信号を前記クロック遅延手段に送出し、前記入出力制御
信号に応動して前記高速インターフェイスは前記送信信
号を高速信号に変換し、クロックに同期して高速信号を
前記半導体デバイスへ送出し、前記半導体デバイスは前
記クロック遅延手段により遅延したクロックに同期して
前記高速信号を受信し、前記半導体デバイスは高速応答
信号を前記高速インターフェイスへ送信し、前記高速イ
ンターフェイスは受信した前記高速応答信号を低速応答
信号に変換し、前記低速応答信号を前記検査装置に送信
し、前記検査装置により検査することにより半導体集積
回路の動特性タイミングの検査を行うことを特徴とす
る。

【００２７】本発明の請求項１０記載の検査方法は、高
速インターフェイスに半導体デバイスを接続して前記高
速インターフェイスを検査するテストパターンを発生す
るテストパターン発生器と、前記テストパターン発生器
からの送信信号を前記高速インターフェイスを経由して
前記半導体デバイスに送信し、前記半導体デバイスから
の応答信号を前記高速インターフェイスを経由して受信
する受信信号と前記送信信号とを比較する比較器と、前
記高速インターフェイスから前記半導体デバイスへ供給
するクロックの位相を遅延させるクロック遅延手段と、
前記クロック遅延手段の遅延量を制御するクロック遅延
量調整手段とから構成される自己診断回路を備えた前記
高速インターフェイスを内蔵する半導体集積回路の検査
方法であって、前記テストパターン発生器から発生した
信号を、前記高速インターフェイスに送出し、前記高速
インターフェイスは前記テストパターン発生器から発生
した信号を高速信号に変換し、前記半導体デバイスへク
ロックに同期して送出し、前記半導体デバイスは前記ク
ロック遅延手段によって遅延したクロックに同期して、
前記高速インターフェイスからの前記高速信号を受信
し、前記半導体デバイスは前記高速インターフェイスか
らの前記高速信号に応答して高速応答信号を出力し、前
記高速インターフェイスは前記高速応答信号を受信し、
低速応答信号に変換し、比較器に前記低速応答信号を送
出し、前記比較回路において前記低速応答信号と前記テ
ストパターン発生器の信号とを前記比較器において比較
し、前記比較器で比較した結果によりPASS/FAILを判定
し、前記高速インターフェイスの動特性タイミングの検
査を行うことを特徴とする。

【００２８】本発明の請求項１１記載の検査方法は、請
求項１０記載の検査方法であって、前記クロック遅延量
調整手段は、自己診断モードにおいて、所定のアルゴリ
ズムに従ってクロックの遅延量を変化させて、複数回の
検査を行い、遅延量と検査結果をもとに、最適なクロッ
クの遅延量を記憶し、通常動作モードにおいて、記憶し
たクロックの遅延量によりクロック遅延手段の遅延量を
制御することにより、高速インターフェイスの動特性タ
イミングの自己調整を行うことができることを特徴とす
る。

【００２９】本発明の請求項１２記載の検査方法は、請
求項１０又は１１記載の検査方法であって、前記自己診
断モードは、前記半導体集積回路の電源立ち上げ時、ま
たは前記半導体集積回路のリセット時に行うことを特徴
とする。

【００３０】本発明の請求項１３記載の検査方法は、高
速インターフェイスを内蔵する半導体集積回路に半導体
デバイスを接続し、かつ前記高速インターフェイスを内
蔵する半導体集積回路に検査装置を接続し、前記検査装
置からの信号に基づき、前記高速インターフェイスと前
記半導体デバイス間で信号の送受を行い、前記高速イン
ターフェイスが受信した信号を前記検査装置により検査
する検査方法において、前記検査装置から前記高速イン
ターフェイスの電源電圧および、前記半導体デバイスの
電源電圧をそれぞれ異なる値に設定することで、前記高
速インターフェイスの入力および出力信号の電圧振幅の
検査を行うことを特徴とする。

【００３１】以上の構成により、請求項１、２、４およ
び９記載の発明では、クロック信号の位相を遅延させ、
半導体デバイスへの入力データ信号をラッチするタイミ
ングを、検査装置によって規定することができるため、
検査規格に定める条件での高速I/Fの動特性タイミング
の検査ができる。

【００３２】また、請求項４記載の発明では、クロック
遅延手段にクロック遅延量を記憶する記憶手段を内臓す
ることにより、実セットに組み込んだ場合、記憶した遅
延量により高速I/Fから半導体デバイスへ送るクロック
をクロック遅延手段により遅延させることにより半導体
デバイスのデータラッチのタイミングを制御することが
でき、高速I/Fの安定した動作タイミングを得ることが
できる。

【００３３】また、請求項５、６、７、１０、１１およ
び１２記載の発明では、LSIに自己診断回路を内臓する
ことにより、実セットに組み込まれた高速I/Fは温度、
電圧等の変動に対して安定した動作タイミングを得るこ
とができる。

【００３４】また、請求項８記載の発明では、クロック
信号の振幅電圧のキャリブレーションを行うことがで
き、動特性タイミングの検査精度の向上が図られる。

【００３５】また、請求項１３記載の発明は、検査装置
から高速I/Fの電源電圧、および半導体デバイスの電源
電圧を変動させることで高速I/Fの入力信号及び出力信
号の電圧振幅をそれぞれ変化させ、高速I/Fと半導体デ
バイス間でデータの送受を行い、高速I/Fを検査装置に
より検査することにより、入出力信号の電圧振幅の検査
が可能となる。

【００３６】

【発明の実施の形態】（実施の形態１）図１は本実施の
形態に係る高速メモリI/Fの検査の構成図である。図中
１はLSIテスター、２はLSIテスター１に接続され高速メ
モリI/Fを内蔵するLSI、５はLSIテスター１からLSI２に
供給される入出力制御信号、６はLSIテスター１からLSI
２に供給される入力データ信号、７はLSI２からLSIテス
ター１へ出力する出力データ信号、８はLSI２から出力
するクロック信号、９はLSI２からSDR-SDRAM１２へ供給
する入力データ信号、１０はSDR-SDRAM１２からLSI２へ
供給する出力データ信号である。１１はLSI２に内蔵さ
れる高速メモリI/F、１２は高速メモリI/F１１に接続さ
れたSDR-SDRAMである。１３はクロック信号８を遅延さ
せるクロック遅延手段、１４はLSIテスター１から供給
されるクロック遅延手段１３を制御する遅延量制御信号
である。本実施の形態の特徴は半導体デバイスとして、
SDR-SDRAM１２（Single Data Rate Synchronous DRAM）
を用いたことにある。

【００３７】図２は、クロック遅延手段１３の内部構成
を示す。図中１５はクロック信号８を遅延させる遅延バ
ッファ、１６は遅延バッファを選択するセレクタであ
る。なお、クロック遅延手段１３はDLL（Delay Locked
Loop）を用いることもできる。

【００３８】以上のように構成された本実施の形態の高
速メモリI/F１１の検査について、その動作を説明す
る。まず、LSIテスター１は入出力制御信号５と入力デ
ータ信号６をLSI２に供給し、かつクロック遅延手段１
３に、遅延量制御信号１４を供給する。入出力制御信号
５に応動してLSI２は高速メモリI/F１１とSDR-SDRAM１
２間のデータ送受を可能な状態にする。高速メモリI/F
１１はLSI２より、入力データ信号６を受け取り、受け
取った信号を高速信号に変換し、その高速信号をクロッ
ク信号８と同期させて、入力データ信号９を、SDR-SDRA
M１２に供給する。クロック遅延手段１３は、遅延量制
御信号１４の遅延情報に基づいて、遅延バッファ１５の
段数をセレクタ１６によって所定の段数に選択する。選
択された遅延バッファ１５の段数に応じてクロック遅延
手段１３に入力されたクロック信号８は遅延し、SDR-SD
RAM１２に入力する。

【００３９】ここで、入力データ信号９の遅れ時間の製
品規格をTdとし、検査マージンをTdmとすると、検査規
格は、（Td−Tdm）となる。また、SDR-SDRAM１２のセッ
トアップ時間の製品規格をTsとし、その実製品のマージ
ンをTmとすると、実製品のセットアップ時間は（Ts−T
m）となる。

【００４０】図３に示す入力データ信号９のタイミング
チャートを用いて、クロック遅延手段１３の遅延量を求
める方法を説明する。ここで、入力データ信号９の遅れ
時間の検査規格は（Td−Tdm）であり、SDR-SDRAM１２の
実製品のセットアップ時間は（Ts−Tm）であるので、ク
ロック信号８の遅延量は（Td−Tdm）＋（Ts−Tm）とな
る。遅延量をこの値にすることにより、高速メモリI/F
１１の遅れ時間は検査規格とおりの値で検査することが
できる。すなわち、動特性タイミングの検査が可能にな
ることを示す。

【００４１】入力データ信号９が、高速メモリI/F１１
の検査規格で規定された時間以内の遅れでSDR-SDRAM１
２に到達すれば、遅延クロック信号の立ち上がりタイミ
ングでSDR-SDRAM１２にラッチされ、正しいデータとし
て書き込まれる。規定された遅れ時間よりも遅れた場合
には、正しいデータがラッチされず正しい書き込みは行
われない。

【００４２】次に高速メモリI/F１１は入出力制御信号
５に応動して、SDR-SDRAM１２からデータの読み出しを
行う。先ほどSDR-SDRAM１２に書き込まれたのと同じア
ドレスからデータが読み出され、出力データ信号１０と
して、高速メモリI/F１１へ出力される。出力データ信
号１０を受け取った高速メモリI/F１１は、低速信号に
変換し、LSI２を介して、出力データ信号７としてLSIテ
スター１に対して出力する。

【００４３】出力データ信号７を受け取ったLSIテスタ
ー１は、入力データ信号６と出力データ信号７との比較
を行い、両信号が一致した場合には、SDR-SDRAM１２に
正しいデータが書き込まれたことを示す。このことは、
高速メモリI/F１１の遅れ時間は検査規格を満たしてお
り検査結果はPASSと判定される。一致しない場合は、逆
にFAILと判定される。

【００４４】SDR-SDRAM１２の書き込みセットアップ時
間の製品規格値Tsはたとえば、2nsであり、高速メモリI
/F１１の遅れ時間の検査規格値（Td−Tdm）は16nsであ
るとする。このとき、検査に使用するSDR-SDRAM１２の
書き込みセットアップ時間の実製品の値（Ts−Tm）が1.
5nsであったとすると、マージン量Tmは0.5nsであり、ゆ
えにクロック遅延手段１３によるクロックの遅延量
（（Td−Tdm）＋（Ts−Tm））は16ns+2.0ns-0.5ns＝17.
5nsと設定する。これにより、高速メモリI/F１１の遅れ
時間が16nsを越える場合は、入力データ信号９がセット
アップ時間不足となるため、ラッチされず、SDR-SDRAM
１２に正しく書き込まれない。これによりSDR-SDRAM１
２より高速メモリI/F１１に読み出されたデータを低速
信号に変換した出力データ信号７と、入力データ信号６
との比較結果が不一致のため、その高速メモリI/F１１
はFAIL品と判定される。

【００４５】以上のように本実施の形態によれば、高速
メモリI/F１１とSDR-SDRAM１２の間にクロック遅延手段
１３を設け、クロック信号８の遅延量を制御すること
で、SDR-SDRAM１２に対する入力データ信号９の書き込
みタイミングを規定することができる。これにより、検
査規格で規定されたタイミングでの検査が可能となる。
つまり動特性タイミング検査が可能となる。

【００４６】（実施の形態２）図４は本実施の形態に係
る高速メモリI/Fの検査の構成図である。本実施の形態
は半導体デバイスとしてDDR-SDRAM（Double Data Rate-
Synchronous DRAM）を用いる。DDR-SDRAMの場合、クロ
ック信号が双方向となるため、高速メモリI/FからDDR-S
DRAMに送られるクロック信号に対するクロック遅延手段
と、DDR-SDRAMから高速メモリI/Fに送られるクロック信
号に対するクロック遅延手段の２つを備えた構成であ
る。

【００４７】図４において、図１と同じ機能のブロック
および信号名は同じ番号を付与し説明は省略する。図中
１７はDDR-SDRAMであり、１８はDDR-SDRAM１７から出力
されるクロック信号、１９はクロック信号１８を遅延さ
せるクロック遅延手段、２０はクロック遅延手段１９を
制御するLSIテスター１から遅延量制御信号、２１はDDR
-SDRAM１７に対応した高速メモリI/Fである。クロック
信号１８はクロック遅延手段１９によって遅延し、高速
メモリI/F２１に入力する。なお、クロック遅延手段１
９の構成は図２で説明したクロック遅延手段と同じ構成
である。

【００４８】LSIテスター1が入出力動作制御信号５と入
力データ信号６をLSI２に供給し、DDR-SDRAM１７にデー
タを書き込むまでは、SDR-SDRAM１２をDDR-SDRAM１７に
置き換えただけで、実施の形態１で説明した動作と全く
同じであるため説明を省略する。DDR-SDRAM１７に入力
データ信号９のデータが書き込まれた後、高速メモリI/
F２１は、DDR-SDRAM１７よりデータの読み出しを行う。
DDR-SDRAM１７から、先ほど書き込まれたアドレスのデ
ータが読み出され、クロック信号１８と同期して、出力
データ信号１０は、高速メモリI/F２１へ出力する。

【００４９】クロック遅延手段１９は、遅延量制御信号
２０の遅延情報に基づいて、遅延バッファ１５の段数を
セレクタ１６によって選択する。選択後、クロック遅延
手段１９は入力したクロック信号１８を遅延し、高速メ
モリI/F２１へ出力する。高速メモリI/F２１は遅延した
クロック信号に同期して、出力データ信号１０を読み込
む。

【００５０】クロック信号１８の遅延量は、検査規格に
よって規定された出力データ信号１０の遅れ時間に、検
査規格に定められた高速メモリI/F２１の読み込みセッ
トアップ時間を加えたものとする。

【００５１】出力データ信号１０を受け取った高速メモ
リI/F２１は、低速信号に変換して、LSI２を介して、出
力データ信号７をLSIテスター１へ出力する。

【００５２】出力データ信号７を受け取ったLSIテスタ
ー１は、入力データ信号６と出力データ信号７との比較
を行い両者が一致すると、検査の結果はPASSと判定し、
一致しない場合、FAILと判定する。この場合、FAILと判
定される要因としては、１つ目は、入力データ信号９の
遅れ時間が検査規格の規定以上であって、DDR-SDRAM１
７へのデータ書き込みが正しくに行われなかった場合、
２つ目は、出力データ信号１０の遅れ時間が検査規格の
規定以上であって、高速メモリI/F２１へのデータの読
み込みが正しく行われなかった場合、３つ目は、高速メ
モリI/F２１の読み込みセットアップ時間が検査規格の
規定以上であり、高速メモリI/F２１へのデータの読み
込みが正しく行われなかった場合である。それらのうち
１つ又は、２つ以上が同時に起こったかのいずれかの場
合FAILと判断される。これに対してPASSと判定された場
合、はこれら３つの動特性タイミング検査を保証できた
ことになる。

【００５３】以上のように本実施の形態によれば、高速
メモリI/F２１とＤDR-SDRAM１７の間にクロック遅延手
段１３、ならびにクロック遅延手段１９を設け、クロッ
ク信号８、ならびにクロック信号１８の遅延量を制御す
ることで、ＤDR-SDRAM１７に対する入力データ信号９の
書き込みタイミングと、高速メモリI/F２１における出
力データ信号１０の読み込みタイミングの検査が可能と
なる。これにより、高速メモリI/F２１の双方向クロッ
クを有するDDR-SDRAM１７を接続し、高速I/F２１を検査
することにより、従来では奏し得なかった高速メモリI/
F２１の動特性タイミング検査が可能となる。

【００５４】（実施の形態３）図５は本実施の形態であ
るクロック遅延手段１３を内蔵した高速メモリI/Fの構
成図を示す。本実施の形態は高速メモリI/Fに接続する
半導体デバイスはSDR-SDRAMとして説明する。図５にお
いて、図１と同じ機能ブロックおよび信号名は同じ番号
を付与し、説明は省略する。本実施の形態が図１と異な
る点は、クロック遅延手段がLSIに内臓されている点で
ある。図中、２２は高速メモリI/F、２３はクロック発
生器、２４はクロック発生器２３で発生したクロック信
号、２５はクロック信号２４を遅延させるクロック遅延
手段である。

【００５５】以上のように構成された回路の動作を以下
に説明する。まず、LSIテスター１は入出力動作制御信
号５と入力データ信号６をLSI２に供給し、クロック遅
延手段２５に遅延量制御信号１４を供給する。入出力制
御信号５に応動してLSI２は高速メモリI/F２２をデータ
送受可能の状態にする。高速メモリI/F２２はクロック
発生器２３からクロック信号２４を発生させ、クロック
遅延手段２５に対して出力する。クロック遅延手段２５
は、遅延量制御信号１４から得られた遅延情報に基づい
て、クロック信号２４を遅延し、SDR-SDRAM１２へ出力
する。

【００５６】SDR-SDRAM１２に対する書き込みから読み
出し、高速メモリI/F２２を含むLSI２の検査までの動作
は実施の形態１と全く同じであり、遅延量の設定の方法
も同じであるため、説明は省略する。

【００５７】以上のように本実施の形態によれば、高速
メモリI/F２２の内部にクロック遅延手段２５を内蔵す
ることで、LSI２の外部に新たな回路を用意することな
く、高速メモリI/F２２の動特性タイミングの検査を行
うことができる。

【００５８】また、LSI２からクロック信号を出力させ
ると、外部配線等の負荷容量のために、遅延時間が大き
くなり、また、遅延時間の制御の精度が低下するが、LS
I２にクロック遅延手段２５を内蔵することにより、ク
ロックの遅延量の制御の調整精度を高めることができ
る。

【００５９】（実施の形態４）図６は本実施の形態に係
るクロック遅延手段の構成図を示す。本実施の形態はク
ロック遅延手段に遅延量制御信号１４を記憶する不揮発
性メモリを追加したことである。クロック遅延手段１３
を示した図２と同じ機能ブロックおよび信号名は同じ番
号を付与し、説明を省略する。図中、２７は遅延量制御
信号１４の遅延量情報を記録する不揮発性メモリ、２８
は遅延量制御信号１４を入力するか、不揮発性メモリ２
７に蓄えられた遅延量情報を入力するかを選択するセレ
クタ、２９はセレクタを制御する入力選択信号、４７は
本実施の形態のクロック遅延手段である。

【００６０】クロック遅延手段４７は高速メモリI/F２
２内に内蔵されたものとして以下説明する。まず、LSI
テスター１は入出力制御信号５と入力データ信号６をLS
I２に供給する。また、LSIテスター１は入力選択信号２
９をセレクタ２８に対して出力し、クロック信号の遅延
量の情報として、遅延量制御信号１４か、不揮発性メモ
リ２７に記録された情報のどちらをセレクタ１６に供給
するかを選択する。遅延量制御信号１４を選択する場
合、LSIテスター１は、遅延量制御信号１４をセレクタ
２８に対して出力する。同時にその情報は不揮発性メモ
リ２７に書き込まれる。不揮発性メモリ２７を選択する
場合、LSIテスター１は、遅延量制御信号１４を出力せ
ず、不揮発性メモリから遅延量の遅延情報が読み出さ
れ、セレクタ１６に供給される。

【００６１】その後、入出力制御信号５に応動してLSI
２は高速メモリI/F２２をデータ送受可能状態とする。
高速メモリI/F２２はクロック発生器２３からクロック
信号２４を発生させ、クロック遅延手段４７に供給す
る。セレクタ２８で選択された遅延量情報に基づいて、
遅延バッファ１５の段数をセレクタ１６は選択し、選択
後、クロック遅延手段４７は入力したクロック信号２４
を遅延し、SDR-SDRAM１２に出力する。以降の動作は実
施の形態３と同様である。

【００６２】ここで、不揮発性メモリ２７からの遅延量
の情報の読み出しが効力を発揮するのは、高速メモリI/
F２２の検査が終了してからである。高速メモリI/F２２
の遅れ時間が検査規格を逸脱したことにより、FAILして
いるような場合、再度検査を実施し、FAILした時点で設
定されている遅延量からさらに遅延させる。そうすると
ラッチタイミングが遅れるためFAILからPASSに変わる点
が存在する。その時点で遅延量を不揮発性メモリ２７に
記録し、検査を終了する。PASSに変わった時点の遅延量
の情報は不揮発性メモリ２７に記録される。そのため、
検査終了後に、検査装置より取り外した後、外部より遅
延量制御信号を入力しなくとも、不揮発性メモリ２７に
記録された遅延量の情報を読み出すように入力選択信号
２９をセットしておき、内蔵されているクロック遅延手
段により、自らクロック信号を遅延させることができ
る。すなわち、動特性タイミング検査において、FAIL品
と判定された高速メモリI/F２２を、実際の機器に組み
込んで使用できる高速メモリI/F２２に変化させること
が可能ということである。

【００６３】以上のように本実施の形態によれば、クロ
ック遅延手段４７に、遅延量制御信号を選択するセレク
タ２８と、遅延量の情報を記録する不揮発性メモリ２７
を追加することで、動特性タイミング検査でFAILと判定
された高速メモリI/F２２を実際の機器に組み込んで使
用できる高速メモリI/F２２に変化させることが可能と
なる。

【００６４】なお本実施の形態では、半導体デバイスと
して、SDR-SDRAMを用いて説明したが、半導体デバイス
としてDDR-SDRAMを用いる場合は、半導体デバイスから
高速メモリI/F２２の供給されるクロックを遅延させる
クロック遅延手段に遅延量を記録する不揮発性メモリを
備えることにより、本実施の形態と同じ効果を得ること
ができる。

【００６５】（実施の形態５）図７は本実施の形態に係
る出力端を開放するスイッチを備えたクロック遅延手段
の回路構成を示す。本実施の形態はクロック信号の出力
端を開放し、クロック信号を入力し、開放端で反射した
クロック信号を測定することにより、規定したクロック
信号の振幅値となるようにキャリブレーションを行うこ
とができるクロック遅延手段である。図１および図２と
同じ機能ブロックおよび信号は同じ番号を付与し説明を
省略する。図中、３０はセレクタ１６から出力されたク
ロック信号の出力を開放端にするスイッチであり、３１
はスイッチ３０をONにすることで、クロック信号を出
力、OFFすることで開放端とするための、LSIテスター１
から出力されるクロック信号出力端開放制御信号であ
る。４８は本実施の形態のクロック遅延手段である。

【００６６】図７のクロック遅延手段４８の動作を説明
する。高速メモリI/F１１の検査を実施する前に、LSIテ
スター１はスイッチ３０をOFF状態にするクロック信号
出力端開放制御信号３１を出力して、クロック遅延手段
４８の出力を開放端とする。次に、遅延量制御信号１４
を変化させて、セレクタ１６でクロック信号の遅延経路
を一つずつ選択する。選択可能なすべての経路につい
て、入力クロック信号の開放端で反射してくる信号を測
定する反射法を用いて遅延したクロック信号のキャリブ
レーションを行う。

【００６７】キャリブレーションを行った後、LSIテス
ター１はスイッチ３０をON状態とするクロック信号出力
端開放制御信号３１を出力し、クロック遅延手段４８の
出力端を出力状態とする。

【００６８】キャリブレーション後の高速メモリI/F１
１の検査における、クロック遅延手段の動作は実施の形
態１から４において説明したクロック遅延手段と同様で
ある。

【００６９】以上のように本実施の形態によれば、クロ
ック遅延手段にスイッチ３０と、クロック信号出力端開
放制御信号３１を追加することで、クロック遅延手段の
キャリブレーションを行うことが可能となる。これによ
り、より高精度な高速メモリI/F１１の動特性タイミン
グの検査を行うことができる。

【００７０】（実施の形態６）図８は本実施の形態に係
る自己診断回路を備えた高速I/Fの構成図である。図
中、２はＬＳＩ、３は高速I/F、４は半導体デバイス、
１３はクロック遅延手段、３２はクロック発生回路、３
３は高速I/F３に供給するテストパターンを発生するパ
ターン発生器、３４は高速I/F３が半導体デバイス４に
送信する信号と高速I/F３が半導体デバイス４から受信
する応答信号とを比較する比較器、３５はクロック遅延
手段に遅延量を所定のアルゴリズムにしたがって送出す
る遅延量調整手段、３６はLSI２と半導体デバイス４が
実装されている実セットボードである。３７はパターン
発生器３３から高速I/F３に供給するデータ、３８は高
速I/F３から半導体デバイス４に供給するデータ、３９
は半導体デバイス４から高速I/F３へ供給するデータ、
４０は高速I/F３から比較器に供給するデータ、４１は
クロック発生器３２から出力されるクロック信号、４２
はクロック遅延手段１３により遅延した遅延クロック信
号である。なお、データ３８とデータ３９は高速信号で
あり、データ３７とデータ４０は低速信号である。４６
はパターン発生器３３、比較器３４、クロック遅延手段
１３、遅延量調整手段３５より構成される自己診断回路
である。

【００７１】図９は、本実施の形態に係るクロック遅延
手段の回路構成図である。図９中、４１はクロック遅延
手段１３に入力するクロック信号、４２はクロック遅延
手段１３から出力する遅延したクロック信号、１５はク
ロック信号４１を遅延させる遅延バッファ、１６は遅延
バッファを選択するセレクタ、４３はクロック遅延量を
制御する遅延量調整信号であり、遅延量調整手段３５か
ら供給される信号である。

【００７２】つぎに、自己診断モードにおける高速I/F
３の動特性タイミングの自己調整について以下に説明す
る。

【００７３】図９の例では遅延バッファの段数は5段構
成であり、例えば1段につき1nsの遅延時間に設定すれ
ば、遅延量は0nS,1ns,2ns,3ns,4nsおよび5nsのいずれか
に選択される。あらかじめ決められている順番で遅延量
調整手段３５より出力される遅延量調整信号４３に基づ
いてクロック遅延手段１３はクロック信号４１を入力し
て、遅延したクロック信号４２を出力する。

【００７４】高速I/F３と半導体デバイス４を接続し、
所定のアルゴリズムに従って、クロックの遅延量を変化
させて、高速I/F３と半導体デバイス４との間で信号の
送受を行い、高速I/F３が送信した信号と受信した信号
を比較器３４において比較し、一致した場合PASS、不一
致の場合FAILとし、その結果から最適遅延量を決定す
る。

【００７５】遅延量調整信号４３に情報を与える順番、
およびPASS/FAILの結果から最適遅延量を決定するアル
ゴリズムは、遅延量調整手段３５により制御される。こ
のときのアルゴリズムは、例えばPASSした遅延量が1ns,
2nsおよび3nsであった場合、真中の2nsを選択するとい
ったものであり、このアルゴリズムは高速I/F３の動特
性タイミングの製品規格に応じて、最適値を決める。所
定のアルゴリズムによって決定された遅延量は、遅延量
調整手段３５内のレジスタ等のメモリ（図示せず）に記
録される。

【００７６】次に高速I/F３の送信信号と受信信号とを
比較する比較器３４においてPASS/FAILを判定する方法
について以下に説明する。まずパターン発生器３３はデ
ータ３７を高速I/F３に出力する。高速I/F３は高速信号
に変換し、クロック信号４１に同期し、データ３８を生
成し、半導体デバイス４に出力する。半導体デバイス４
は遅延したクロック信号４２に同期してデータ３８を受
け取る。半導体デバイス４はデータ３８を遅延したクロ
ック信号４２に同期して読み取ったデータと同じデータ
を生成し、クロック信号４２に同期して、高速I/F３へ
データ３９を出力する。データ３９を高速I/F３は低速
信号に変換し、データ４０として比較器３４に供給す
る。比較器３４はパターン発生器３３のデータ３７とデ
ータ４０を比較し、PASS/FAILを判定する。その比較結
果と遅延量をもとに、遅延量調整手段３５は、高速I/F
３の最適の遅延量を求め、レジスタ等のメモリ（図示せ
ず）に遅延量を記憶する。

【００７７】通常動作モードでは、遅延量調整手段３５
内のレジスタ等に記録された遅延量が、遅延量調整信号
４３に渡され、クロック遅延手段１３に供給される。ク
ロック遅延手段１３はクロック信号４１を遅延量だけ遅
延し、遅延したクロック信号４２を出力する。なお、ク
ロック遅延手段１３はDLLを用いて構成してもよい。

【００７８】上記方法で、実セットボード３６上で高速
I/F３と半導体デバイス４の動特性タイミングが最適値
となる遅延量を自己調整することができ、実セットにあ
った最適の動特性タイミングが実現できる。

【００７９】（実施の形態７）本実施の形態は、実セッ
トボード３６の電源スイッチ（図示せず）をＯＮにして
電源を立ち上げたとき、およびリセットスイッチ（図示
せず）をＯＮにして実セットボード３６をリセットした
ときにLSI２が自己診断モードとなり、クロック遅延量
の自己調整を行う方法である。

【００８０】クロック遅延手段１３の遅延量は、電源立
ち上げ時、またはリセット信号入力時に、実施の形態６
で説明した所定のアルゴリズムに従って遅延量を決定す
る。そして、その結果の遅延量をレジスタ等のメモリ
（図示せず）に記憶する。

【００８１】電源立ち上げ時に遅延量を決定することに
より、電源立ち上げ時から、高速I/F３と半導体デバイ
ス４の間の動特性タイミングを、実セットの環境に合っ
たタイミングに設定することができる。

【００８２】また、リセット信号入力時にも、電源立ち
上げ時と同様の手順で遅延量の再設定を行えるようにし
ておくことで、ユーザーは任意のタイミングで高速I/F
３と半導体デバイス４の間の動特性タイミングを、実セ
ットの環境に合ったタイミングに設定できる。

【００８３】電源立ち上げ時、またはリセット信号入力
時の動作を説明する。電源が立ち上がるか、またはリセ
ット信号が入力されると、LSI２は自己診断モードとな
り動特性タイミングの自己調整を行う。このとき電源の
立ち上がりは電源立ち上がり感知回路（図示せず）で感
知する。LSI２は自己診断モードに入ると、動特性タイ
ミングが確定するまで、動特性タイミング調整に不要な
回路はディスイネーブル状態となる。動特性タイミング
調整は実施の形態６で説明したように、動特性タイミン
グ自己調整を実行する。自己調整により得られた遅延量
はメモリ（図示せず）に記憶されるが、このメモリは揮
発性メモリであっても不揮発性メモリであってもよい。

【００８４】LSI２は動特性タイミングが確定すると、
通常動作モードとなり、実施の形態６で説明したように
メモリに記憶された遅延量の情報をクロック遅延手段１
３に供給し、高速I/F３の遅れ時間を制御する。

【００８５】このことにより、高速I/F３の遅れ時間の
温度変化、電源電圧変化等にも対応し適正な遅延量を与
えることができ安定して動作することができる。

【００８６】（実施の形態８）図１０は本実施の形態に
係る高速I/Fの自己診断回路の構成図である。

【００８７】図１０に示すようにクロック遅延手段１
３、および遅延量調整手段３５をLSI２の外部の実セッ
トボード３６上に実装することで、遅延量調整手段３５
の遅延量を人手により変更することができ、評価時など
デバッグの効率が向上する。

【００８８】（実施の形態９）図１１は本実施の形態の
係る高速メモリI/Fの入力および出力信号の電圧振幅検
査の構成図である。本実施の形態では半導体デバイスと
してSDR-SDRAM１２を用いて説明する。図１１におい
て、図１と同じ機能ブロックおよび信号は同じ番号を付
与し説明を省略する。図中、４４はLSIテスター１から
供給される高速メモリI/F１１の電源電圧VDDI/F、４５
は同じくLSIテスター１から供給されるSDR-SDRAM１２の
電源電圧VDDRAMである。

【００８９】以上のように構成された本実施の形態の高
速メモリI/F１１の電圧振幅検査の検査方法について説
明する。

【００９０】高速メモリI/F１１から、SDR-SDRAM１２に
供給される入力データ信号９の電圧振幅の最大値VIHI
F、最小値VILIFはVDDI/F４４に対して比例関係にあると
する。また、SDR-SDRAM１２にデータを書き込む際の閾
値電圧の上限値VIHRAM、下限値VILRAMについては、VDDR
AM４５と比例関係にあるとする。

【００９１】そこで図１２に示すようなデータ“1”、
データ“0”の入力データ信号９がSDR-SDRAM１２に入力
された場合、VIHIFがVIHRAM以上の電圧の時、SDR-SDRAM
１２にはデータ“1”が書き込まれ、また、VILIFがVILR
AM以下の電圧の場合データ“0”が書き込まれる。この
時、図１２で入力データ信号９の電圧がVIHRAM以上のと
きデータ“１”がSDR-SDRAM１２に書き込まれ、VILRAM
以下のときデータ“０”が書き込まれる。

【００９２】この状態から、図１３(a)のようにVDDI/F
４４の電圧値を上げ、VIHIFが製品として保証すべき最
大値VIHIF(MAX)となるようにする。同時に、VDDRAM４５
の電圧値を上げ、VIHRAMの値を、VIHIF(MAX)からマージ
ン量を減じた値に設定し、データ“1”の書き込みに対
し、厳しい条件とする。この時、入力データ信号９の電
圧振幅が、SDR-SDRAM１２へ入力されるまでに、マージ
ン量以上減衰しなければ、データ“1”の書き込みは正
しく行われるので、VIHIFの最大値を保証する検査とし
てはPASSとなる。逆にVIHRAMを下回るのであれば、VIHI
Fの最大値に関しては、FAILということである。

【００９３】次に図１３(b)に示す様に、先ほどとは逆
にVDDI/F４４の電圧を下げ、VILIFが製品として保証す
べき最小値VILIF(MIN)となるようにする。同様に、VDDR
AM４５の電圧を下げ、VILRAMの値を、VILIF(MIN)にマー
ジン量を加えた値に設定し、データ“0”の書き込みに
対し、もっとも厳しい条件とする。

【００９４】この場合、入力データ信号９の電圧振幅の
下限値が、マージン量以上変動しなければ、データ
“0”の書き込みは正しく行われる。なお、書き込みが
正しく行われたかどうかについては、従来例の動作で説
明したように、LSIテスター１において入力データ信号
６と出力データ信号７の両信号を比較することで判定す
る。両信号が一致していればPASS（正しく書き込みが行
われた）、不一致であればFAIL、すなわち正しい書き込
みが行われない。

【００９５】以上のようにSDR-SDRAM１２への入力デー
タ信号９の書き込みにおいて、VDDI/F４４を変動させる
ことでVIHIF(MAX)、VILIF(MIN)を出力させ、またVDDRAM
４５の電圧値を変動させて、入力閾値（VIHRAM,VILRA
M）を設定することで、高速メモリI/F１１の最大振幅
（VIHIF(MAX)−VILIF(MIN)）出力の保証を行うことがで
きる。

【００９６】次に図１４を用いて、高速メモリI/F１１
の信号読み込み時の出力データ信号１０の電圧振幅の検
査方法について説明する。SDR-SDRAM１２から、高速メ
モリI/F１１に出力される出力データ信号１０の電圧振
幅の最大値VOHRAM、最小値VOLRAMはVDDRAM４５に対して
比例関係にあるとする。また、高速メモリI/F１１が信
号を読み込む際の閾値電圧の上限値VOHIF、下限値VOLIF
については、VDDI/F４４と比例関係にあるとする。図１
４に示すようなデータ“1”, データ“0”の出力データ
信号１０が高速メモリI/F１１に入力された場合、VOHRA
MがVOHIF以上の電圧の時、高速メモリI/F１１にはデー
タ“1”が読み込まれ、VOLRAMがVOLIF以下の電圧の場合
データ“0”が読み込まれる。

【００９７】この状態から、図１５(a)のようにVDDI/F
４４の電圧値を下げ、VOHIFの値を製品として保証すべ
き最小値はVOHIF(MIN)からマージン量を減じた値になる
ようにする。同時に、VDDRAM４５の電圧値も下げ、VOHR
AMの値を、VOHIFと同じ値に設定し、データ“1”を読み
込む事ができるかを検査する。次に、図１５(b)のよう
にVDDI/F４４の電圧を上げ、VOLIFを製品として保証す
べき最大値VOLIF(MAX)にマージン量を加えた値に設定す
る。

【００９８】そして、同時にVDDRAM４５の電圧値を上
げ、VOLRAMの値を、VOLIFと同じ値に設定し、データ
“０”を読み込む事ができるかを検査する。以上の両方
信号に関する検査を行うことで、高速メモリI/F１１の
最小振幅（VOHIF(MIN)―VOLIF(MAX)）の読み込みに対す
る保証を行うことができる。なお、読み込みが正しく行
われたかどうかについては、書き込みの検査で述べたの
と同様に、LSIテスター１において入力データ信号６と
出力データ信号７の両信号を比較することで判定する。

【００９９】以上、高速メモリI/F１１のデータ書き込
み時、読み込み時の2例の検査方法を述べたように、VDD
I/F４４の電圧値に対して、適切なVDDRAM４５を設定す
ることで、従来例では行うことのできなかった、高速メ
モリI/F１１の入力および出力信号の電圧振幅に関する
検査をすることができる。

【０１００】

【発明の効果】本発明は、従来の高速I/Fの検査方法に
おいて、高速I/Fと半導体デバイス間に、両者間のクロ
ック信号の位相を、LSIテスターからのクロック遅延制
御信号に基づいて制御するクロック遅延手段を追加する
ことで、クロック信号の位相を遅延させることができ、
半導体デバイスが信号をラッチするタイミングを、LSI
テスターによって制御することができ、これにより製品
規格、検査規格に定められた条件での動特性タイミング
を検査することを可能とする高速I/Fの検査方法を実現
するものである。

【０１０１】また、同様に高速I/Fと半導体デバイスを
接続して、高速I/Fの動特性タイミングの検査を実セッ
トボード上で自己診断回路で行い、タイミングの自己調
整まで行うことにより、実セットがおかれている温度、
電圧等の使用環境に順応することができ、それにより、
実セットの使用環境に合った動特性タイミングを実現で
きるものである。

【０１０２】さらに、従来の高速I/Fの検査方法におい
て、LSIテスターから高速I/Fの電源電圧、および半導体
デバイスの電源電圧を変動させ、これにより入力および
出力信号の電圧振幅をそれぞれ変動させることで、半導
体デバイスに対する入力信号、半導体デバイスから出力
される出力信号、それぞれに対して、LSIテスターによ
って、電圧振幅条件を規定することができ、これにより
製品規格に定められた条件での電圧振幅の検査を可能と
する高速I/Fの検査方法を実現するものである。

【図面の簡単な説明】

【図１】本発明に係る高速I/Fの検査の構成図

【図２】本発明に係るクロック遅延手段の内部構成図

【図３】本発明に係る高速I/Fの検査に係るのタイミン
グチャート

【図４】本発明に係る高速I/Fの検査回路の構成図

【図５】本発明に係るクロック遅延手段を内蔵した高速
I/Fの構成図

【図６】本発明に係るクロック遅延手段の構成図

【図７】本発明に係るクロック遅延手段の回路構成図

【図８】本発明に係る自己診断回路図を内蔵する高速I/
Fの構成図

【図９】本発明に係るクロック遅延手段の回路構成図

【図１０】本発明に係る高速I/Fの自己診断回路の構成
図

【図１１】本発明に係る高速I/Fの入、出力信号の電圧
振幅検査の構成図

【図１２】本発明に係る入力データ信号９の振幅図

【図１３】（ａ）本発明に係る最大振幅時の入力データ
信号９の振幅図 （ｂ）本発明に係る最小振幅時の入力データ信号９の振
幅図

【図１４】本発明に係る出力データ信号１０の振幅図

【図１５】（ａ）本発明に係る最小振幅時の出力データ
信号１０の振幅図 （ｂ）本発明に係る最大振幅時の出力データ信号１０の
振幅図

【図１６】従来の高速I/Fの検査回路の構成図

【図１７】従来の高速I/Fの検査に係る入力データ信号
９のタイミングチャート

【符号の説明】

１ LSIテスター ２ 半導体集積回路（LSI） ３ 高速I/F ４ 半導体デバイス ５ 入出力制御信号 ６，９ 入力データ信号 ７，１０ 出力データ信号 ８，１８，２４，４１ クロック信号 １１，２１，２２ 高速メモリI/F １２ SDR-SDRAM（Single Data Rate Synchronous DRA
M） １３，１９，２５，４７，４８ クロック遅延手段 １４，２０，２６ 遅延量制御信号 １５ 遅延バッファ １６，２８ セレクタ １７ DDR−SDRAM（Double Data Rate-Synchronous DRA
M） ２３，３２ クロック発生器 ２７ 不揮発性メモリ ２９ 入力選択信号 ３０ スイッチ ３１ クロック信号出力端開放制御信号 ３３ パターン発生器 ３４ 比較器 ３５ 遅延量調整手段 ３６ 実セットボード ３７，３８，３９，４０ データ ４２ 遅延クロック信号 ４３ 遅延量調整信号 ４４ VDDI/F ４５ VDDRAM ４６ 自己診断回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｇ１１Ｃ 11/34 ３７１Ａ 27/04 (72)発明者 宮迫 和宜 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 金光 朋彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2G132 AA08 AE11 AG08 AL32 5F038 DF01 DF05 DT15 EZ20 5L106 AA01 DD03 DD22 DD36 GG05 GG07 5M024 AA91 BB30 BB40 DD83 GG01 JJ02 MM01 MM05 PP01 PP02 PP07

Claims (13)

【特許請求の範囲】
1. 【請求項１】 高速インターフェイスを内蔵した半導体
   集積回路であって、前記半導体集積回路は前記高速イン
   ターフェイスを介して前記半導集積回路とは別の半導体
   デバイスにクロック信号を供給するためのクロック信号
   端および前記クロック信号とは異なる信号を前記半導体
   デバイスとの間で送受信を行うための入出力端を備え、
   前記クロック信号端と前記半導体デバイスとの信号経路
   には前記クロック信号を遅延させる第１クロック遅延手
   段が結合されていることを特徴とする半導体集積回路。
2. 【請求項２】 前記半導体集積回路は、クロック信号端
   を少なくとも２つ備え、第１クロック信号端は前記高速
   インターフェイス側から前記半導体デバイス側へのクロ
   ック信号の供給端で、第２クロック信号端は前記半導体
   デバイス側から前記高速インターフェイス側へのクロッ
   ク信号の供給端であり、前記第１クロック信号端には第
   １クロック遅延手段が、第２クロック信号端には第２ク
   ロック遅延手段がそれぞれ結合されていることを特徴と
   する請求項１記載の半導体集積回路。
3. 【請求項３】 前記第１クロック遅延手段および前記第
   ２クロック遅延手段の少なくとも一方の遅延量を記憶す
   る記憶手段を備えることを特徴とする請求項１又は２の
   いずれかに記載の半導体集積回路。
4. 【請求項４】 前記第１クロック遅延手段および前記第
   ２クロック遅延手段の少なくとも一方は前記半導体集積
   回路に内蔵されることを特徴とする請求項１乃至３のい
   ずれかに記載の半導体集積回路。
5. 【請求項５】 半導体集積回路に内蔵された高速インタ
   ーフェイスを前記半導体集積回路の外部に設けた半導体
   デバイスに結合し、前記高速インターフェイスと前記半
   導体デバイス間に信号の送受を行う信号のパターンを発
   生するテストパターン発生器と、 前記高速インターフェイスにおいて前記テストパターン
   発生器からの信号を高 速信号に変換し、前記高速信号を前記半導体デバイスに
   送信し、前記高速信号に応答して、前記半導体デバイス
   から送信される高速応答信号を前記高速インターフェイ
   スは受信し、受信した前記高速応答信号を低速応答信号
   に変換し、前記低速応答信号と前記テストパターン発生
   器から発生した信号とを比較する比較器と、 前記高速インターフェイスから前記半導体デバイスへ送
   るクロックの位相を遅延させるクロック遅延手段と、 前記クロック遅延手段の遅延量を調整するクロック遅延
   量調整手段とからなる自己診断回路とを備えることを特
   徴とする半導体集積回路。
6. 【請求項６】 前記クロック遅延量調整手段は、前記ク
   ロック遅延手段の遅延量を制御する遅延量調整信号を所
   定のアルゴリズムに従って複数回発生し、前記自己診断
   回路により前記遅延量調整信号の発生ごとに自己診断
   し、前記自己診断の結果と前記遅延量より、前記アルゴ
   リズムによって、最適の遅延量の情報を記憶する記憶手
   段を備え、前記遅延量の自己調整を行うことを特徴とす
   る請求項５記載の半導体集積回路。
7. 【請求項７】 前記クロック遅延量調整手段は、前記半
   導体集積回路の外部に備えることを特徴とする請求項５
   又は６記載の半導体集積回路。
8. 【請求項８】 前記クロック遅延手段の出力端を開放端
   とするためのスイッチを備え、クロックのキャリブレー
   ションを行えることを特徴とする請求項１乃至７のいず
   れかに記載の半導体集積回路。
9. 【請求項９】 高速インターフェイスを内蔵する半導体
   集積回路に半導体デバイスを接続し、前記高速インター
   フェイスを内蔵する前記半導体集積回路に検査装置を接
   続し、前記検査装置からの信号に基づき、前記高速イン
   ターフェイスと前記半導体デバイス間で信号の送受を行
   い、前記高速インターフェイスが受信した信号を前記検
   査装置により検査する検査方法において、 前記高速インターフェイスから前記半導体デバイスへ送
   るクロックの位相を遅延させるクロック遅延手段を用い
   て前記半導体集積回路を検査する方法であって、 前記検査装置は前記高速インターフェイスと前記半導体
   デバイス間の信号の送受を制御する入出力制御信号と、
   前記高速インターフェイスから前記半導体デバイスへ送
   出する送信信号とを前記半導体集積回路に送出し、前記
   クロックの位相を遅延させる第１の制御信号を前記クロ
   ック遅延手段に送出し、 前記入出力制御信号に応動して前記高速インターフェイ
   スは前記送信信号を高速信号に変換し、クロックに同期
   して高速信号を前記半導体デバイスへ送出し、前記半導
   体デバイスは前記クロック遅延手段により遅延したクロ
   ックに同期して前記高速信号を受信し、前記半導体デバ
   イスは高速応答信号を前記高速インターフェイスへ送信
   し、 前記高速インターフェイスは受信した前記高速応答信号
   を低速応答信号に変換し、前記低速応答信号を前記検査
   装置に送信し、 前記検査装置により検査することにより半導体集積回路
   の動特性タイミングの検査を行うことを特徴とする検査
   方法。
10. 【請求項１０】 高速インターフェイスに半導体デバイ
    スを接続して前記高速インターフェイスを検査するテス
    トパターンを発生するテストパターン発生器と、前記テ
    ストパターン発生器からの送信信号を前記高速インター
    フェイスを経由して前記半導体デバイスに送信し、前記
    半導体デバイスからの応答信号を前記高速インターフェ
    イスを経由して受信する受信信号と前記送信信号とを比
    較する比較器と、前記高速インターフェイスから前記半
    導体デバイスへ供給するクロックの位相を遅延させるク
    ロック遅延手段と、前記クロック遅延手段の遅延量を制
    御するクロック遅延量調整手段とから構成される自己診
    断回路を備えた前記高速インターフェイスを内蔵する半
    導体集積回路の検査方法であって、 前記テストパターン発生器から発生した信号を、前記高
    速インターフェイスに送出し、 前記高速インターフェイスは前記テストパターン発生器
    から発生した信号を高速信号に変換し、前記半導体デバ
    イスへ前記クロックに同期して送出し、 前記半導体デバイスは前記クロック遅延手段によって遅
    延したクロックに同期して、前記高速インターフェイス
    からの前記高速信号を受信し、 前記半導体デバイスは前記高速インターフェイスからの
    前記高速信号に応答して高速応答信号を出力し、 前記高速インターフェイスは前記高速応答信号を受信
    し、低速応答信号に変換し、比較器に前記低速応答信号
    を送出し、 前記比較回路において前記低速応答信号と前記テストパ
    ターン発生器の信号とを前記比較器において比較し、 前記比較器で比較した結果によりPASS/FAILを判定し、
    前記高速インターフェイスの動特性タイミングの検査を
    行うことを特徴とする検査方法。
11. 【請求項１１】 前記クロック遅延量調整手段は、自己
    診断モードにおいて、所定のアルゴリズムに従ってクロ
    ックの遅延量を変化させて、複数回の検査を行い、遅延
    量と検査結果をもとに、最適なクロックの遅延量を記憶
    し、通常動作モードにおいて、記憶したクロックの遅延
    量によりクロック遅延手段の遅延量を制御することによ
    り、高速インターフェイスの動特性タイミングの自己調
    整を行うことができることを特徴とする請求項１０記載
    の検査方法。
12. 【請求項１２】 前記自己診断モードは、前記半導体集
    積回路の電源立ち上げ時、または前記半導体集積回路の
    リセット時に行い、前記自己診断モード後は通常動作モ
    ードになることを特徴とする請求項１０又は１１記載の
    検査方法。
13. 【請求項１３】 高速インターフェイスを内蔵する半導
    体集積回路に半導体デバイスを接続し、かつ前記高速イ
    ンターフェイスを内蔵する半導体集積回路に検査装置を
    接続し、前記検査装置からの信号に基づき、前記高速イ
    ンターフェイスと前記半導体デバイス間で信号の送受を
    行い、前記高速インターフェイスが受信した信号を前記
    検査装置により検査する検査方法において、前記検査装
    置から前記高速インターフェイスの電源電圧および、前
    記半導体デバイスの電源電圧をそれぞれ異なる値に設定
    することで、前記高速インターフェイスの入力および出
    力信号の電圧振幅の検査を行うことを特徴とする検査方
    法。