JPWO2010013464A1

JPWO2010013464A1 - 試験装置

Info

Publication number: JPWO2010013464A1
Application number: JP2010522621A
Authority: JP
Inventors: 知宏上松
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2008-08-01
Filing date: 2009-07-29
Publication date: 2012-01-05
Anticipated expiration: 2029-07-29
Also published as: CN102099700A; US20110121814A1; US8542003B2; JP5124023B2; WO2010013464A1

Abstract

第１タイミングコンパレータＴＣＰ１は、データ信号ＤＱを、第１ストローブ信号ＳＴＲＢ１ａのエッジに応じたタイミングでラッチする。第１遅延素子Ｄ１は、第１ストローブ信号ＳＴＲＢ１ａを遅延させ、第１遅延ストローブ信号ＳＴＲＢ１ｂを出力する。第１クロック再生部ＣＤＲ１は、第１遅延ストローブ信号ＳＴＲＢ１ｂとクロック信号ＳＳＣＬＫ’の位相を比較し、両者が一致するように位相が調節される第１基準ストローブ信号ＳＴＲＢ１ｃを出力する。第３遅延素子Ｄ３は、第１基準ストローブ信号ＳＴＲＢ１ｃを遅延させ、第１ストローブ信号ＳＴＲＢ１として出力する。第３遅延素子Ｄ３には、データ信号ＤＱとクロック信号ＳＳＣＬＫのスキュー量に応じた遅延が設定される。

Description

本発明は、ソースシンクロナス形式のデバイスを試験する試験装置に関する。

ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）をはじめとするデバイスは、別のデバイス間とのデータ伝送に、ソースシンクロナス方式を採用している。ソースシンクロナス方式において送信デバイスは、データ信号ＤＱとともに、ソースシンクロナスクロック信号ＳＳＣＬＫ（データストローブ信号ＤＱＳともいう、以下では単にクロック信号ＳＳＣＬＫという）を出力する。受信デバイスは、ソースシンクロナスクロックＳＳＣＬＫのエッジに応じたタイミングで、データ信号ＤＱの値を取り込む。この方式では、高速な動作クロックでも安定したデータ伝送が可能となる。

特許第４００２８１１号公報特開２００５−２８５１６０号公報

ソースシンクロナス方式では、ソースシンクロナスクロックＳＳＣＬＫとデータ信号ＤＱのタイミング関係が極めて重要となる。ソースシンクロナス方式のデバイスを試験する試験装置には、ソースシンクロナスクロックＳＳＣＬＫと同期したストローブ信号を発生し、ストローブ信号のエッジに応じたタイミングでデータ信号ＤＱの値を取り込む機能を有する。また、ソースシンクロナスクロックＳＳＣＬＫの変化点のタイミングと、データ信号ＤＱの変化点のタイミングを測定する機能を有する。通常、試験装置は、これらの試験を、被試験デバイス（以下、ＤＵＴという）の出力端子（ＤＵＴ端という）において、データ信号ＤＱとソースシンクロナスクロックＳＳＣＬＫの間に、位相差がないことを前提として実行する。したがって、位相差が存在する場合、その位相差がスキューとして見えることになり、ソースシンクロナスクロックＳＳＣＬＫとデータ信号ＤＱを取り込むタイミングに差が生ずる。

この問題を解決するために、マルチストローブ信号を発生して複数のエッジに応じたタイミングでクロック信号およびデータ信号の値を評価する手法が提案されている（特許文献１参照）。

ところがマルチストローブ信号を利用すると、回路規模が増大するため、コスト的、あるいはサイズ的な制約がある場合、別の手法によって上記問題を解決する必要がある。

本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、デバイス端におけるクロック信号とデータ信号のスキューを考慮した試験が可能な試験装置の提供にある。

本発明のある態様は、ソースシンクロナス方式の被試験デバイスから出力されるデータ信号とクロック信号を試験する試験装置に関する。この試験装置は、データ信号を、第１ストローブ信号のエッジに応じたタイミングでラッチする第１タイミングコンパレータと、第１ストローブ信号を遅延させ、第１遅延ストローブ信号を出力する第１遅延素子と、第１遅延ストローブ信号とクロック信号の位相を比較し、両者が一致するように位相が調節される第１基準ストローブ信号を出力する第１クロック再生部と、第１基準ストローブ信号を遅延させ、第１ストローブ信号として出力する第３遅延素子と、クロック信号を、第２ストローブ信号のエッジに応じたタイミングでラッチする第２タイミングコンパレータと、第２ストローブ信号を遅延させ、第２遅延ストローブ信号を出力する第２遅延素子と、第２遅延ストローブ信号とクロック信号の位相を比較し、両者が一致するように位相が調節される第２基準ストローブ信号を出力する第２クロック再生部と、第２基準ストローブ信号を遅延させ、第２ストローブ信号として出力する第４遅延素子と、を備える。

この態様によると、第１〜第４遅延素子の遅延量を最適化することにより、デバイス端におけるデータ信号とクロック信号の位相関係を、試験装置内部で再現することができる。

ある態様の試験装置は、クロック信号とデータ信号のスキューを測定するスキュー測定部をさらに備えてもよい。第３、第４遅延素子はそれぞれ、第１、第２基準ストローブ信号を、測定されたスキュー量だけ遅延させてもよい。

第１遅延素子の遅延量は、クロック信号の、被試験デバイスの出力端子から第１クロック再生部の入力端子に至る経路の伝搬時間に設定されてもよい。また第２遅延素子の遅延量は、クロック信号の、被試験デバイスの出力端子から第２クロック再生部の入力端子に至る経路の伝搬時間に設定されてもよい。
この場合、試験装置におけるタイミングの基準点を、被試験デバイスの出力端に設定することができる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、デバイス端におけるデータ信号とクロック信号の位相関係を、試験装置内部で再現できる。

実施の形態に係る試験装置の構成を示すブロック図である。図２（ａ）〜（ｃ）はそれぞれ、スキューが無い理想状態、スキューが存在するがキャリブレーションを行わない状態、スキューが存在しキャリブレーションされた状態における図１の試験装置のタイムチャートである。第１の変形例に係る試験装置の構成を示す回路図である。第２の変形例に係る試験装置の構成を示す回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係る試験装置１００の構成を示すブロック図である。ＤＵＴ２００はたとえばＳＤＲＡＭなどのソースシンクロナス方式でデータを伝送するデバイスであり、複数チャンネルのデータ信号ＤＱ_０〜ＤＱ_ｎ（ｎは整数）および、全チャンネルで共通のクロック信号ＳＳＣＬＫを出力する。試験装置１００は、データ信号ＤＱおよびソースシンクロナスクロックＳＳＣＬＫを受け、ソースシンクロナスクロックＳＳＣＬＫに応じたタイミングを有するストローブ信号ＳＴＲＢを発生する。試験装置１００は、ストローブ信号ＳＴＲＢのエッジのタイミングでデータ信号ＤＱの値をラッチし、ラッチしたデータ信号ＤＱの値を期待値と比較してＤＵＴ２００の良否を判定し、あるいは不良箇所を特定する。

また、試験装置１００は、ソースシンクロナスクロックＳＳＣＬＫの変化点（エッジ）のタイミングと、データ信号ＤＱの変化点のタイミングを測定し、これらのタイミングにもとづいて、セットアップタイム、ホールドタイムなどの規格を満たすかを判定し、ＤＵＴ２００の良否を判定する。

具体的に、試験装置１００は以下の構成を有する。試験装置１００は、各チャンネルで同様の構成を有するが、ここでは説明の簡潔および理解の容易化のため、代表としてひとつのチャンネル（０）のみを示している。

試験装置１００は、第１コンパレータＣＰ１、第２コンパレータＣＰ２、第１タイミングコンパレータＴＣＰ１、第２タイミングコンパレータＴＣＰ２、第１ストローブ調整部１０、第２ストローブ調節部１２、第１クロック再生部ＣＤＲ１、第２クロック再生部ＣＤＲ２、信号処理部２０、２０’を備える。

第１コンパレータＣＰ１は、データ信号ＤＱを、ハイレベルに対応するしきい値電圧ＶＯＨまたは、ローレベルに対応するしきい値電圧ＶＯＬと比較し、データ信号ＤＱのレベルに応じた判定データ信号ＤＱａを出力する。

なお、２つのしきい値電圧ＶＯＨ、ＶＯＬに対して、複数の第１コンパレータＣＰ１を設けてもよい。この場合、後段の回路についても、ハイレベルとローレベルに対して同様の構成が２系統設けられる。

第１タイミングコンパレータＴＣＰ１は、判定データ信号ＤＱａを、第１ストローブ信号ＳＴＲＢ１ａのエッジに応じたタイミングでラッチする。第１ストローブ調整部１０は、可変遅延回路であって、第１ストローブ信号ＳＴＲＢ１ａに所定の遅延量τ１を与え、第１タイミングコンパレータＴＣＰ１のクロック端子へと出力する。第１ストローブ調整部１０により設定される遅延量τ１は、試験装置１００によって任意の値が選択可能となっており、スイープさせることも可能である。遅延量τ１を調節することにより、判定データ信号ＤＱａを取り込むタイミングを任意に設定することができる。通常、遅延量τ１は、セットアップ時間とホールド時間を考慮して、判定データ信号ＤＱａのポジティブエッジとネガティブエッジの中央付近に設定される。遅延量τ１を所定の範囲でスイープさせることにより、ＳＨＭＯＯプロットを作成することも可能である。

第１遅延素子Ｄ１は、第１ストローブ信号ＳＴＲＢ１ａを遅延させ、第１遅延ストローブ信号ＳＴＲＢ１ｂを出力する。

第１クロック再生部ＣＤＲ１は、第１遅延ストローブ信号ＳＴＲＢ１ｂとクロック信号ＳＳＣＬＫ’の位相を比較し、両者が一致するように位相が調節される第１基準ストローブ信号ＳＴＲＢ１ｃを出力する。ＤＵＴ２００からクロック信号ＳＳＣＬＫが出力されてから、第１クロック再生部ＣＤＲ１の入力端子に至るまでには、有限の遅延時間ｔｐｄ１が存在する。つまり、クロック信号ＳＳＣＬＫ’は、ＤＵＴ２００から出力されるクロック信号ＳＳＣＬＫよりも、ｔｐｄ１だけ遅れている。

第１クロック再生部ＣＤＲ１は、ＰＬＬ（Phase Locked Loop）回路やＤＬＬ（Delay Locked Loop）回路など、公知の技術を利用して構成される。たとえば特許文献３にはＰＬＬ回路を利用したクロック再生回路が開示されており、本発明ではこうした回路を好適に用いることができる。

第３遅延素子Ｄ３は、第１基準ストローブ信号ＳＴＲＢ１ｃを遅延させ、上述の第１ストローブ信号ＳＴＲＢ１ａとして出力する。

第１タイミングコンパレータＴＣＰ１と第２タイミングコンパレータＴＣＰ２、第１コンパレータＣＰ１と第２コンパレータＣＰ２、第１ストローブ調節部１０と第２ストローブ調整部１２、第１クロック再生部ＣＤＲ１と第２クロック再生部ＣＤＲ２、第１遅延素子Ｄ１と第２遅延素子Ｄ２、第３遅延素子Ｄ３と第４遅延素子Ｄ４はそれぞれ対応しており、同じ構成、機能を有している。

第２コンパレータＣＰ２は、クロック信号ＳＳＣＬＫを、しきい値電圧ＶＯＨ／ＶＯＬと比較し、クロック信号ＳＳＣＬＫのレベルに応じた判定クロック信号ＳＳＣＬＫａを出力する。

第２タイミングコンパレータＴＣＰ２は、判定クロック信号ＳＳＣＬＫａを、第２ストローブ信号ＳＴＲＢ２ａのエッジに応じたタイミングでラッチする。第２ストローブ調整部１２は、可変遅延回路であって、第２ストローブ信号ＳＴＲＢ２ａに所定の遅延量τ２を与え、第２タイミングコンパレータＴＣＰ２のクロック端子へと出力する。

第２遅延素子Ｄ２は、第２ストローブ信号ＳＴＲＢ２ａを遅延させ、第２遅延ストローブ信号ＳＴＲＢ２ｂを出力する。

第２クロック再生部ＣＤＲ２は、第２遅延ストローブ信号ＳＴＲＢ２ｂとクロック信号ＳＳＣＬＫ’’の位相を比較し、両者が一致するように位相が調節される第２基準ストローブ信号ＳＴＲＢ２ｃを出力する。ＤＵＴ２００からクロック信号ＳＳＣＬＫが出力されてから、第２クロック再生部ＣＤＲ２の入力端子に至るまでには、有限の遅延時間ｔｐｄ２が存在する。つまり、クロック信号ＳＳＣＬＫ’’は、ＤＵＴ２００から出力されるクロック信号ＳＳＣＬＫよりも、ｔｐｄ２だけ遅れている。

第４遅延素子Ｄ４は、第２基準ストローブ信号ＳＴＲＢ２ｃを遅延させ、上述の第２ストローブ信号ＳＴＲＢ２ａとして出力する。

信号処理部２０および２０’は同様の構成を有し、信号処理部２０（２０’）は、スキュー測定部２２（２２’）および判定部２４（２４’）を備える。
スキュー測定部２２、２２’は、後述するキャリブレーション工程において、第１ストローブ調整部１０および第２ストローブ調節部１２の遅延量τ１、τ２を変化させながら、第１タイミングコンパレータＴＣＰ１の出力ＤＱｂが変化するタイミングと、第２タイミングコンパレータＴＣＰ２の出力ＳＳＣＬＫｂが変化するタイミングを検出する。スキュー測定部２２、２２’は、これらのタイミングの差にもとづいて、データ信号ＤＱやソースシンクロナスクロックＳＳＣＬＫのスキュー量を測定する。キャリブレーション工程で取得されたクロック信号ＳＳＣＬＫのスキュー量θは、レジスタＲＥＧ１、ＲＥＧ２などに保存される。

判定部２４、２４’は、データ信号ＤＱｂやクロック信号ＳＳＣＬＫｂを期待値と比較し、ＤＵＴ２００の良否を判定する。

以上が試験装置１００の構成である。続いてその動作を説明する。
試験装置１００は、キャリブレーション工程と、実試験工程の２段階で異なる動作をする。以下、これらの工程について順に説明する。

１．キャリブレーション工程
１．１第１工程
まず、第１ストローブ調整部１０の遅延量が、データ信号ＤＱ０の、ＤＵＴ２００の出力端子から第１タイミングコンパレータＴＣＰ１の入力端子に至る経路の伝搬時間ｔｐｄ（ｉ）に設定される。これにより、第１タイミングコンパレータＴＣＰ１のタイミングが、仮想的にＤＵＴ２００の出力端と一致する。

また第１遅延素子Ｄ１の遅延量が、クロック信号ＳＳＣＬＫの、ＤＵＴ２００の出力端子から第１クロック再生部ＣＤＲ１の入力端子に至る経路の伝搬時間ｔｐｄ１に設定される。

同様に、第２ストローブ調整部１２の遅延量が、クロック信号ＳＳＣＬＫの、ＤＵＴ２００の出力端子から第２タイミングコンパレータＴＣＰ２の入力端子に至る経路の伝搬時間ｔｐｄ（ｉｉ）に設定される。

また第２遅延素子Ｄ２の遅延量が、クロック信号ＳＳＣＬＫの、ＤＵＴ２００の出力端子から第２クロック再生部ＣＤＲ２の入力端子に至る経路の伝搬時間ｔｐｄ２に設定される。

１．２第２工程
スキュー測定部２２’は、第２遅延素子Ｄ２の遅延量が初期化された状態で、クロック信号ＳＳＣＬＫのスキュー量θを測定する。測定されたスキュー量θは、メモリＲＥＧ１、ＲＥＧ２に書き込まれ、第３遅延素子Ｄ３、第４遅延素子Ｄ４に、スキュー量θに応じた遅延量が設定される。

以上のキャリブレーション工程を経て、試験装置１００のタイミングが最適化され、通常の試験工程が実行される。

２．通常の試験工程
キャリブレーション工程が完了すると、通常の試験工程（機能試験）が実行される。図２（ａ）〜（ｃ）はそれぞれ、スキューが無い理想状態、スキューが存在するがキャリブレーションを行わない状態、スキューが存在しキャリブレーションされた状態における図１の試験装置１００のタイムチャートである。

２．１．理想状態
図２（ａ）に示すように、スキューが存在しない場合、ＤＵＴ２００の出力端子（ＤＵＴ端）におけるデータ信号ＤＱとソースシンクロナスクロックＳＳＣＬＫのエッジのタイミングは一致している。そして、これらの信号ＤＱ、ＤＱＳは、同じ位相関係を保ちながら、試験装置１００へと入力される。図中、第１タイミングコンパレータＴＣＰ１および第１クロック再生部ＣＤＲ１における各信号を、テスタ側基準として示している。

理想状態では、テスタ側基準において、データ信号ＤＱａ、ソースシンクロナスクロックＳＳＣＬＫａおよびストローブ信号ＳＴＲＢ１ａ、ＳＴＲＢ２ａのタイミングが一致する（τ１＝τ２＝初期値のとき）。

２．２．スキューをキャリブレートしない場合
現実のＤＵＴ２００を試験する場合、ＤＵＴ端においてソースシンクロナスクロックＳＳＣＬＫとデータ信号ＤＱの間にスキューθが存在する場合がある。この場合に、このスキューをキャリブレートしない場合（あるいはキャリブレートできない場合も含む）について考察する。キャリブレートしない場合、図２（ｂ）に示すように、ストローブ信号ＳＴＲＢ１ａとＳＴＲＢ２ａを同一の基準で設定することができないという問題が生ずる。

２．３．スキューをキャリブレートする場合
図２（ｃ）は、測定したスキュー量θを、第３遅延素子Ｄ３および第４遅延素子Ｄ４の遅延量にマージ（加算）した状態のタイムチャートを示す。図２（ｃ）では、τ１＝τ２＝初期値の状態が示されている。キャリブレーションを行うことにより、試験装置１００のテスタ側基準において、ＤＵＴ２００のＤＵＴ端におけるデータ信号ＤＱとソースシンクロナスクロックＳＳＣＬＫの位相関係を忠実に再現することができる。この状態で、位相量τ１、τ２を適切に設定することにより、通常の機能試験を好適に実行できる。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

図３は、第１の変形例に係る試験装置１００ａの構成を示す回路図である。試験装置１００ａは、複数の被試験デバイス２００ａ、２００ｂを同時測定する機能を有している。第１のＤＵＴ２００ａと第２のＤＵＴ２００ｂを試験するブロックは、それぞれが図１の試験装置１００と同様の構成を有する。図３および図４において、図１に示されるいくつかの部材は省略されている。この変形例によれば、ＤＵＴ２００ごとにスキュー量θが異なる場合であっても、各試験ブロックにおいて、対応するＤＵＴ２００の出力端における位相関係を再現できる。

図４は、第２の変形例に係る試験装置１００ｂの構成を示す回路図である。図４の試験装置１００ｂは、いわゆる多ポートデバイスを試験対象とする。ＤＵＴ２００ｃは、複数のクロック信号ＳＳＣＬＫ_１、ＳＳＣＬＫ_２と同期してデータ伝送を行う。試験装置１００ｂは、クロック信号ＳＳＣＬＫごとに図１と同様の機能ブロックを有する。図４の試験装置１００ｂによれば、クロック信号ＳＳＣＬＫごとのスキューを補正し、各クロック信号ＳＳＣＬＫを共通の基準としたデータ信号ＤＱのずれを、試験装置１００ｂ側で再現することができる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

ＳＳＣＬＫ…クロック信号、ＤＱ…データ信号、ＳＴＲＢ１…第１ストローブ信号、ＳＴＲＢ２…第２ストローブ信号、１００…試験装置、２００…ＤＵＴ、ＣＰ１…第１コンパレータ、ＣＰ２…第２コンパレータ、ＴＣＰ１…第１タイミングコンパレータ、ＴＣＰ２…第２タイミングコンパレータ、ＣＤＲ１…第１クロック再生部、ＣＤＲ２…第２クロック再生部、１０…第１ストローブ調整部、１２…第２ストローブ調節部、Ｄ１…第１遅延素子、Ｄ２…第２遅延素子、Ｄ３…第３遅延素子、Ｄ４…第４遅延素子、２０…信号処理部、２２…スキュー測定部、２４…判定部。

Claims

ソースシンクロナス方式の被試験デバイスから出力されるデータ信号とクロック信号を試験する試験装置であって、
前記データ信号を、第１ストローブ信号のエッジに応じたタイミングでラッチする第１タイミングコンパレータと、
前記第１ストローブ信号を遅延させ、第１遅延ストローブ信号を出力する第１遅延素子と、
前記第１遅延ストローブ信号と前記クロック信号の位相を比較し、両者が一致するように位相が調節される第１基準ストローブ信号を出力する第１クロック再生部と、
前記第１基準ストローブ信号を遅延させ、前記第１ストローブ信号として出力する第３遅延素子と、
前記クロック信号を、第２ストローブ信号のエッジに応じたタイミングでラッチする第２タイミングコンパレータと、
前記第２ストローブ信号を遅延させ、第２遅延ストローブ信号を出力する第２遅延素子と、
前記第２遅延ストローブ信号と前記クロック信号の位相を比較し、両者が一致するように位相が調節される第２基準ストローブ信号を出力する第２クロック再生部と、
前記第２基準ストローブ信号を遅延させ、前記第２ストローブ信号として出力する第４遅延素子と、
を備えることを特徴とする試験装置。
前記クロック信号と前記データ信号のスキュー量を測定するスキュー測定部をさらに備え、
前記第３、第４遅延素子はそれぞれ、前記第１、第２基準ストローブ信号を、測定された前記スキュー量だけ遅延させることを特徴とする請求項１に記載の試験装置。
前記第１遅延素子の遅延量は、前記クロック信号の、前記被試験デバイスの出力端子から前記第１クロック再生部の入力端子に至る経路の伝搬時間に設定され、
前記第２遅延素子の遅延量は、前記クロック信号の、前記被試験デバイスの出力端子から前記第２クロック再生部の入力端子に至る経路の伝搬時間に設定されることを特徴とする請求項１または２に記載の試験装置。