JPH0528797A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0528797A JPH0528797A JP3210165A JP21016591A JPH0528797A JP H0528797 A JPH0528797 A JP H0528797A JP 3210165 A JP3210165 A JP 3210165A JP 21016591 A JP21016591 A JP 21016591A JP H0528797 A JPH0528797 A JP H0528797A
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- JP
- Japan
- Prior art keywords
- potential
- test mode
- semiconductor memory
- turned
- signal
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- Pending
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Abstract
(57)【要約】
【目的】 行選択線とビット線とのショート箇所に流れ
るリーク電流を容易に観測できる半導体記憶装置を得る
ことを目的とする。 【構成】 半導体記憶装置の内部にテストモード検出手
段と電位供給手段とを備え、テストモード時に増幅手段
を動作させないまま、行選択線に前記電位供給手段より
電位を与えるように構成する。
るリーク電流を容易に観測できる半導体記憶装置を得る
ことを目的とする。 【構成】 半導体記憶装置の内部にテストモード検出手
段と電位供給手段とを備え、テストモード時に増幅手段
を動作させないまま、行選択線に前記電位供給手段より
電位を与えるように構成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に不良解析の容易化に関するものである。
し、特に不良解析の容易化に関するものである。
【０００２】
【従来の技術】図３は従来の半導体記憶装置を示す構成
図であり、図において１は制御回路、２は行デコーダ、
３ａ，３ｂはセンスアンプ、４は行選択線ＷＬo 、５は
行選択線ＷＬO ４につながるメモリセル、６はセンスア
ンプ３とメモリセル５につながるビット線ＢＬo であ
る。
図であり、図において１は制御回路、２は行デコーダ、
３ａ，３ｂはセンスアンプ、４は行選択線ＷＬo 、５は
行選択線ＷＬO ４につながるメモリセル、６はセンスア
ンプ３とメモリセル５につながるビット線ＢＬo であ
る。
【０００３】次に、動作について説明する。図４は従来
の装置の読み出し動作時の各信号のタイミング図であ
る。行選択線ＷＬo ４を高電位とする場合、まず行選択
線ＷＬo ４を選択するアドレス信号ＡＤＲを入力する。
次に、行アドレスストローブ信号／ＲＡＳを低電位にし
てアドレス信号ＡＤＲを取り込む。このアドレス信号Ａ
ＤＲを行デコーダ２でデコードして行選択線ＷＬo ４が
立ち上がる。これより一定時間経過後、センスアンプ３
ａあるいは３ｂが作動して、ビット線ＢＬo ６の電位を
基準電位と比較し、ビット線ＢＬo ６の電位の方が高け
れば（低ければ）、ビット線ＢＬo ６を“Ｈ”(^Ｌ")に
バイアスする。
の装置の読み出し動作時の各信号のタイミング図であ
る。行選択線ＷＬo ４を高電位とする場合、まず行選択
線ＷＬo ４を選択するアドレス信号ＡＤＲを入力する。
次に、行アドレスストローブ信号／ＲＡＳを低電位にし
てアドレス信号ＡＤＲを取り込む。このアドレス信号Ａ
ＤＲを行デコーダ２でデコードして行選択線ＷＬo ４が
立ち上がる。これより一定時間経過後、センスアンプ３
ａあるいは３ｂが作動して、ビット線ＢＬo ６の電位を
基準電位と比較し、ビット線ＢＬo ６の電位の方が高け
れば（低ければ）、ビット線ＢＬo ６を“Ｈ”(^Ｌ")に
バイアスする。
【０００４】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、行選択線ＷＬo ４
とビット線ＢＬo ６がショートしている場合に、行選択
線ＷＬo ４を高電位に保ってショート箇所のリーク電流
を観測しようとしても、センスアンプ３ａ，３ｂが働い
てショートしているビット線ＢＬo ６の電位を“Ｈ”に
バイアスしてしまうため、行選択線ＷＬo ４とビット線
ＢＬo ６の電位差が小さくなってリーク電流の観測が行
えないという問題があった。
は以上のように構成されているので、行選択線ＷＬo ４
とビット線ＢＬo ６がショートしている場合に、行選択
線ＷＬo ４を高電位に保ってショート箇所のリーク電流
を観測しようとしても、センスアンプ３ａ，３ｂが働い
てショートしているビット線ＢＬo ６の電位を“Ｈ”に
バイアスしてしまうため、行選択線ＷＬo ４とビット線
ＢＬo ６の電位差が小さくなってリーク電流の観測が行
えないという問題があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、行選択線とビット線とのショー
ト箇所に流れるリーク電流を容易に観測できる半導体記
憶装置を得ることを目的とする。
ためになされたもので、行選択線とビット線とのショー
ト箇所に流れるリーク電流を容易に観測できる半導体記
憶装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、テストモード検出回路がデバイスをテストモ
ードに入れるタイミング信号を受けてテストモードを検
出し、前記テストモード検出回路がテストモードを検出
したことに応答して、前記増幅手段を動作させない状態
のまま、電位供給回路もしくは外部より電位を与えるた
めの入力端子より行選択線に電位を与えて高電位にする
ものである。
憶装置は、テストモード検出回路がデバイスをテストモ
ードに入れるタイミング信号を受けてテストモードを検
出し、前記テストモード検出回路がテストモードを検出
したことに応答して、前記増幅手段を動作させない状態
のまま、電位供給回路もしくは外部より電位を与えるた
めの入力端子より行選択線に電位を与えて高電位にする
ものである。
【０００７】
【作用】この発明における半導体記憶装置は、センスア
ンプを動作させないまま行選択線を高電位にすることに
より、ビット線の電位を変化させることなく行選択線の
みを高電位とする事ができるので、ショート箇所に流れ
るリーク電流を安定して観測する事が可能となり、故障
解析が容易となる。
ンプを動作させないまま行選択線を高電位にすることに
より、ビット線の電位を変化させることなく行選択線の
みを高電位とする事ができるので、ショート箇所に流れ
るリーク電流を安定して観測する事が可能となり、故障
解析が容易となる。
【０００８】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体記憶装置
を示す構成図であり、図において７はテストモード検出
回路、２は行デコーダ、３ａ，３ｂはセンスアンプ、４
は行選択線ＷＬo 、５はメモリセル、６はビット線ＢＬ
o 、８はテストモード信号Ｔが高電位（以下Ｈｉｇｈ）
の時動作する行選択線ＷＬo ４への電位供給回路、９
ａ，９ｂは電位供給回路８と行選択線ＷＬo ４の間にあ
るゲート、１０ａ，１０ｂはそれぞれゲート９ａ，９ｂ
の制御を行う信号、φ0 ，φ1 はＨｉｇｈの時にそれぞ
れゲート９ａ，９ｂを開き行選択線ＷＬo ４に電位供給
回路８からの電位を供給する信号、１１ａ，１１ｂはそ
れぞれφ0 ，φ1 がＨｉｇｈの時に電位供給回路８から
高電位を与えられる行選択線のグループである。
する。図１はこの発明の一実施例による半導体記憶装置
を示す構成図であり、図において７はテストモード検出
回路、２は行デコーダ、３ａ，３ｂはセンスアンプ、４
は行選択線ＷＬo 、５はメモリセル、６はビット線ＢＬ
o 、８はテストモード信号Ｔが高電位（以下Ｈｉｇｈ）
の時動作する行選択線ＷＬo ４への電位供給回路、９
ａ，９ｂは電位供給回路８と行選択線ＷＬo ４の間にあ
るゲート、１０ａ，１０ｂはそれぞれゲート９ａ，９ｂ
の制御を行う信号、φ0 ，φ1 はＨｉｇｈの時にそれぞ
れゲート９ａ，９ｂを開き行選択線ＷＬo ４に電位供給
回路８からの電位を供給する信号、１１ａ，１１ｂはそ
れぞれφ0 ，φ1 がＨｉｇｈの時に電位供給回路８から
高電位を与えられる行選択線のグループである。
【０００９】次に、この発明の一実施例による半導体記
憶装置の動作について説明する。図２は図１の半導体記
憶装置動作時の各信号のタイミング図である。まず、こ
の発明の機能を働かせるためにテストモードに入る必要
があるが、ここでは一例として、第２図ｔ1 に示した、
公知のＷＣＢＲのタイミング信号の組み合わせにてテス
トモードに入るものとする。
憶装置の動作について説明する。図２は図１の半導体記
憶装置動作時の各信号のタイミング図である。まず、こ
の発明の機能を働かせるためにテストモードに入る必要
があるが、ここでは一例として、第２図ｔ1 に示した、
公知のＷＣＢＲのタイミング信号の組み合わせにてテス
トモードに入るものとする。
【００１０】テストモードに入るテストモード信号Ｔが
Ｈｉｇｈとなると、これをトリガーとして、電位供給回
路８が電位Ｖｃｃを発生する。時刻ｔ1 の外部アドレス
信号ＥｘｔＡＤＲによってφ0 又はφ1 の一方がＨｉｇ
ｈとなり、他方はＬｏｗとなる。本実施例ではφ0 がＨ
ｉｇｈとなった場合について説明する。
Ｈｉｇｈとなると、これをトリガーとして、電位供給回
路８が電位Ｖｃｃを発生する。時刻ｔ1 の外部アドレス
信号ＥｘｔＡＤＲによってφ0 又はφ1 の一方がＨｉｇ
ｈとなり、他方はＬｏｗとなる。本実施例ではφ0 がＨ
ｉｇｈとなった場合について説明する。
【００１１】φ0 がＨｉｇｈになったことにより、通常
閉じているゲート９ａが開き、Ｖｃｃが行選択線の１つ
のグループ１１ａに与えられ、高電位を保つ。ここでテ
ストモードは、一度入ってしまうと／ＲＡＳオンリーリ
フレッシュを行うまで抜けられない。すなわち、／ＲＡ
ＳをＨｉｇｈに戻してもテストモード信号Ｔ，φ0 が保
持される。よって、時刻ｔ2 において／ＲＡＳをＨｉｇ
ｈにすると、デバイスはスタンバイ状態に入り、センス
アンプは作動しなくなり、ビット線は常に１／２Ｖｃｃ
にバイアスされた状態を保ち、同時に、信号ＴがＨｉｇ
ｈのままなので行選択線群１１ａはＶｃｃに保たれる。
ここで、行選択線ＷＬo ４とビット線ＢＬo ６がショー
トしているとすれば、リーク電流が流れ続けることにな
り、リーク電流の観測装置を用いて、これを容易に観測
する事が可能となる。
閉じているゲート９ａが開き、Ｖｃｃが行選択線の１つ
のグループ１１ａに与えられ、高電位を保つ。ここでテ
ストモードは、一度入ってしまうと／ＲＡＳオンリーリ
フレッシュを行うまで抜けられない。すなわち、／ＲＡ
ＳをＨｉｇｈに戻してもテストモード信号Ｔ，φ0 が保
持される。よって、時刻ｔ2 において／ＲＡＳをＨｉｇ
ｈにすると、デバイスはスタンバイ状態に入り、センス
アンプは作動しなくなり、ビット線は常に１／２Ｖｃｃ
にバイアスされた状態を保ち、同時に、信号ＴがＨｉｇ
ｈのままなので行選択線群１１ａはＶｃｃに保たれる。
ここで、行選択線ＷＬo ４とビット線ＢＬo ６がショー
トしているとすれば、リーク電流が流れ続けることにな
り、リーク電流の観測装置を用いて、これを容易に観測
する事が可能となる。
【００１２】本発明の一実施例においては、行選択線Ｗ
Ｌo ４を２つのグループ１１ａ，１１ｂに分割したが、
これを更に多数に分割し、それらのうちの１つのみを選
択可能とする事も、或いは、行選択線全てを同時に選択
可能とする事も、本実施例から容易に類推することがで
きる。
Ｌo ４を２つのグループ１１ａ，１１ｂに分割したが、
これを更に多数に分割し、それらのうちの１つのみを選
択可能とする事も、或いは、行選択線全てを同時に選択
可能とする事も、本実施例から容易に類推することがで
きる。
【００１３】また、電位供給回路８の供給する電位は電
源電圧Ｖｃｃに限定されず、更に電位供給回路８の代わ
りに外部から電位を与えるための入力端子を設けても、
リーク電流を容易に観測することが可能となり、本発明
の機能は損われない。
源電圧Ｖｃｃに限定されず、更に電位供給回路８の代わ
りに外部から電位を与えるための入力端子を設けても、
リーク電流を容易に観測することが可能となり、本発明
の機能は損われない。
【００１４】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、テストモード検出時に、スタンバイ状
態のまま行選択線を高電位にするように構成したので、
不良解析を容易に行える半導体記憶装置が得られる効果
がある。
憶装置によれば、テストモード検出時に、スタンバイ状
態のまま行選択線を高電位にするように構成したので、
不良解析を容易に行える半導体記憶装置が得られる効果
がある。
【図１】この発明の一実施例による半導体記憶装置の構
成を示すブロック図。
成を示すブロック図。
【図２】この発明の一実施例による半導体記憶装置の動
作を示すタイミング図。
作を示すタイミング図。
【図３】従来の半導体記憶装置の構成を示すブロック
図。
図。
【図４】従来の半導体記憶装置の動作を示すタイミング
図。
図。
２ 行デコーダ
３ センスアンプ
４ 行選択線ＷＬo
５ メモリセル
６ ビット線ＢＬo
７ テストモード検出回路
８ 電位供給回路
Claims (2)
- 【請求項１】 メモリセルを構成するトランジスタの
ゲートにつながる行選択線と、ビット線の電位を“Ｈ”
または“Ｌ”に変化させる増幅手段とを有する半導体記
憶装置において、 デバイスをテストモードに入れるタイミング信号を受け
てテストモードを検出する、テストモード検出回路と、 前記テストモード検出回路がテストモードを検出したこ
とに応答して、前記増幅手段を動作させない状態のま
ま、行選択線に電位を与えて高電位にする電位供給回路
とを備えたことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の電位供給回路の代わり
に、外部から電位を与えるための入力端子を備えたこと
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210165A JPH0528797A (ja) | 1991-07-25 | 1991-07-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210165A JPH0528797A (ja) | 1991-07-25 | 1991-07-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528797A true JPH0528797A (ja) | 1993-02-05 |
Family
ID=16584848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3210165A Pending JPH0528797A (ja) | 1991-07-25 | 1991-07-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528797A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009020948A (ja) * | 2007-07-11 | 2009-01-29 | Elpida Memory Inc | 半導体記憶装置 |
-
1991
- 1991-07-25 JP JP3210165A patent/JPH0528797A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009020948A (ja) * | 2007-07-11 | 2009-01-29 | Elpida Memory Inc | 半導体記憶装置 |
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