CN1917083A - 半导体存储器件 - Google Patents

Abstract

本发明提供一种能够高速动作、面积小、功耗低、并装载了强电介质的半导体存储器件。本发明的半导体存储器件包括：多个以矩阵状排列的存储单元MC、在行方向上排列的多根位线BL和多根板线电位供给线SCP，在列方向上排列的多根字线WL和多根板线CP，分别与上述多个位线电连接、在列方向上排列的多个读出放大器SA，在列方向上排列、驱动该板线电位供给线SCP的多个板线电位供给电路CPD，以及将板线电位供给线SCP与多根板线CP电连接的装置；其中，多个板线电位供给线SCP分别在同一根板线CP上的不同位置上与该板线CP电连接。

Description

半导体存储器件

技术领域

本发明涉及一种半导体存储器件；特别涉及应用于装载有强电介质的半导体存储器件的情况下的有效技术。

背景技术

近年来，已知通过用强电介质膜作为电容的绝缘膜而使数据的存储非易失的半导体存储器件。

强电介质的极化状态的过渡显示了滞后特性，即使施加在强电介质上的电压变为0V，在强电介质上仍残留着残留极化，利用残留极化进行数据非易失的存储。

为了将非易失性数据从强电介质电容中读出，需要对强电介质电容施加电压；一般地，驱动构成强电介质电容的电极的板线(plateline)，来进行数据读出。

板线驱动着排列于字线方向上的多个存储单元，但与以一般的动态方式的半导体存储器件中所使用的由硅氧化膜形成的电容相比，板线驱动的强电介质电容的容量非常大，与板线相连的负载电容变得过大。另外，由于板线使用Ir或IrO作为构成材料，因此电阻较大。

这种与板线相连的负载电容过大、以及板线的高电阻使存储器件的访问时间显著增大。

而另一方面，存在为了在适合的速度下驱动板线而必须使用驱动能力大的MOS晶体管从而增大功耗和布图面积的问题。

因此，作为改善在上述现有的课题中板线的负载电容过大、以及布图面积增大的方法，提出了板线分割方式、板线电位固定方式等的电路方式、以及电路动作。

以下，对现有的装载了强电介质的半导体存储器件进行说明。

首先，在第1现有方式中由于板线驱动方式不能避免上述问题，因而公开了不驱动板线而在板线的电位固定的状态下工作的半导体电路(例如参照日本专利公开特开10-162587号公告，以下称为专利文献1)。根据该方式，由于不驱动板线，可以省略板线驱动时间，防止访问时间的增大。

另外，作为第2现有方式的板线分割方式，示出了对一根字线设置多根板线的半导体电路(例如参照日本专利公开特开10-162589号公告，以下称为专利文献2)。根据该方式，由于对一根字线设置了多根板线，因此有可能仅使需要的存储单元动作，可以防止板线的负载电容增大，也可以防止访问时间的增大。

然而，在上述现有技术中有以下的课题。这里，由于在专利文献1和2的任何一个中均未特别规定布图，因此，假定为一般的布图来说明。

首先，在专利文献1的方式中，通常认为是如图11所示的布图。下面，参照图11对该布图进行说明。

图11是说明第1现有方式的半导体存储器件的平面图。这里，在半导体存储器件中：排列着多个在列方向DWL上延伸的字线WL，排列着多个在行方向DBL上延伸的位线BL；配置着一个大小为存储阵列MA程度的尺寸的板线CP；在存储阵列MA的行方向DBL上、按与存储阵列MA相邻方式排列着读出放大器电路SA，在存储阵列MA的列方向DWL上、按与存储阵列MA相邻的方式排列着板线电位供给电路CPD；位线BL与读出放大器电路SA连接；板线CP与板线电位供给电路CPD连接。

虽然该电路方式使用了固定板线CP电位的工作方式；但是，通常，在存储阵列MA的端部来为板线提供电位。然而，通过本发明者的分析可以知道：仅在存储阵列的周围提供板线电位的情况下，在特定的存储单元工作时，对于配置在该工作的存储单元周围的那些不工作的存储单元而言，由于板线的电阻较高，因此该板线的电位容易暂时产生局部下冲(undershoot)或上冲(overshoot)，从而产生了存储单元数据保持劣化的问题。

例如，在使图11中的Pos1存储单元工作的情况下，Pos1附近的板线电位改变；而不工作的Pos2附近的板线电位，虽然是从存储单元周围提供了板线电位，但由于板线的电阻高会引起供给不足，Pos1的板线电位改变之后，会造成Pos2附近的板线电位也发生改变，进而Pos2附近的存储单元发生简单的写入动作，导致存储单元的数据保持劣化。

另外，对于该问题，如果将存储单元阵列小规模化，需要设置更多的板线电位生成电路CPD，从而使半导体存储器件面积变大。

其次，在专利文献2的方式中，通常认为是如图12所示的布图。

以下，参照图12说明该布图。

图12是说明第2现有方式的半导体存储器件的平面图。这里，半导体存储器件包括：排列着在列方向DWL延伸的板线CP和字线WL(这里，相对于一根字线排列有两根板线CP)；排列着在行方向DBL上延伸的位线BL；在存储阵列MA的行方向DBL、以与存储阵列相邻的方式排列着读出放大器电路SA，在存储阵列MA的列方向上、以与存储阵列相邻的方式排列着板线电位供给电路CPD；位线BL与读出放大器电路SA连接；板线CP与板线电位供给电路CPD连接。

在该方式中，如果进一步使装载有强电介质的半导体存储器件小型化、提高集成度，那么板线CP的负载电容、电阻就成为不可忽视的水平，在进一步高速化方面产生问题。

另外，相对于该课题，如果提高驱动板线CP的能力，就必须对板线电位生成电路CPD使用驱动能力大的晶体管，从而导致板线电位发生电路CPD的面积增大。

如果再对板线CP进行分割来处理该问题，就必须设置多个板电位生成电路，从而导致强电介质存储器件的面积增大。

发明内容

鉴于上述问题，本发明的目的在于，通过调整向板线提供电位的布图，从而提供一种可以高速工作、并可以实现小面积、且低功耗的装载有强电介质的半导体存储器件。

为了解决上述问题，本发明在半导体存储器件中，在与位线相同的方向上，配置了一个或多个向配置在与字线相同的方向上的板线供电的板电位供给线。

本发明的半导体存储器件包括：排列成矩阵状的多个存储单元；排列于行方向上的多根位线和多根板电位供给线；排列于列方向上的多根字线和多根板线；与上述多根位线的每个分别电连接并排列于列方向上的多个读出放大器电路；排列于列方向上的多个板线电位供给电路；将上述多根板电位供给线的每个分别与上述多个板线的每个电连接的装置；和将上述多根板电位供给线的每个分别与上述多个板线电位供给电路的每个电连接的装置，其中上述多根位线的每个与排列于同一行的上述多个存储单元的每一个共同地连接；上述多根字线和上述多个板线的每个共同地与排列于同一列的存储单元的每一个连接；上述多个存储单元的每个的栅电极通过与上述字线相连选择晶体管与上述位线电连接，同时具有与上述板线电连接的电容；上述多个板电位供给线的每个在同一板线上相互不同的位置上与该板线电连接。

本发明具有如下效果：使从多根板线供电线向一根板线提供电位成为可能；可以防止板线驱动的延迟；使板线电位稳定、板线的驱动高速化成为可能；另外还可以使各个板线电位供给电路小面积化。

由于可以对于在列方向上延伸的多根板线最少配置一个板线供电电路，因此可以达到使板线电位供给电路面积减小的效果。

另外，在配置在列方向上的多个存储单元列中，通过在存储单元列间不配置板线电位供给电路，可以提高存储单元排列的周期性，达到增加存储单元的形状形成的形状稳定性、进而可以减小存储单元特性的偏差的效果。

在本发明的半导体存储器件中，上述电容优选强电介质电容或高电介质电容。

另外，在本发明的半导体存储器件中，上述板电位供给线优选用与上述位线相同的层形成。

根据该结构，由于可以不设置新的布线层而设置板电位供给线，因此不会导致加工工序的增加，可以容易地制造板电位供给线。

另外，根据该结构，由于板电位供给线使用了可以高速工作的位线的电阻特性、负载电容，因此通过使用与位线宽度相等或比位线更宽的布线，可以比位线的驱动时间更高速地动作，使板线的驱动高速化，进而使强电介质存储器件的高速动作成为可能。

另外，在本发明的半导体存储器件中，上述板电位供给线优选用与上述位线不同的层来形成。

根据本结构，与用与上述位线相同的层来形成上述板电位供给线的情况相比，板电位供给线的宽度可以更大，因此可以使存储器件的动作实现高速化。

另外，在发明的半导体存储器件中，优选地，上述板电位供给线分别配置为与上述多个位线大致相同的形状，或者其与相邻的位线的间隔是与相邻的2根位线的间隔大致相同的间隔。

根据本发明的结构，通过周期地配置板电位供给线和位线，可以达到提高集成度，使强电介质存储器件面积减小的效果。另外，可以提高形状的稳定性和平坦性，进而减小板电位供给线和位线的电阻特性和负载电容的偏差。

在本发明的半导体存储器件中，上述多个板电位供给线也可以分别以与上述多个位线不同的形状形成。

根据本结构，板电位供给线的宽度可以比位线的宽度大，因此，可以使存储器件的高速动作成为可能。

另外，在本发明的半导体存储器件中，上述多个存储单元在列方向上至少被分为2个存储单元群，在同一列上排列的且属于不同的存储单元群的存储单元优选地连接于不同的板线。

根据该结构，由于对应于一根字线的板线被分割，因此可以减小该被分割的一根板线的负载电容。因此，能够得到如下效果：可以稳定板线电位，可以更高速地驱动板线，以及可以使各自的板线电位供给电路面积进一步减小。

另外，在本发明的半导体存储器件中，优选地，利用分别将各板线电位供给电路选择地电连接于上述各板线电位供给线的装置，上述板线电位供给电路的每一个分别有选择地工作。

根据该结构得到效果如下：由于可以使各板线电位供给电路分别有选择的工作，因此可以降低功耗。

另外，本发明的半导体存储器件中，将上述各板线电位供给线与上述各板线电连接的装置优选地是选择电路。

根据该结构，由于可以由一个板电位供给线有选择地驱动多根板线中所需数量的板线，因此可以减小面积和降低功耗。

另外，本发明的半导体存储器件中，优选地，将上述各板电位供给线分别与上述多根板线电连接的装置是至少包含一个的晶体管选择电路。

根据该结构，与上述相同，由于可以由一个板电位供给线来有选择地驱动多个板线中所需数量的板线，因此可以减小面积和降低功耗。

另外，本发明的半导体存储器件中，优选地，上述选择电路中所包含的晶体管中的至少一个晶体管的栅极与上述字线相连。

根据该结构，得到效果如下：由于板线可以与字线同步驱动，因此半导体存储器件的电路结构、动作方式变得容易。另外，由于字线和该晶体管的栅极可以以共用的布线构成，也可以使存储单元面积减小。

在本发明的半导体存储器件中，优选地，上述选择电路中所包含的晶体管中的至少一个晶体管的栅极连接于板线驱动信号线。

根据该结构，由于板线可以与字线异步地驱动，因此可以固定板线电位供给线的电压，使电路的高速化成为可能。另外，由于通过固定板线电位供给线的电位，没有必要驱动板线电位供给线，因此可以减小板线电位供给电路的电路规模；还可以减小板线电位供给电路的功耗；并可以减小板线电位供给电路的面积。

在本发明的半导体存储器件中，优选地，上述各板线电位供给电路配置于在列方向上排列的上述多个读出放大器电路中的2个之间。

根据该结构，得到如下效果：通过将读出放大器电路和板线电位供给电路排列在相同列方向上，可以提高电路排列的周期性；提高电路图案形状形成的形状稳定性，进而可以减小读出放大器电路和板线电位供给电路的特性偏差。

在本发明的半导体存储器件中，将上述各板电位供给线和上述多个板线分别电连接的装置是导电性材料，优选地，将上述各板电位供给线与上述多个板线分别直接电连接。

根据该结构，可以容易地实现固定板线的电位的动作方式。特别地，通常只在存储单元阵列的周围部分向板线提供电位，因此动作时、配置在动作的存储单元周围的存储单元的板线电阻高，且在局部容易发生板线的电位的下冲或上冲；进而，存在存储单元数据保持的劣化的问题。而根据本结构，可以在相对于板线的行方向上以及列方向上的多个位置上供电，因此可以稳定板线的电压。

另外，在本发明的半导体存储器件中，优选地，上述各板线电位供给电路为电源布线。

根据该结构，由于向板线供电的电路结构简单且占有面积变小，因此使半导体存储器件易于设计。另外，对板线的供电能力也可以充分。

本发明的半导体存储器件包括：多个存储单元；在行方向上延伸的位线和板电位供给线；在列方向上延伸的字线及板线；与上述位线电气连接的读出放大器电路；为上述板线提供电位的板线电位供给电路，其中，至少在行方向或列方向上排列多个上述的存储单元；同一行中的存储单元通过同一根位线访问数据；同一列上的存储单元由同一根字线选择，而且通过同一根板线提供给板线电位；上述板线电位供给线与板线在其交叉部分上电连接。

根据本结构，通过从多个板电位供给线向一根板线提供电压，可以实现板线的驱动的高速化；另外，板线供电电路的数量为一个，因此可以缩小板线电位供给电路的占有面积。

另外，在本发明的半导体存储器件中，电连接上述板线电位供给线与上述多个板线的装置是导电性材料，优选地，将上述板线电位供给线与上述多个板线直接电连接。

根据本结构，可以获得易于实现固定板线电位的动作方式的效果。

另外，在本发明的半导体存储器件中，优选地，上述板线电位供给电路为电源布线。

根据本结构，由于为板线提供电压的电路结构简单且占有面积小，因此半导体存储器件设计容易。另外，为板线提供电压的能力可以充足。

在本发明的半导体存储器件中，优选地，上述多个存储单元仅在列方向上排列为一列；在上述行方向上延伸的位线和板电位供给线分别排列多个；上述读出放大器电路在列方向上排列多个；各读出放大器电路与对应的位线电连接；上述板线电位供给电路在列方向上排列多个；各板线电位供给电路与对应的板线电位供给线电连接；在上述列方向上延伸的字线和板线与上述排列成一列的多个存储单元共同地连接；上述多个存储单元的每一个的栅极分别通过与上述字线相连的选择晶体管与上述位线电连接，同时，具有与上述板线电气连接的强电介质电容；上述多个板线电位供给线在同一板线上至少一个位置上与该板线电连接。

根据该结构，可以从多个板电位供给线向1个板线提供电位，能够实现高速驱动板线。

在本发明的半导体存储器件中，优选地，上述多个存储单元仅在行方向上排列一列；分别排列了多个在上述列方向延伸的字线和板线；相对于上述多个存储单元设置了一个上述读出放大器，并与上述位线电连接；相对于上述多个存储单元设置了一个上述板线电位供给电路、并与上述板电位供给线电连接；在上述行方向上延伸的位线和板线电位供给线与上述排列成一列的多个存储单元共同地连接；上述多个存储单元的每一个的栅极通过与上述字线相连的选择晶体管与上述位线电连接，同时，具有与上述板线电连接的强电介质电容；与上述一个板线电位供给电路相连接的板电位供给线与上述多个板线电连接。

根据该结构，可以利用一根板电位供给线为多个板线提供板电压。因此，不需要为多根板线每根都设置板线电位供给电路，可以减小板线电位供给电路的占有面积。

如上所述，根据本发明的半导体存储器件，将为与字线相同方向上配置的板线提供板线电位的板线电位供给线配置在与位线相同的方向上，据此可以得到板线驱动的高速化和板线电位供给电路的高集成化的半导体存储器件。

附图说明

图1是根据本发明实施方式1的半导体存储器件的平面图。

图2是根据本发明实施方式2的半导体存储器件的平面图。

图3是根据本发明实施方式3的半导体存储器件的平面图。

图4是根据本发明实施方式4的半导体存储器件的平面图。

图5(a)是本发明实施方式1的半导体存储器件中的存储单元的平面图。

图5(b)是图5(a)的A1-A1’剖面图。

图5(c)是图5(a)的A2-A2’剖面图。

图5(d)是图5(a)的B1-B1’剖面图。

图5(e)是图5(a)的存储单元阵列电路示意图。

图6(a)是在实施方式2的半导体存储器件中的存储单元阵列平面图。

图6(b)是图6(a)的A1-A1’剖面图。

图6(c)是图6(a)的A2-A2’剖面图。

图6(d)是图6(a)的B1-B1’剖面图。

图6(e)是图6(a)的存储单元阵列的电路示意图。

图7(a)是在实施方式3的半导体存储器件中的存储单元阵列平面图。

图7(b)是图7(a)的A1-A1’剖面图。

图7(c)是图7(a)的A2-A2’剖面图。

图7(d)是图7(d)的B1-B1’剖面图。

图7(e)是图7(a)的存储单元阵列的电路示意图。

图8(a)是在实施方式4的半导体存储器件中的存储单元阵列的平面图。

图8(b)是图8(a)的A1-A1’剖面图。

图8(c)是图8(a)的A2-A2’剖面图。

图8(d)是图8(a)的B1-B2’剖面图。

图8(e)是图8(a)的存储单元阵列的电路示意图。

图9是本发明实施方式5的半导体存储器件的平面图。

图10(a)是实施方式5的半导体存储器件中的存储单元阵列的平面图。

图10(b)是图10(a)的A1-A1’剖面图。

图10(c)是图10(a)的A2-A2’剖面图。

图10(d)是图10(a)的B1-B1’剖面图。

图10(e)是图10(a)的存储单元阵列的电路示意图。

图11是专利文献1公开的现有的半导体存储器件的平面图。

图12是专利文献2公开的现有的半导体存储器件的平面图。

图13(a)是本发明实施方式6的半导体存储器件中，位线和板线电位供给线由不同层形成的例子的平面图。

图13(b)是图13(a)的A1-A1’剖面图。

图13(c)是图13(a)的A2-A2’剖面图。

图13(d)是图13(a)的B1-B1’剖面图。

图13(e)是图13(a)的存储单元阵列的电路示意图。

图14(a)是本发明实施方式7的半导体存储器件中位线和板线电位供给线由不同层形成的另一个例子的平面图。

图14(b)是图14(a)的A1-A1’剖面图。

图14(c)是图14(a)的A2-A2’剖面图。

图14(d)是图14(a)的B1-B1’剖面图。

图14(e)是图14(a)的存储单元阵列的电路示意图。

图15是在本发明实施方式8的半导体存储器件中，上述实施方式1的板线电位供给线的宽度比位线宽度宽的例子的平面图。

图16是在本发明实施方式9的半导体存储器件中，将上述实施方式1的板线电位供给电路配置在排列于列方向上的多个读出放大器电路间隔之外的例子的平面图。

图17(a)是本发明实施方式10的半导体存储器件中，一个板线电位供给电路与四根板线电位供给线相连接的例子。

图17(b)是本发明实施方式10的半导体存储器件中，一个板线电位供给电路与两根板线电位供给线相连接的例子。

图17(c)是上述实施方式1的板线电位供给电路和板线电位供给线的连接。

图18(a)是在本发明实施方式11的半导体存储器件中，通过选择装置将上述实施方式1的板线电位供给线与板线电位供给电路相连接的例子。

图18(b)示出装置将四个板线电位供给线分别通过选择装置连接到一个板线电位供给电路的例子。

图18(c)示出将两个板线电位供给线分别通过选择装置连接到一个板线电位供给电路的例子。

图19示出的是在本发明实施方式12的半导体存储器件中、图18(c)所示的板线电位供给线和选择装置的连接关系的变化例。

图20(a)是在本发明的实施方式13的半导体存储器件中、通过电源布线为上述实施方式1的板线电位供给线提供电位的例子。

图20(b)是在本发明实施方式13的半导体存储器件中，通过地电源布线固定了上述实施方式1的板线电位供给线的电位的例子。

图21(a)是在本发明实施方式14的半导体存储器件中，上述实施方式1的存储单元阵列中的存储单元的列仅在列方向上排列的例子的平面图。

图21(b)是在本发明实施方式15的半导体存储器件中，上述实施方式1的存储单元阵列的存储单元的列仅在行方向上排列的例子的平面图。

具体实施方式

以下参照附图对本发明的实施方式进行说明。

实施方式1

图1示意性地示出了本发明实施方式1的半导体存储器件的第1平面图。

另外，图5(a)是说明本发明实施方式1的半导体存储器件的第2平面图；是将图1局部放大了的存储单元阵列的详图。图5(b)是图5(a)的A1-A1’剖面图。图5(c)是图5(a)的A2-A2’剖面图。图5(d)是图5(a)的B1-B1’剖面图。图5(e)是图5(a)的存储单元阵列的电路示意图。

如图1所示，本实施方式1的半导体器件101是同时排列了多根在列方向DWL上延伸的板线CP和字线WL、同时排列了多根在行方向DBL上延伸的位线BL和板线电位供给线SCP的器件。另外，按照与存储单元阵列MA的行方向DBL的一侧邻接的方式，在列方向DWL上排列了多个读出放大器电路SA和板线电位供给电路CPD。

成对的两根位线BL和反相位线/BL与同一个读出放大器电路SA连接；板线电位供给线SCP通过布线或插塞(plug)等导电性材料与板线电位供给电路CPD直接连接。

这里，每6根位线(包含反相位线)配置一根板线电位供给线SCP；每3个读出放大器电路SA配置一个上述板线电位供给电路CPD。该板线电位供给电路CPD包含多个电路元件；当对存储单元进行数据访问时，可以以固定的电位驱动板线电位供给线SCP。

另外，如图5(a)～图5(e)所示，本实施方式1的半导体存储器件101中，由在半导体衬底上形成的扩散层OD和在半导体衬底上方形成的字线WL构成存储晶体管Tr。这里，扩散层OD利用位线接触CB与板线CP上方形成的位线BL电连接，或者利用电容接触CS与存储节点SS电连接。在存储节点SS上方，依次形成电容强电介质膜FE和板线CP，来构成电容CAP。板线CP通过板线电位供给接触CSP、存储节点SS、电容接触CS、以及晶体管与扩散层OD相连接；扩散层OD通过晶体管与板线电位供给SCP相连接，晶体管的栅构成字线WL。

另外，板线电位供给线SCP通过位线接触CB与扩散层OD相连接。板线CP通过在扩散层OD上形成的晶体管Tr与板线SCP相连接；该晶体管Tr的栅构成字线WL。

这里，板线电位供给线SCP由与位线BL相同的层形成。上述板电位供给线SCP与上述多根位线BL形状大致相同；该板线电位供给线SCP与相邻的位线BL间的间隔与相邻的2根位线BL的间隔大致相同。

另外，图5(b)～图5(d)中，IR是在半导体衬底上形成的隔离绝缘膜；扩散层OD由该隔离绝缘膜IR而与邻接的扩散层电分离。另外，图5(e)中，MC是存储单元；各存储单元MC利用上述晶体管Tr和电容CAP来构成。

其次，说明作用和效果。

如上所述，根据本实施方式1的半导体存储器件101，采用了一根板线CP在其多个位置上同时为板线提供电压的结构，因此可以防止板线上的驱动电压信号的延迟；同时可以稳定板线电位；可以高速驱动板线。另外，此时，板线电位供给线SCP由与位线BL相同的层形成；不需要增加工艺过程，可以容易地制造板线电位供给线。

另外，一根板线CP由多个板线电位供给电路CPD提供电压；各板线电位供给电路CPD不需要有大的输出能力；可以减小板线电位供给电路的布图面积。实际上，在对存储单元阵列MA和板线电位供给电路CPD以及读出放大器电路SA进行布图设计的结果中，本实施方式1的器件的布图面积可以是现有器件的布图面积的大约70％左右。

即，在本实施方式1中，多根位线BL与板线电位供给线SCP的形状大致相同，并以大致相等的配置间隔配置位线和板线电位供给线；另外，使配置有板线电位供给接触CSP的存储节点SS与未配置板线电位供给接触CSP的存储节点SS的形状大致相同，并将其以大致相等的配置间隔配置；此外，与板线CP电连接的电容接触CS与未与板线CP电连接的电容接触CS的形状相同，并以大致相等的配置间隔配置；与板线CP电连接的扩散层OD和未与板线电连接的扩散层OD的形状相同，并以大致相等的配置间隔配置；位线BL与板线电位供给线SCP保持周期性配置，且存储节点SS、电容接触CS以及扩散层OD也保持周期性配置。

这样，通过较多的同一形状、同一间隔的配置，可以提高形状的稳定性、平坦性，在提高制造工艺稳定性的同时，也可以提高集成度；因此，可以减小电容特性、元件特性的偏差，可以实现高精度的半导体存储器件。

另外，板线电位供给电路CPD与读出放大器电路SA保持周期性并大致排列在同一列上；因此，同上所述，由于形状的稳定化和平坦化，能实现制造工艺的稳定化、高集成度化，并且，由于元件特性偏差的减小，可以实现高精度的半导体存储器件。

即，本发明有如下效果：配置在列方向上的多个存储单元列中，由于在存储单元列间未配置板线电位供给电路，因此，可以提高存储单元排列的周期性；在存储单元的形状形成时，增加形状的稳定性，进而可以减小存储单元特性的偏差。

另外，在板线电位供给线SCP和板线CP之间，设置了与之电连接的晶体管Tr；可以选择地驱动可与板线电位供给线SCP电连接的多根板线CP。

另外，以在板线电位供给线SCP和板线CP间所设置的晶体管Tr的栅作为字线WL，可以自动选择与所选择的字线WL相连接的存储单元MA的板线CP，因此，对板线的选择上，不需要新设置用于选择板线的信号，因此可以易于实现包含了选择板线CP的电路的本半导体存储器件的电路结构。

另外，一根板线电位供给线SCP与一个板线电位供给电路CPD连接，可以对各板线电位供给线提供不同的电压。如此，一个板线电位供给电路CPD连接到一根板线电位供给线SCP上的电路结构主要用于驱动板线类型的存储单元阵列中；而提供给每根板线电位供给线的电位是可变的，因此可以实现低功耗。

此外，在存储阵列中的板线电位供给线SCP、存储节点SS、电容接触CS、扩散层OD等的形状及布图并不限于上述实施方式1的内容。

例如，位线BL和板线电位供给线SCP二者的形状或与相邻位线的配置间隔可以不同。配置有板线电位供给接触CSP的存储节点SS和未配置板线电位供给接触CSP的存储节点SS，其形状和与邻接的存储节点的配置间隔也可以不同。与板线CP电气连接的扩散层OD和未与板线CP电气连接的扩散层OD，其形状以及与邻接的扩散层的配置间隔等也可以不同。对于在列方向上延伸多根板线可以最少配置1个板线电位供给电路，据此，可以使板线电位供给电路面积减小。

这样，即使在板线电位供给线SCP、存储节点SS、电容接触CS、扩散层OD等的形状及布图与上述实施方式1不同的情况下，无论其结构如何，例如，均可得到使板线电位供给线SCP的驱动高速化、使与板线电位供给接触CSP以及板线CP电气相连的电容接触CS的电阻降低的效果。

这里，板线电位供给线SCP每6根位线(包括反相位线)地配置，板线电位供给电路CPD每3个读出放大器SA地配置；邻接的板线电位供给线SCP间所配置的位线的个数或邻接的板线电位供给电路SCP间所配置的读出放大器的个数并不限于此处示出的个数；可以根据存储阵列的结构进行适当的变更。

实施方式2

下面，参照图2和图6对本发明的实施方式2进行说明。

图2示意地表示了本发明的实施方式2的半导体存储器件的第1平面图。

图6(a)是本发明的实施方式2的半导体存储器件的第2平面图；是局部放大了的存储单元阵列的详图。图6(b)是图6(a)的A1-A1’剖面图。图6(c)是图6(a)的A2-’A2’剖面图。图6(d)是图6(a)的B1-B1’剖面图。图6(e)是图6(a)的存储单元阵列电路示意图。

在上述实施方式1中，位线BL和板线电位供给线SCP形成于板线CP的上方；而根据本实施方式2的半导体存储器件，如图2及图6所示，该位线BL和板线电位供给线SCP形成于板线CP的下方。

在上述结构的本实施方式2的半导体存储器件中，由于位线接触CB在板线CP、存储节点SS的下方，因此不需要邻接的电容间的位线接触的配置空间，与上述实施方式1相比，可以提高板线CP、存储节点SS的集成度，可以实现比强电介质存储器件更小的面积。

利用使存储单元阵列的衬底占有面积缩小，板线CP、存储节点SS的高集成度进一步使制造工艺的处理均匀化，与上述实施方式1相比，通过进一步使形状稳定、平坦性，可以实现更高精度的半导体存储器件。

由于与板线电位供给线SCP相连的晶体管栅极与字线相连，因此可以与字线同步地驱动板线，可以使电路的工作方式变得容易，同时，由于字线和晶体管的栅极以共用的布线形成，因此可以得到使存储单元面积小的半导体存储器件。

实施方式3

下面，参照图3和图7对本发明的实施方式3进行说明。

图3示意地表示了本发明的实施方式3的半导体存储器件的第1平面图。

图7(a)是本发明实施方式3的半导体存储器件的第2平面图；是局部放大了的图3的存储单元阵列的详图。图7(b)是图7(a)的A1-A1’剖面图。图7(c)是图7(a)的A2-A2’剖面图。图7(d)是图7(a)的B1-B1’剖面图。图7(e)是图7(a)的存储单元阵列电路示意图。

下面，用图2和图3说明本实施方式3与实施方式2的主要不同点。

根据本实施方式3的半导体存储器件，如图2和图3所示，与本实施方式2相同，排列有多根在列方向DWL上延伸的板线CP和字线WL。但是，虽然在实施方式2中，与字线WL相关的存储单元数和与板线CP相关的存储单元数量相同；但本实施方式3是与板线CP相关的存储单元数量比与字线WL相关的存储单元数量少的结构。

在该结构的本实施方式3中，首先，将板线CP分割而配置，一根板线CP的负载电容可以变小，据此，可以抑制板线CP的驱动延迟，进一步使板线CP的驱动高速化，可以使该板线CP的电位稳定，可以减小各个板线电位供给电路的面积。

根据该结构，可以选择性地使多根板线电位供给电路工作，因此，可以得到低功耗的效果。

实施方式4

下面，参照图4和图8说明本实施方式4。

图4示意地表示了本发明实施方式4的半导体存储器件的第1平面图。

图8(a)是本发明实施方式4的半导体存储器件的第2平面图；是局部放大了的图4的存储单元阵列的详图。图8(b)是图8(a)的A1-A1’的剖面图。图8(c)是图8(a)的A2-A2’剖面图。图8(d)是图8(a)的B1-B1’剖面图。图8(e)是图8(a)的存储单元阵列的电路示意图。

下面，用图2和图4、图6和图8说明本实施方式4与实施方式3的主要不同点。

在上述实施方式2中，如图2和图6所示，排列有在列方向DWL上延伸的板线CP和字线WL；而在本实施方式4中，如图4和图8所示，除了排列有上述实施方式2的板线CP和字线WL以外，还排列有在列方向DWL上延伸的板线驱动信号线CCP。

如图8(c)所示，板线驱动信号线CCP由与字线WL相同的层形成，将与板线电位供给线SCP相连接的晶体管的栅作为板线驱动信号线CCP。

在该结构的本实施方式4中，首先，与板线电位供给线SCP相连的晶体管栅极不是由字线WL而是由板线驱动信号线CCP构成，能够与字线WL异步地驱动板线CP，或能够固定板线电位供给线CP的电位，从而实现电路的高速化。

如上所述，由于固定板线电位供给线SCP的电位不需要驱动板线电位供给线SCP，所以能缩小板线电位供给电路CPD的电路规模；而且，可以减小该板线电位供给电路CPD的功耗；进而，可以减小该板线电位供给电路CPD的面积。

实施方式5

下面，参照图9和图10对本实施方式5进行说明。

图9示意地表示了本实施方式5的半导体存储器件的第1平面图。

图10是本发明实施方式5的半导体存储器件的第2平面图；是局部放大了的图9的半导体存储单元阵列的详图。图10(b)是图10(a)的A1-A1’剖面图。图10(c)是图10(a)的A2-A2’剖面图。图10(d)是图10(a)的B1-B1’剖面图。图10(e)是图10(a)的存储单元阵列电路示意图。

下面，用图2和图9、图6和图10，说明本实施方式5与实施方式2的不同点。

在实施方式2中，如图2所示，相对于在列方向DWL上延伸的多根字线WL，排列了与字线WL相同数量的板线CP；但在本实施方式5中，如图9所示，相对于在列方向上延伸的多根字线WL，配置一根板线CP。

在实施方式2中，如图6所示，板线电位供给线SCP通过位线接触CB、将字线WL作为栅极的晶体管Tr和电容接触CS，与板线CP相连；而在本实施方式5中，如图10(c)所示，板线电位供给线SCP不用通过晶体管而直接利用电容接触CS与板线CP相连。

在本实施方式5中，板线CP按照覆盖在列方向DWL上邻接的多个存储节点SS和在行方向DBL上邻接的多个存储节点SS的方式而配置。

上述结构的本实施方式5的半导体存储器件，具有易于实现固定了板线CP的电位的动作方式的效果。

特别地，对于多根字线WL配置一个板线CP的布图，当指定的存储单元工作时，对于配置在工作的存储单元周围的未工作的存储单元，由于板线电阻高，因此会发生一段时间内所选择的板线CP的电位供给不足，从而容易引起板线电位局部下冲或上冲；进而使存储单元的数据保持劣化。而根据本实施方式5的结构，可以在行方向或列方向上的多个点向对于多根字线WL而配置的一个板线提供电压，因此可以实现板线电位的稳定。

在本实施方式5中，由于在工作时不需要驱动板线电位，因此可以进一步实现强电介质电容的动作的高速化。

另外，本实施方式5中，由于在工作时不需要驱动板线电位，而可以通过固定板线电位供给线SCP的电位，不需要驱动板线电位供给线SCP，因此通过固定板线电位供给线SCP的电位，可以减小板线电位供给电路CPD的电路规模和功耗，另外，可以减小板线电位供给电路CPD的面积。

在上述各实施方式1～5中，半导体存储器件是使用强电介质电容构成存储单元的电容的强电介质存储器；但上述半导体存储器件也可以是对存储单元电容使用了高电介质电容的动态方式的器件。此时，与各实施方式1～5相同，可以实现板线高速驱动和提高板线电位供给电路的集成度。

在上述实施方式1～5中，板线电位供给线SCP由和位线BL相同的层形成，但该板线电位供给线SCP也可以由和位线BL不同的层形成。

实施方式6

图13(a)～(d)是本发明的实施方式6的半导体存储器件。

这里，图13(a)表示存储单元阵列的平面图；图13(b)是图13(a)的A1-A1’剖面图，图13(c)是图13(a)的A2-A2’剖面图；图13(d)是图13(a)的B1-B1’的剖面图。另外，图13(e)是图13(a)的存储单元阵列的电路示意图。

根据本实施方式6的半导体存储器件，如图13(a)～(d)所示，板线电位供给线SCP由构成电容CAP的层上方的层形成，位线BL由构成电容CAP的层下方的层形成。

在上述结构的本实施方式6中，位线BL与实施方式1相同，通过位线接触CB与扩散层OD相连，板线电位供给线SCP与实施方式1不同，通过与位线接触CB不同的其他的布线接触CSC与扩散层OD相连。

在本实施方式6中，如此的板线电位供给线SCP由构成电容CAP的层上方的层形成；位线BL由构成电容CAP的层下方的层形成；与由同层形成板线电位供给线SCP和位线BL的情况相比，可以增大板线电位供给线SCP的布线宽度；据此可以实现对存储单元的数据的高速访问。

在上述实施方式6中，虽然示出了由构成电容CAP层上方的层形成板线电位供给线SCP，由构成电容CAP层下方的层形成位线BL的情况；但位线BL的上下关系也可以与如图13(a)～13(d)所示相反，即，板线电位供给线SCP可以由构成电容CAP层下方的层形成，位线BL可以由构成电容CAP层的上方的层形成。

此时，与上述相同，与板线电位供给线SCP和位线BL由同层形成的情况相比，板线电位供给线SCP的布线宽度可以增大，可以实现对存储单元的高速访问。

实施方式7

图14(a)～图14(d)是本发明实施方式7的半导体存储器件。图14(a)是存储单元阵列的详细平面图；图14(b)是图14(a)的A1-A1’剖面图；图14(c)是图14(a)的A2-A2’剖面图；图14(d)是图14(a)的B1-B1’剖面图。图14(e)是图14(a)的存储单元阵列的电路示意图。

在实施方式2中，板线电位供给线SCP和位线BL分别形成于构成电容CAP的层下方的同一层上；而根据本实施方式7的半导体存储器件，如图14(a)～图14(d)所示，板线电位供给线SCP和位线BL分别由构成电容CAP的层下方的不同的层形成。

上述结构的本实施方式7中，与实施方式2相同，位线BL通过位线接触CB与扩散层OD相连；位线BL上面的板线电位供给线SCP，与实施方式2不同，通过与位线接触CB不同的布线接触CSC与扩散层OD相连。如图14所示的例子中，板线电位供给线SCP的平面图案是栅格状的图案。

在本实施方式7中，板线电位供给线SCP和位线BL分别由构成电容CAP层下方的不同层形成；与由构成电容CAP的层下方的相同层形成的情况相比，板线电位供给线SCP的布线宽度可以增大，因此可以提高对存储单元的数据访问动作的速度。

实施方式8

图15是本发明的实施方式8的半导体存储器件。

在实施方式1～5中，板线电位供给线SCP由与位线BL相同的层形成，而且形状也与位线BL的形状相同；而根据本实施方式8的半导体存储器件的板线电位供给线SCP虽然由与位线BL相同的层形成，但其形状与位线BL不同。

即，本实施方式8的半导体存储器件101a，如图15所示，存储单元阵列MA的板线电位供给线SCP的布线宽度比与实施方式1中的板线电位供给线SCP的布线宽度大。

在上述结构的本实施方式8中，与实施方式1相比，板线电位供给线SCP的电阻更小，可以实现对存储单元的数据访问动作的高速化。

实施方式9

图16是本实施方式9的半导体存储器件。

在实施方式1～8中，在列方向上排列有多个读出放大器电路的列上，各规定位置上的2个读出放大器电路间配置着各板线电位供给电路；而本实施方式9的半导体存储器件101b仅在列方向上排列有多个读出放大器电路的列的外侧，在列方向上排列有多个该板线电位供给电路CDP。

上述结构的本实施方式9的半导体存储器件中，各板线电位供给电路CDP的配置自由度变大；其布图设计变得容易。

实施方式10

图17(a)和(b)表示的是本发明实施方式10的半导体存储器件的例子。

在实施方式1～9中，各板线电位供给电路仅与一根板线电位供给线相连，例如，如图17(c)所示，板线电位供给电路CPD1与板线电位供给线SCP1相连，板线电位供给电路CPD2与板线电位供给线SCP2相连；而本实施方式10的半导体存储器件中，一个板线电位供给电路CPD与多根板线电位供给线SCP相连。即，在如图17(a)所示的例子中，一个板线电位供给电路CPD与四根板线电位供给线SCP1、SCP2、SCP3、SCP4连接，而在图17(b)所示的例子中，板线电位供给电路CPD1与两根板线电位供给线SCP1和SCP2相连，板线电位供给电路CPD2与两根极线电位供给线SCP3和SCP4相连。

在如此结构的本实施方式10中，通过由一个板线电位供给电路为多根板线电位供给线提供板线电位，可以向多根板线电位供给线提供相同的电位，实现板线电位供给线和板线电位的电位稳定。特别地，在使用在固定板线电位供给线的电位的工作方式的情况下，如此的板线电位供给电路和板线电位供给线间的连接结构，可以使电路设计变得容易，并且可以减小电路面积，使板线电位供给线或板线电位稳定。

实施方式11

图18(a)～(c)是本发明实施方式11的半导体存储器件。

在实施方式1～10中，如图17(c)中所示，通过布线或插塞等导电性材料将板线电位供给电路CPD直接与板线电位供给线SCP相连来提供板线电位；而本发明实施方式11的半导体存储器件，如图18(a)、(b)或(c)中所示，通过选择装置(选择电路)将板线电位供给电路CPD与板线电位供给线SCP相连。

作为该选择装置的具体电路例子，例如，可以举出在板线电位供给电路CPD和板线电位供给线SCP间设置开关电路的例子。

图18(a)是板线电位供给电路CPD1通过选择电路SL1与板线电位供给线SCP1相连，板线电位供给电路CPD2通过选择电路SL2与板线电位供给线SCP2相连的例子。在此连接例中，板线电位供给线的驱动不是对板线电位供给电路进行控制，而是对作为上述选择装置的选择电路的导通/关断进行控制，据此可以高速执行。

图18(b)表示一个板线电位供给电路CPD通过选择电路SL(SL1、SL2、SL3、SL4)，分别与4根板线电位供给线SCP(SCP1、SCP2、SCP3、SCP4)相连的例子。

另外，图18(c)表示了一个板线电位供给电路CPD(CPD1、CPD2)分别通过选择电路SL(SL1和SL2、SL3和SL4)分别与两根板线电位供给线SCP(SCP1和SCP2、SCP3和SCP4)相连的例子。

如此结构的本实施方式11中，在多根板线电位供给线中，仅使通过选择装置所选择的板线电位供给线动作，可以实现低功耗动作。

实施方式12

图19是本发明实施方式12的半导体存储器件。

如图18(a)～(c)所示的上述实施方式11中，各选择装置分别将一根板线电位供给线与板线电位供给电路相连，而在本发明实施方式12的半导体存储器件中，该选择装置是通过选择电路从多根板线电位供给线中选择一根，并将各选择电路的输出与公共的板线电位供给电路连接。

即，如图19所示，在本实施方式12中，一个板线电位供给电路CPD连接两个选择电路SL(SLa、SLb)；各选择电路分别和两根板线电位供给线SCPa和SCPb以及SCPc和SCPd相连。

上述结构的本实施方式12中，可以通过选择电路来选择性地驱动多根板线电位供给线，可以实现低功耗；而且，一个存储单元阵列中配置的板线电位供给电路可以为一个，可以利用选择电路的电路结构来实现更小的面积。

实施方式13

图20(a)和(b)是本实施方式13的半导体存储器件。

在实施方式1～12中，在对存储单元进行数据访问时，上述板线电位供给电路以板线电位供给线变为固定电位的方式来驱动该极线电位供给线；而在本实施方式13的半导体存储器件中，该板线电位供给电路包括电源布线，将板线电位供给线固定为电源布线的电位。

例如，如图20(a)所示，通过包括VDD电源布线的板线电位供给电路LV，将板线电位供给线SCP固定为电源电位；如图20(b)所示，通过包括GND电源布线的板线电位供给电路LG，将板线电位供给线SCP固定为接地电位。

上述结构的本实施方式13的半导体存储器件，由于为板线提供电压的电路结构简单、占有面积小，因此半导体存储器件设计容易，且为板线提供电位的能力充足。

实施方式14

图21(a)是本发明实施方式14的半导体存储器件。

在上述实施方式1～13中，存储单元阵列是在行方向、列方向上排列多个存储单元而成；而根据本发明实施方式14的半导体存储器件100c，如图21(a)所示，该存储单元阵列在例方向上仅排列成一列。

即，分别排列多个在行方向上延伸的位线BL和板电位供给线SCP，在列方向上排列多个读出放大器电路SA；各读出放大器电路与对应的位线BL电连接。在列方向上排列着多个上述读出放大器电路SA的列上，在其所需位置的两个读出放大器SA间配置板线电位供给电路CPD，且按上述多个读出放大器SA的个数设置多个；各板线电位供给电路CPD与对应的板线电位供给线SCP电连接。在列方向上延伸的字线WL和板线CP同时与上述排列在一列上的多个存储单元分别连接；这样，多根板电位供给线SCP在一根板线CP上的多个位置与该板线CP电连接。

在上述结构的本实施方式14的半导体存储器件100c中，在列方向上延伸的板线CP的多个位置上，在行方向上延伸的多根板线电位供给线SCP的每一个与该板线电连接；该多个板线电位供给线SCP的每个分别由一个板线电位供给电路提供板线电位，因此可以获得板线驱动高速化的效果。

实施方式15

图21(b)是本发明实施方式15的半导体存储器件。

在上述实施方式1～13中，存储单元阵列在行方向和列方向上排列有多个存储单元；而本实施方式15的半导体存储器件100d，如图21(b)所示，该存储单元阵列仅在行方向上排列成一列。

即，这里，分别排列了多个在列方向上延伸的字线WL和板线CP，对多个存储单元设置一个读出放大器电路SA，并与位线BL电连接。对多个存储单元设置一个板线电位供给电路CPD，并与一个板线电位供给线CPD电连接。在行方向上延伸的位线BL和板电位供给线SCP分别同时与在行方向排列为一列的多个存储单元电连接，与一个板线电位供给电路CPD连接的一根板线电位供给线SCP与上述多根板线CP的每一个电连接。

这种结构的本实施方式15的半导体存储器件101d中，配置了多根在列方向上延伸的板线CP和一根在行方向上延伸的板线电位供给线SCP；该一根板线电位供给线SCP和多根板线CP的每根连接；因此，不需要为每根板线设置板线电位供给电路CPD，从而、可以减小板线电位供给电路的占有面积，实现器件整体的小面积化。

本发明的半导体存储器件提供了一种可以高速动作且面积小功耗低、并装载有强电介质的半导体存储器件；尤其提供了一种具有上述效果的、具有板线的并装载有强电介质的半导体存储器件。

Claims (20)

1.一种半导体存储器件，其特征在于，包括：

以矩阵状排列的多个存储单元；

在行方向上延伸的多根位线和多根板电位供给线；

在列方向上延伸的多根字线和多根板线；

与上述多根位线分别电连接、排列于列方向上的多个读出放大器电路；

在列方向上排列的多个板线电位供给电路；

将上述多个板电位供给线分别与上述多个板线电连接的装置；和

将上述多根板电位供给线分别与上述多个板线电位供给电路电连接的装置；

其中，上述多根位线分别与排列于同一行的上述多个存储单元的每一个共同地连接；

上述多根字线及上述多根板线分别与排列于同一列的上述多个存储单元的每一个共同地连接；

上述多个存储单元的每一个的栅极通过与上述字线连接的选择晶体管与上述位线电连接，同时具有与上述板线电连接的电容；

上述多个板电位供给线分别在同一板线的不同的位置上与该板线电连接。

2.权利要求1所述的半导体存储器件，其特征在于：

上述电容是强电介质电容或高电介质电容。

3.权利要求1所述的半导体存储器件，其特征在于：

上述各板电位供给线由与上述位线相同的层形成。

4.权利要求1所述的半导体存储器件，其特征在于：

上述各板电位供给线由与上述位线不同的层形成。

5.权利要求3或4所述的半导体存储器件，其特征在于：

上述各板电位供给线以与上述各位线大致相同的形状、或以与相邻位线间的间隔和相邻的2根位线间的间隔大致相同的间隔来配置。

6.权利要求3或4所述的半导体存储器件，其特征在于：

上述各板电位供给线以与上述各位线不同的形状形成。

7.权利要求1所述的半导体存储器件，其特征在于：

上述多个存储单元在列方向上至少被分为2个存储单元组；

排列于同一列、分别属于不同的上述存储单元组的多个存储单元分别连接到不同的上述板线。

8.权利要求1或7所述的半导体存储器件，其特征在于：

上述多个板线电位供给电路分别利用有选择地将上述各板线电位供电电路和上述各板电位供给线电连接起来的装置而选择性地工作。

9.权利要求1、7或8所述的半导体存储器件，其特征在于：

将上述各板电位供给线与上述多个板线中的每一根电连接的装置是选择电路。

10.权利要求1、7、8或9所述的半导体存储器件，其特征在于：

将上述各板电位供给线与上述多个板线中的每一根电连接的装置是至少包含一个晶体管的选择电路。

11.权利要求10所述的半导体存储器件，其特征在于：

上述选择电路所包含的晶体管中，至少一个晶体管的栅与上述字线相连。

12.权利要求10所述的半导体存储器件，其特征在于：

上述选择电路所包含的晶体管中，至少一个晶体管的栅与板线驱动信号线相连。

13.权利要求1所述的半导体存储器件，其特征在于：

上述板线电位供给电路配置在排列于列方向上的上述多个读出放大器中的2个之间。

14.权利要求1所述的半导体存储器件，其特征在于：

将上述各板电位供给线与上述多个板线中的每一个电连接的装置是导电性材料，且上述各板电位供给线与上述多个板线中的每一个直接电连接。

15.权利要求1、8、9或13中的半导体存储器件，其特征在于：

上述各板线电位供给电路是电源布线。

16.一种半导体存储器件，其特征在于，包括：

多个存储单元；

在行方向上延伸的位线和板电位供给线；

在列方向上延伸的字线和板线；

与上述位线电连接的读出放大器电路；和

向上述板电位供给线提供板线电位的板线电位供给电路，

其中，上述存储单元至少在行方向或列方向上排列有多个；

同一行的存储单元利用同一位线进行数据存取；

同一列的存储单元利用同一字线进行选择，并且利用同一板线提供板线电位；

上述板电位供给线和板线在二者的交叉部分电连接。

17.权利要求16所述的半导体存储器件，其特征在于：

上述板电位供给线和上述板线利用导电性材料直接电连接。

18.权利要求16所述的半导体存储器件，其特征在于：

上述板线电位供给电路是电源布线。

19.权利要求16所述的半导体存储器件，其特征在于：

上述多个存储单元在列方向上仅排列成一列；

在上述行方向上延伸的位线和板电位供给线分别排列成多行；

上述读出放大器电路在列方向上排列多个，各读出放大器电路与对应的位线电连接；

上述板线电位供给电路在列方向上排列多个，各板线电位供给电路与对应的板电位供给线电连接；

上述在列方向上延伸的字线及板线共同地连接于上述排列成一列的多个存储单元；

上述多个存储单元的每一个的栅电极通过与上述字线相连接的选择晶体管与上述位线电连接，同时具有与上述板线电连接的强电介质电容；

上述多个板电位供给线在同一板线的至少一个位置上与该板线连接。

20.权利要求16所述的半导体存储器件，其特征在于：

上述多个存储单元在行方向上仅排列成一列；

在列方向上延伸的字线和板线分别排列多列；

相对于上述的多个存储单元设置1个上述读出放大器电路，并与上述位线电连接；

相对于上述多个存储单元设置1个上述板线电位供给电路，并与上述板电位供给线电连接；

在上述行方向上延伸的位线和板电位供给线与上述排列成一列的多个存储单元共同地连接；

上述多个存储单元的每一个的栅电极通过与上述字线连接的选择晶体管与上述位线电连接，同时具有与上述板线电连接的强电介质电容；

连接于上述1个板线电位供给电路的板电位供给线与上述多个板线电连接。

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