CN101421797A - 具有在远程缓冲器电路中缓冲的冗余数据的非易失性存储器及方法 - Google Patents

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Abstract

一种存储器在其可由冗余部分中的冗余位置替换的用户部分中具有有缺陷位置。用户部分和冗余部分的列电路中的数据锁存器允许与数据总线交换从存储器感测或待写入到存储器的数据。远程冗余方案具有可从可由任一数目的列电路存取的中央缓冲器获得的冗余数据。当从所述中央缓冲器取得数据时，冗余数据缓冲器电路启用与来自除有缺陷位置外的所述用户数据锁存器的数据的总线交换。以此方式，仅将对所述用户部分的寻址用于总线交换。而且，所述冗余数据的可存取性将不会受到列电路相对于所述冗余数据锁存器的位置的限制且可以比所述列电路所强加的粒度更精细的粒度来存取经缓冲的冗余数据。

Description

具有在远程缓冲器电路中缓冲的冗余数据的非易失性存储器及方法
技术领域
本发明通常涉及非易失性半导体存储器，例如电可抹除可编程只读存储器(EEPROM)与快闪EEPROM，且具体而言涉及实施列冗余特征的非易失性半导体存储器。
背景技术
能够非易失性存储电荷的固态存储器(特别是采用包装成小形状因数卡的EEPROM及快闪EEPROM的形式)近年来已经成为各种移动及手持装置(尤其是信息器具与消费性电子产品)中选用的存储装置。与同为固态存储器的RAM(随机存取存储器)不同的是，快闪存储器是非易失性的且在关闭电源后保留其已存储的数据。虽然与磁盘存储装置相比成本较高，但快闪存储器越来越多地用于大容量存储应用。常规的大容量存储装置(基于旋转磁性媒体，例如硬驱动和软盘)并不适用于移动及手持环境。这是因为磁盘驱动的体积趋于庞大，容易产生机械故障，而且具有较高的延迟时间以及较高的功率要求。所述不需要的属性使得基于磁盘的存储装置无法在大多数移动式及便携式应用中得到实用。另一方面，快闪存储器(不论是嵌入式或采用可拆卸卡形式)因为其小尺寸、低功率消耗、高速度以及较高可靠性特征而理想地适用于移动及手持环境。
所述存储器装置一般包含可被安装在卡上的一或一个以上存储器芯片。每一存储器芯片皆包含受周边电路(例如解码器及抹除电路、写入电路以及读取电路)支持的存储器单元阵列。更复杂的存储器装置还会搭配实施智能与更高级存储器操作与介接的控制器。现今正在使用许多市售成功的非易失性固态存储器装置。所述存储器装置可利用不同类型的存储器单元，每一类型具有一个或一个以上电荷存储元件。EEPROM的实例和制造所述EEPROM的方法在美国专利第5,595,924号中给出。快闪EEPROM的实例、其在存储器系统中的使用和制造所述快闪EEPROM的方法在第5,070,032、5,095,344、5,315,541、5,343,063、5,661,053、5,313,421和6,222,762号美国专利中给出。具有NAND单元结构的存储器装置的实例在第5,570,315、5,903,495和6,046,935号美国专利中进行了描述。具有用于存储电荷的介电层的存储器装置的实例由艾坦(Eitan)等人的“规范：新型局部化陷阱、2位非易失性存储器单元(NORM：A NovelLocalized Trapping，2-Bit Nonvolatile Memory Cell)”(2000年11月第11期IEEE电子装置学报，第21卷，第543-545页)且在第5,768,192和6,011,725号美国专利中进行描述。
通常存储器装置被组织为以行和列布置并由字线及位线寻址的二维存储器单元阵列。所述阵列可根据NOR类型或NAND类型架构来形成。NOR类型存储器的实例揭示于美国专利第5,172,338及5,418,752号中。作为存储器系统的一部分的NAND架构阵列及其操作的实例见于美国专利第5,570,315、5,774,397及6,046,935号中。
存储器经常会具有由于制造过程或在装置操作期间出现的有缺陷部分。特定而言，为了最大化制造良率，校正在制造时发现的缺陷以挽救否则有缺陷产品。存在许多用于管理所述缺陷的技术，包括错误校正编码或存储器的重新映射部分，例如美国专利第5,602,987、5,315,541、5,200,959、5,428,621及US 2005/0141387 A1号中所述。所述公告案的揭示内容以引用方式并入本文中。
在制造之后，在出货之前会测试存储器芯片。如果发现缺陷，那么所述芯片可通过使用冗余部分来替代存储器的有缺陷部分来挽救。在存储器中发现的普遍缺陷类型是由于阵列的列问题所引起。例如，在快闪存储器中，列缺陷可由于存储器单元区域中的以下缺陷中的任一者引起：位线与位线短路；位线短路到其它信号；位线开路；不编程或编程太慢的坏单元；及/或坏数据锁存器。
常规列冗余方案替换整列，包括所述位线、感测放大器及列内的数据锁存器。所述冗余方案还具有高速度匹配电路以及分离存取信号，在遭遇坏列时所述分离存取信号被启用。
在存储器芯片上管理有缺陷列的一个现有技术系统自身使用二进制解码方案以管理坏列替换。来自主机的地址先被锁存在寄存器内且列地址是由10位加法器来递增以管理从0到540字节的列。然后将所述列地址(10位)预解码成15到20个线，其贯穿整个列解码器区域。从所述15到20个线中选择三个信号以形成列选择。在此二进制解码系统中的坏列通过比较进入列地址与坏列地址列表来管理。如果发现匹配，那么所述进入列地址被重新指派给另一良好列地址。如果所述进入地址与所述坏列地址不匹配，那么不改变所述进入列地址。所述二进制列选择方案在定位随机列地址时具有较高程度的灵活性。然而，其具有缺点，即其因为替换有缺陷列所必需的多个逻辑级而相对较慢，因此使所述二进制解码方案难以远快于20MHz数据输入或输出速率来运行。
而且，在具有同时从阵列顶部及底部由多组感测放大器服务的架构的存储器阵列的情况下，由于冗余列相对于每一组感测放大器的位置，可能无法有效率地重新映射有缺陷列。
因此，一般需要效能改进的高效能且高容量非易失性存储器。特定而言，需要效能及效率改进的缺陷管理。
发明内容
远程冗余方案
根据本发明的一个方面，一种远程冗余方案具有从所述冗余数据锁存器重定位到一组缓冲器电路的用于有缺陷存储器位置的冗余或替代数据。以此方式，冗余数据是在更易于存取的位置处以使得一个寻址方案对存储器阵列与I/O总线之间的交换数据是必需的。特定而言，在本远程冗余方案中，用户数据与用户数据锁存器相关联且冗余数据与冗余数据锁存器相关联，但用于存储器阵列的用户部分的地址可用于存取用户数据和替代其的任何冗余数据。当目前地址是针对良好(没有缺陷)位置时，数据总线与用户数据锁存器交换数据。另一方面，当目前地址是针对有缺陷位置时，数据总线与具有冗余数据载入其内的远程缓冲器交换数据。
在优选的实施例中，冗余数据缓冲器电路是用于缓冲与所述冗余部分的所述锁存器相关联的替代数据。仅需要用于寻址用户部分的寻址方案。通常，在I/O总线与所述用户部分的数据锁存器之间交换数据。当遭遇有缺陷地址位置时，在I/O总线与更易存取的缓冲器电路之间而非与冗余部分内的数据锁存器之间交换替代数据。
在另一实施例中，所述冗余数据缓冲器电路的地址粒度不必与列电路的地址粒度相同。优选地是，地址的单元具有比列的单元更精细的分解度。子列解码器进一步将列地址与列偏移地址解码成子列地址。此具有优点，即更有效率地利用冗余存储空间，因为单一有缺陷位线可由另一冗余位线来替换而不必由包含多个位线的冗余列来替换。
远程缓冲器的实施方案允许通常绑缚至其各自冗余数据缓冲器的全部冗余数据由于其位置及存储器架构而不受存取限制。例如，一组偶数列电路只能存取偶数列并因此无法使用任何奇数冗余列，对于奇数列电路也如此。本方案允许在可由任一数目的列电路存取的中央位置内缓冲所有冗余数据而不管其相对位置如何。
附图说明
图1图解说明常规列冗余方案情况下的存储器装置，其中仅从冗余部分可使用冗余数据。
图2A是使用常规冗余方案的读取操作的示意性时序图。
图2B是图解说明使用常规列冗余方案的读取操作的流程图。
图3A是使用常规冗余方案的写入操作的示意性时序图。
图3B是图解说明使用常规列冗余方案的编程操作的流程图。
图4示意性图解说明提供实施远程冗余方案的背景的紧凑存储器装置的优选布置。
图5图解说明经配置以转移输出数据到所述I/O总线的冗余数据缓冲器电路。
图6是使用所述远程冗余方案的读取操作的示意性时序图。
图7是根据优选的实施例图解说明采用所述远程冗余方案的读取操作的流程图。
图8图解说明经配置以从所述I/O总线转移数据的冗余数据缓冲器电路。
图9是使用所述远程冗余方案的写入操作的示意性时序图。
图10是图解说明根据优选的实施例采用所述远程冗余方案的编程数据载入操作的流程图。
图11示意性图解说明服务两组数据锁存器和数据总线的冗余数据缓冲器电路。
图12示意性图解说明提供实施有缺陷列锁存冗余方案的背景的紧凑存储器装置的优选布置。
图13示意性图解说明数据锁存缓冲器，其用于在所述用户与冗余数据锁存器之间往返数据，以便实施另一列冗余方案而不必采用双向寻址。
图14是使用所述有缺陷列锁存冗余方案的读取操作的示意性时序图。
图15是图解说明根据优选的实施例采用所述有缺陷列锁存冗余方案的读取操作的流程图。
图16是使用所述有缺陷列锁存冗余方案的写入操作的示意性时序图。
图17是图解说明根据优选的实施例采用所述有缺陷列锁存冗余方案的编程数据载入操作的流程图。
具体实施方式
初步说明采用列冗余的典型存储器有益于区别本发明。
常规局部冗余数据方案
图1图解说明常规列冗余方案情况下的存储器装置，其中可仅从冗余部分使用冗余数据。所述存储器装置具有存储器单元阵列100，其被划分成用户部分102与冗余部分102′。在阵列100中的存储器单元可通过沿一行的一组字线与沿一列的一组位线来存取。所述组字线可经由行解码器130通过行地址来选择。同样地，所述组位线可经由列解码器160通过列地址来选择。通常，沿一行的存储器单元页通过对应的一组读出电路170来一起读取或写入。对应的一组数据锁存器180用来锁存已从存储器读取或要写入存储器的数据页。在读取操作结束时，经由数据输出总线192将来自所述数据锁存器的数据转移输出。同样地，在写入操作开始时，经由数据输入总线194将待写入的数据转移到所述数据锁存器。
通常，列地址具有一次可寻址一列内的一群组位线的粒度，因此逐列映射位线缺陷。例如，可寻址列可包含八个或十六个位线，对应于沿给定行的一字节或一数据字。
当在用户部分102内识别到有缺陷列(例如112)时，提供来自冗余部分102′的替代列(例如列112′)以替换所述有缺陷列。在测试期间发现坏列且关于任何有缺陷列的信息及其替代被维持在可存储在所述存储器装置内的缺陷映射116中，例如存储在可在通电时读取的存储器阵列(ROMFUSE区块)内。每当通电所述存储器装置时，所述缺陷映射被载入到芯片上控制器200的RAM 216内以用于快速存取。
通常，用户仅能存取所述阵列的用户部分102而不允许存取冗余部分102′。因此，列地址范围Ay是仅用于用户存取用户部分102。一组受保护列地址Ay′是用于所述系统存取冗余部分102′。所述阵列的冗余部分102′由其自身列电路组来服务，例如冗余列解码器160′、冗余读出电路170′及冗余数据锁存器180′。
每一有缺陷列可由隔离锁存器来标记。在所述情况下，将不编程在列内寻址的字节或字而不管在用于所述列的数据锁存器内的数据且在编程验证期间已将其忽略。
在存储器芯片上管理有缺陷列的典型现有技术系统自身使用双向解码方案以管理坏列替换。将用户地址Ay转换成用于存取用户阵列的地址Ay或用于存取冗余阵列的地址Ay′。
在此双向解码系统中的坏列通过比较进入(用户)列地址Ay与在缺陷映射216内的坏列地址列表来管理。如果发现匹配，那么将进入列地址Ay重新指派或映射到冗余部分102′内的另一良好列地址Ay′(Ay->Ay′)。如果所述进入地址不匹配所述坏列地址，那么不改变所述进入列地址(Ay->Ay)。
例如，在读出操作之后，将读取数据页锁存在所述数据锁存器内。当用户请求所述数据时，其将经由线194而串流输出到数据总线190。当地址指向坏列(例如列3)时，列冗余模块210将会停用用于所述用户阵列的地址Ay而启用地址Ay′以在所述阵列的冗余部分内寻址冗余或替代列。在所述情况下，在作业中将来自所述冗余列的数据插入经由线190′到数据输出总线192的所述串流。
图2A是使用常规冗余方案的读取操作的示意性时序图。主机通过发布初始读取命令在存储器装置内启动读取操作以开始发送起始读取地址。随后发送实际的起始读取地址。然后主机发布执行读取的命令。所述存储器装置然后发出忙的信号并操作以感测数据页。所述所感测的数据页被锁存在相关联的数据锁存器内。所述页将会包括所述阵列的用户部分与冗余部分。当锁存所有数据时，所述存储器装置使用准备就绪信号来发出信号。
然后，用户可通过主机请求从所述数据锁存器将数据串流输出到数据输出总线192。在所述串流输出操作期间，每当遭遇到有缺陷列的时候，将用户地址Ay切换到Ay′以寻址所述冗余部分中的对应冗余数据锁存器，以使得可在作业中将所述对应的冗余数据插入到所述串流内。当将所述冗余数据输出到所述总线时，所述存储器切换回到用户地址Ay，然后此过程继续直到到达页尾为止。
图2B是图解说明使用常规列冗余方案的读取操作的流程图。
通电
步骤310：将缺陷映射从非易失性存储器载入到控制器RAM。
步骤312：通过设定对应的隔离锁存器来标记坏列。
读取
步骤320：接收读取命令以跨越多个列从存储器单元读取数据页。
步骤322：发出“忙”的信号。
步骤324：读出所述存储器单元页并将数据锁存到对应的数据锁存器内。
步骤326：发出“准备就绪”的信号。
I/O
步骤330：逐列地串流输出所锁存的数据。
步骤332：待串流输出的数据的目前列地址Ay＝缺陷映射中的坏列地址中的一者？如果存在匹配，那么进行到步骤334，否则进行到步骤336。
步骤334：切换到Ay′以寻址用于替代数据并插入串流内的冗余列，然后进行到步骤338。
步骤336：以规则地址Ay继续，然后进行到步骤338。
步骤338：最后一个列？如果到达最后一个列，那么进行到步骤340，否则进行到步骤332中的下一个列。
步骤340：读取出数据页。
图3A是使用传统冗余方案的写入操作的示意性时序图。在写入操作中的数据转移类似于读取操作的数据转移，除了在编程之前发生使编程数据从总线串流到所述数据锁存器。例如，当碰到有缺陷列3时，不是使数据串流到用于列3的数据锁存器，而是将其重新引导到替代列。
主机通过发布初始写入命令在存储器装置内启动写入操作以开始发送起始写入地址。随后发送实际的起始写入地址。然后，主机可发布信号以将写入数据从数据输入总线192串流输入到所述数据锁存器。在所述串流输入操作期间，每当遭遇到有缺陷列的时候，将用户地址Ay切换成Ay′以寻址所述冗余部分内的所述对应冗余数据锁存器，以使得可在作业中将所述对应冗余数据插入到所述对应的冗余锁存器内。当已锁存所述冗余数据时，所述存储器切换回到用户地址Ay，然后此过程继续直到到达页尾为止。
然后主机发布执行编程的命令。所述存储器装置然后发出忙的信号并操作以编程一数据页。所述页将会包括所述阵列的用户部分和冗余部分。当编程验证所有数据时，所述存储器装置发出准备就绪的信号。
图3B是图解说明使用常规列冗余方案的编程操作的流程图。
通电
步骤350：将缺陷映射从非易失性存储器载入到控制器RAM。
步骤352：通过设定对应的隔离锁存器来标记坏列。
I/O
步骤360：接收写入命令以跨越多个列写入数据页。
步骤362：逐列地将待写入的第一数据页串流输入到数据锁存器的第一页。
步骤364：待串流输出的数据的目前列地址Ay＝缺陷映射中的坏列地址中的一者？如果存在匹配，那么进行到步骤366，否则进行到步骤368。
步骤366：切换到Ay′以寻址用于替代数据并插入串流内的冗余列，然后进行到步骤369。
步骤368：以规则地址Ay继续，然后进行到步骤369。
步骤369：最后一个列？如果到达最后一个列，那么进行到步骤370，否则进行到步骤362中的下一个列。
编程
步骤370：接收编程命令。
步骤372：发出“忙”的信号。
步骤374：写入所述数据页直到整页经编程验证为止。
步骤376：发出“准备就绪”的信号。
所述双向列选择方案在能够随机存取一列方面更具有灵活性。然而，其具有缺点，即其因为替换有缺陷列所必需的多个逻辑级而相对较慢。如先前所述，所述阵列的冗余部分被保护不受用户存取影响，因此其具有其自身独特的地址信号。在作业中在用户部分与冗余部分之间进行切换使必需在两个完全不同的寻址方案之间进行切换，且此使所述双向解码方案难以远快于20MHz数据输入或输出的速率来运行。
远程冗余方案
根据本发明的一个方面，一种远程冗余方案具有从冗余数据锁存器重定位到一组缓冲器电路的用于有缺陷存储器位置的冗余或替代数据。以此方式，冗余数据处于更易于存取的位置处，以使得一个寻址方案对于在存储器阵列与I/O总线之间交换数据是必需的。特定而言，在本远程冗余方案中，用户数据与用户数据锁存器相关联且冗余数据与冗余数据锁存器相关联，但用于存储器阵列的用户部分的地址可用于存取用户数据和替代其的任何冗余数据。当目前地址是针对良好(每有缺陷)位置时，数据总线与用户数据锁存器交换数据。另一方面，当目前地址是针对有缺陷位置时，数据总线与具有载入其内的冗余数据的远程缓冲器交换数据。
在优选的实施例中，采用冗余数据缓冲器电路来缓冲与冗余部分的锁存器相关联的替代数据。仅需要用于寻址所述用户部分的寻址方案。通常，在I/O总线与所述用户部分的数据锁存器之间交换数据。当遭遇有缺陷位置时，在I/O总线与更易存取的缓冲器电路之间而非与冗余部分中的数据锁存器之间交换替代数据。
图4示意性图解说明提供实施所述远程冗余方案的背景的紧凑存储器装置的优选布置。所述存储器装置包括个别存储单元或存储器单元二维阵列400、控制电路410、行解码器420A和420B及列电路。在一个实施例中，所述存储单元个别地能够存储一位数据。在另一实施例中，所述存储单元个别地能够存储多于一个位的数据。在最优选的实施例中，所述紧凑存储器装置实施于可移除地附着到主机系统的记忆卡内。
存储器阵列400可经由行解码器420A、420B由字线并由耦合到所述列电路的位线来寻址。所述列电路包括读出电路430A、430B、数据锁存器440A、440B及列解码器450A、450B及数据I/O总线490。应了解，对于每一读出电路均存在一组数据锁存器。例如，在4状态存储器中，其中每一存储器单元均能够存储两位数据，可存在多个锁存器来存储两个或两个以上位的信息。用于存储多个位的一组数据锁存器揭示于2004年12月29日申请且标题为“用于读取/写入电路集合的共用处理方法及非易失性存储器(Non-Volatile Memory and Method with Shared Processing for an Aggregate ofRead/Write Circuits)”的美国专利申请案序列号11/026,536中，其全体揭示内容以引用方式并入本文中。
在优选的实施例中，在耦合到所有偶数位线的电路430A中存在一读出电路且在耦合到所有奇数位线的电路430B中存在一读出电路。以此方式，当一起操作时，并行使用所有位线。在另一实施例中，仅每隔一位线(偶数或奇数)进行并行操作。
优选地，所述行解码器及所述列电路分布在阵列的两端上，以便容纳密集封装。因此，行解码器420A和420B分别部署在阵列的左侧和右侧。同样地，列电路“A”及“B”分别部署在阵列的底部及顶部。通常，列电路“A”及“B”分别存取交错位线组。例如，列电路“A”存取偶数位线而列电路“B”存取奇数位线。出于方便，除非明确注释，否则下文说明将会针对一组电路，例如“A”电路。
所述列电路的读出电路430A实施为感测放大器库，其允许并行地读取或编程沿一行的存储器单元区块(又称为“页”)。在优选的实施例中，一页由一行邻接存储器单元所组成，例如1024个字节。在另一实施例中，一行存储器单元被划分成多个区块或页，例如具有偶数位线的页及具有奇数位线的页。
控制电路410与行解码器及列电路协作以对存储器阵列400执行存储器操作。在所述控制电路中的状态机412提供存储器操作的芯片级控制。
存储器阵列400被进一步划分成用户部分402和冗余部分402′。用户部分402可通过经由地址总线496提供的用户地址Ay来逐列存取。冗余部分402′无法被用户存取且具有其自身受保护的地址Ay′。所述冗余部分提供预定数目的冗余或替代列用于替换用户部分内发现的任何有缺陷列。有缺陷列的列表注册在缺陷映射416内，缺陷映射416优选地存储在非易失性存储器阵列402内。例如，冗余区域402′可提供八个替代列，每一列均是一个字节宽。此在原则上允许替换最多八个可在用户部分中发生的有缺陷列。
然而，由于现有技术系统中冗余或替代数据在冗余列锁存器处的定位，图4中所示的优选布置的层结构可能会发生另一问题，其中所述底部及顶部列电路仅分别存取偶数列或奇数列。如果在图1中所述的现有技术系统中实施所述两层架构，那么所述底部及顶部列电路的每一者将会存取冗余部分中替代列池的一半。此是因为奇数列电路无法存取偶数替代列，且反之亦然。结果将是低效率地利用所述替代列池。例如，对于八个冗余列的池(四个偶数列与四个奇数列)，可能不再替换在用户部分内偶数列中的第五个有缺陷列，即便在所述池中实际上存在八个替代列。
图4显示优选的实施例，其中所述冗余数据缓冲器电路与存储器装置协作以提供远程冗余服务。与冗余部分402′相关联的冗余数据被缓冲在冗余数据缓冲器电路460内。为了清楚起见，将结合图5来描述转移到数据输出总线492的数据。将结合图6描述从所述数据输入总线所转移的数据。
图5图解说明经配置以向所述I/O总线转移输出数据的冗余数据缓冲器电路。当一读出数据页已被锁存在所述组用户数据锁存器440A内时，在感测操作之后，可应用此转移输出模式。用户可通过经由地址总线496提供的列地址Ay来存取所述数据页内的数据。如先前所述，取决于寻址的粒度，可作为一单元来寻址一包含一预定数目位线的列。当要寻址一串列时，优选的寻址方案会是提供起始地址，后跟串长度。当列解码器450A解码列地址时，实现列选择(参见图4)。在图5中，通过来自地址总线496的指示符来示意性描述所述列选择。所述列电路还包括一组用户数据转移输出门472，其控制向I/O总线492转移选定的锁存数据。
所述冗余数据缓冲器电路460包括冗余数据缓冲器462、一组转移输出门482、缺陷映射缓冲器466和比较电路468。所述冗余数据缓冲器缓冲来自冗余部分402′的冗余数据。在读出一数据页之后，所述冗余锁存器440A′中锁存的冗余数据被载入到冗余数据缓冲器462内。当所述冗余数据缓冲器电路460以数据输出总线492从所述冗余数据锁存器接收数据并转移到冗余数据缓冲器的模式进行配置时执行到冗余数据缓冲器462的转移，将如图6所示。同样地，缺陷映射缓冲器466缓冲在缺陷映射416内维持的缺陷列表，且在通电所述存储器装置时将其载入到缓冲器466内。
在优选的实施例中，冗余数据缓冲器462与缺陷映射缓冲器466二者包含用于存储个别数据输入项的一组个别寄存器。有缺陷列的地址以预定义的次序存储在缺陷映射缓冲器466的个别寄存器内。同样地，与所述个别地址的每一者相关联的个别冗余数据存储在冗余数据缓冲器462内，以使得在缺陷地址与其相关联的冗余数据之间存在寄存器与寄存器的对应关系。以此方式，不同于常规的方案，所述缺陷映射不需要包含用于定位相关联的冗余数据的索引。
比较电路468是一对多比较器，其本质上提供用于所述缺陷映射缓冲器中输入项的每一者的个别比较器。每一个别比较器对共用输入地址与存储在其个别寄存器的一者内的所述缺陷映射缓冲器中的所述地址输入项的一者进行比较。在下述另一实施例中，子列解码器452视需要用来在所述冗余数据缓冲器处将寻址分解到比所述存储器阵列更精细的级。如果不实施所述选项，那么所述冗余数据缓冲器的输入地址本质上是列地址Ay。因此，当输入地址是目前寻址的列地址Ay时，其与所述缺陷映射缓冲器内所注册的所述有缺陷列的所述地址中的每一者匹配。如果根本不匹配，那么比较电路468基本上经由多个“与”门469输出不匹配信号M*。此信号M*用来启用用户数据转移输出门472，以使得数据输出总线492可从寻址的数据锁存器440A取得数据。另一方面，如果存在匹配，那么意味着目前地址位置是有缺陷列且必须代替使用其相关联的冗余数据。此通过注册匹配并输出匹配信号M的对应的个别比较器来完成。
从冗余数据缓冲器462转移冗余数据到数据输出总线492由所述组转移输出门482控制。特定而言，总线对所述冗余数据缓冲器的所述个别寄存器的每一者的存取受到对应的转移输出门的控制。因而，当目前地址匹配特定有缺陷列地址时，匹配信号M将会用于启用对应的转移输出门，以使得可将冗余数据缓冲器462的对应寄存器内的相关联冗余数据转移到数据输出总线492。
图6是使用所述远程冗余方案的读取操作的示意性时序图。主机通过发布初始读取命令而在存储器装置内启动读取操作以开始发送起始读取地址。随后发送实际的起始读取地址。然后所述主机发布执行读取的命令。所述存储器装置以忙信号响应并进行到感测数据页。所感测数据页(包括用户部分和冗余部分)被锁存在相关联的数据锁存器440A及440A′内(参见图5)。在锁存所述数据页之后，所述远程冗余方案呼叫添加步骤，即将冗余数据从其锁存器复制到冗余数据缓冲器462。当所缓冲的数据到位时，所述存储器装置然后发出准备就绪的信号。
然后，主机可发布读出信号以使数据从所述数据锁存器串流输出到数据输出总线492。在所述串流输出操作期间，每当遭遇到有缺陷列的时候，所述冗余数据缓冲器电路460控制所述串流输出以使数据输出总线492从冗余数据缓冲器462接收冗余数据，以使得可在作业中将对应的冗余数据插入到所述串流内。当遭遇的下一个列没有缺陷时，所述冗余数据缓冲器电路460允许数据输出总线492从所述数据锁存器440A取得数据，且此过程继续直到到达页尾为止。
图7是根据优选的实施例图解说明采用所述远程冗余方案的读取操作的流程图。
通电
步骤510：将缺陷映射从非易失性存储器载入到缺陷映射缓冲器。
读取
步骤520：接收读取命令以跨越多个列从存储器单元读取数据页。
步骤522：发出“忙”的信号。
步骤524：读出所述存储器单元页并将数据锁存在对应的数据锁存器内。
步骤526：将冗余数据从冗余数据锁存器载入到冗余数据缓冲器。
步骤528：发出“准备就绪”的信号。
I/O
步骤530：逐列地将锁存的数据串流输出到数据总线，同时执行与所述缺陷映射缓冲器内所述列地址的一对多列地址匹配。
步骤532：待串流输出的数据的目前列地址Ay＝缺陷映射缓冲器中的坏地址中的一者？如果存在匹配，那么进行到步骤534，否则进行到步骤536。
步骤534：启用从冗余数据缓冲器输出替代数据到数据总线上，并进行到步骤538。
步骤536：启用从用户数据部分输出寻址数据到数据总线上，并进行到步骤338。
步骤538：最后一个列？如果到达最后一个列，那么进行到步骤540，否则进行到步骤534中的下一个列。
步骤540：读出数据页。
因而，在本远程冗余方案中，仅使用用于所述存储器阵列的用户部分的地址。当目前地址是针对良好(没有缺陷)位置时，数据总线从所述数据锁存器取得数据。另一方面，当目前地址是针对有缺陷位置时，所述数据总线从远程缓冲器取得冗余数据。
图8图解说明经配置以从所述I/O总线转移数据的冗余数据缓冲器电路。当将待编程数据页锁存在用户数据锁存器440A组中时，在编程操作之前可应用所述转移输入模式。所述配置类似于图5的配置，除了数据转移是在来自数据输入总线494的方向上。一组用户数据转移输入门474控制从数据输入总线494转移数据到所述数据锁存器440A。
在所述转移输入模式下，所述冗余数据缓冲器电路460也类似于图5所示的电路，除了采用一组转移输入门484而非一组转移输出门482。
图9是使用所述远程冗余方案的写入操作的示意性时序图。主机通过发布初始写入命令而在存储器装置内启动写入操作以开始发送起始写入地址。随后发送实际的起始写入地址。然后，主机可发布信号以将写入数据从数据输入总线494串流输入到所述数据锁存器440A(参见图8)。在所述串流输入操作期间，每当遭遇有缺陷列的时候，所述冗余数据缓冲器电路460将有缺陷列的对应数据捕捉到冗余数据缓冲器462中。此串流过程继续直到到达页尾为止。在串流输入所述页之后，所述远程冗余方案呼叫添加步骤，即将冗余数据从冗余数据缓冲器462复制到其锁存器440A′。
然后主机发布执行编程的命令。所述存储器装置然后发出忙的信号并操作以编程一数据页。所述页将包括所述阵列的用户部分和冗余部分。当编程验证所有数据时，所述存储器装置发出准备就绪的信号。
图10是根据优选的实施例图解说明采用所述远程冗余方案的编程数据载入操作的流程图。
通电
步骤550：将缺陷映射从非易失性存储器载入到缺陷映射缓冲器。
I/O
步骤560：接收写入命令以跨越多个列将数据页写入寻址的存储器单元。
步骤562：逐列地从数据总线串流数据，同时执行与所述缺陷映射缓冲器内列地址的一对多列地址匹配。
步骤564：待串流输入的数据的目前列地址Ay＝缺陷映射缓冲器中的坏列地址中的一者？如果存在匹配，那么进行到步骤566，否则进行到步骤570。
步骤566：启用从数据总线输入数据并缓冲到冗余数据缓冲器内的对应位置内。
步骤568：将目前列的数据锁存器设定为“未编程”状况。进行到步骤572。
步骤570：启用从数据总线输入数据并锁存到对应的数据锁存器内。
步骤572：最后一个列？如果到达最后一个列，那么进行到步骤580，否则进行到步骤564中的下一个列。
步骤580：从冗余数据缓冲器转移数据并将其锁存到对应的冗余数据锁存器。此是一次性操作，其涉及切换到地址Ay′以存取所述冗余阵列。
编程
步骤590：接收编程命令。
步骤592：发出“忙”的信号。
步骤594：写入所述锁存数据页直到整页经编程验证为止。
步骤596：发出“准备就绪”的信号。
位级冗余支持
在另一实施例中，所述冗余数据缓冲器电路的地址粒度不必与所述列电路的粒度相同。优选的是，地址单元具有比列的单元更精细的分解度。例如，如果一列为一字节的宽度，以使得一次寻址一八位线群组，那么冗余数据缓冲器可在位线级处寻址。
图5和图8二者均显示所述冗余数据缓冲器电路460以包括可选子列解码器452。所述子列解码器进一步将列地址Ay及列偏移地址Ay＂解码成子列地址。此具有优点，即更有效率地利用冗余资源，因为可由另一冗余位线且不必由八位宽的冗余列来替换单一有缺陷位线。
多层式冗余支持
为了清楚起见，已描述了采用所述冗余数据缓冲器电路460的远程冗余方案以与一组数据锁存器一起操作，例如图4中所示的数据锁存器440A。其优点较为明显，因为仅使用用户地址而避免现有技术的较慢双向寻址方案。
当存在多于一组列电路运作时，还获得另一优点。如结合图4所述，由于在现有技术系统中冗余数据在替代列的锁存器处的定位，因此当存在多于一层列电路时可能会发生另一问题。例如，一组偶数列电路只能存取偶数列并因此无法使用任何奇数冗余列，对于奇数列电路也如此。本方案允许在任一数目列电路可存取的中央位置内缓冲所有冗余数据而不管其相对位置如何。
图11示意性图解说明服务两组数据锁存器和数据总线的冗余数据缓冲器电路。在此配置中，所述冗余数据缓冲器电路460以与图5及图8中所示的相同方式与“A”组数据锁存器440A一起操作。即使对于额外的“B”组数据锁存器440B，原理是相同的。即，所述冗余数据缓冲器电路用来控制一方面的“A”或“B”组数据锁存器与另一方面的冗余数据缓冲器462之间的总线交换。在一个实施例中，使用所述Ay地址范围进一步由层解码器480来解码用于启用数据锁存器转移的信号M以产生分别用于“A”组或“B”组的MA *或MB *启用信号。
因此，当所述“A”组数据锁存器处于运作时，在锁存器转移控制472A/474A上通过MA *来启用与数据锁存器440A一起的总线转移。当所述“B”组数据锁存器处于运作时，在锁存器转移控制472B/474B上通过MB *来启用与数据锁存器440B一起的总线转移。当目前地址不匹配缺陷映射缓冲器466内的所述地址的任一地址时如此。另一方面，每当存在匹配的时候，信号MA *或MB *变得不活动且缓冲器转移控制482/484通过信号M启用。此导致而是在数据总线492与冗余数据缓冲器462内的对应寄存器之间交换数据。
在有缺陷列的数据锁存器内缓冲的冗余数据
根据本发明的另一个方面，一有缺陷列锁存冗余方案具有从所述冗余数据锁存器重定位到更容易存取的位置(例如对应的缺陷列的数据锁存器)的用于有缺陷存储器位置的冗余或替代数据。此方案是基于以下事实来论断：有缺陷列通常由于位线问题所引起而在相关联的列电路中不太多。因此，例如，在位线可能短路并变得不可使用时，其相关联的数据锁存器与列解码器可能保持运行。本发明意识到，当例如读出和编程存储器操作无法经由有缺陷位线来执行时，其列电路仍可用于缓冲数据。
在优选的实施例中，与有缺陷位置相关联的数据锁存器用来缓冲替代数据，所述替代数据按常规存储在与对应的冗余位置相关联的数据锁存器内。以此方式，可将用户部分视为就将数据串流到数据总线而言好像虚拟地没有缺陷一样。因此，仅需要用于寻址所述用户部分的寻址方案且在每当遭遇到有缺陷位置的时候均不需要切换到冗余数据锁存器。
在读取操作中，在感测包括用户数据与冗余数据二者的页之后并对其进行锁存。呼叫额外操作来将冗余数据复本从所述冗余数据锁存器放置到与用户部分内对应有缺陷列相关联的所述数据锁存器。以此方式，当将数据输出到数据总线时，仅需要存取所述用户数据锁存器，而不管任何有缺陷列。
在写入操作中，先将待写入的数据页锁存在用户数据锁存器内，而不管任何有缺陷列。以此方式，可将用户部分视为就从数据总线串流输入数据而言好像虚拟地没有缺陷一样。需要额外操作以将数据复本从与所述有缺陷列相关联的数据锁存器放置到对应的冗余数据锁存器。指示未编程状况的预定义数据也存储在有缺陷列的数据锁存器内以如此指示。然后可将包括来自所述用户数据锁存器和所述冗余数据锁存器二者的数据的整页编程在相应存储器单元内。
图12示意性图解说明提供实施有缺陷列锁存冗余方案的背景的紧凑存储器装置的优选布置。所述存储器装置本质上具有如图4所示的一类似结构，但不需要冗余数据缓冲器电路460。特定而言，所述存储器装置包括二维存储器单元阵列400、控制电路610、行解码器420A及420B和列电路。
存储器阵列400可经由行解码器420A、420B通过字线且通过耦合到所述列电路的位线来寻址。所述列电路包括读出电路430A、430B、数据锁存器640A、640B及列解码器450A、450B和数据I/O总线490。如先前结合图4所述，应了解针对每一读出电路存在一组数据锁存器。
在优选的实施例中，在耦合到所有偶数位线的电路430A中存在读出电路且在耦合到所有奇数位线的电路430B中存在读出电路。以此方式，当一起操作时，并行使用所有位线。在另一实施例中，仅对每隔一位线(偶数或奇数)进行并行操作。
所述行解码器及所述列电路优选地分布在阵列的两端上，以便容纳密集封装。因此，行解码器420A及420B分别部署在阵列的左侧和右侧。同样地，列电路“A”及“B”分别部署在阵列的底部和顶部。通常，列电路“A”及“B”分别存取交错的位线组。例如，列电路“A”存取偶数位线而列电路“B”存取奇数位线。为方便起见，除非明确注释，否则下文说明将针对一组通用电路，其中去掉数字参考中的“A”或“B”附加物。
所述列电路的感应电路430实施为感测放大器库，其允许并行地读取或编程沿一行的存储器单元区块(又称为一“页”)。在优选的实施例中，一页是由一行邻接存储器单元所组成，例如1024个字节。在另一实施例中，其中一行存储器单元被划分成多个区块或页。
控制电路610与行解码器及列电路协作以对存储器阵列400执行存储器操作。在所述控制电路内的状态机612提供存储器操作的芯片级控制。
存储器阵列400被进一步划分成用户部分402和冗余部分402′。用户部分402可通过经由地址总线496提供的用户地址Ay来逐列存取。冗余部分402′无法被用户存取且具有其自身受保护的地址Ay′。所述冗余部分提供预定数目的冗余或替代列用于替换用户部分内发现的任何有缺陷列。有缺陷列的列表注册在缺陷映射416中，缺陷映射416优选地存储在非易失性存储器阵列402内。例如，冗余区域402′可提供八个替代列，每一列均是一个字节宽。此在原则上允许最多替换八个可在用户部分中发生的有缺陷列。
在如图12所示的列电路结构中，在用户数据锁存器640群组与数据输入总线494之间的数据交换由用户列解码器450来控制。用户列解码器450解码用户列地址Ay并允许存取用户列内的数据锁存器群组以存取数据输入总线494。同样地，在冗余数据锁存器640′群组与数据输入总线494之间的数据交换由冗余列解码器450′来控制。冗余列解码器450′解码冗余列地址Ay′并允许存取冗余列内的数据锁存器群组以存取I/O总线。
本发明提供额外的结构以允许在用户列的数据锁存器与冗余列之间往返数据。
图13示意性图解说明数据锁存器缓冲器，其用于在所述用户数据锁存器与冗余数据锁存器之间往返数据，以便实施另一列冗余方案而不必采用双向寻址。
在优选的实施例中，在输出数据总线492与输入数据总线494之间提供数据锁存器缓冲器620。数据锁存器缓冲器620包括串列连接的第一移位寄存器622和第二移位寄存器624。第一移位寄存器622和第二移位寄存器624以管线方式操作，其中来自输出总线492的数据单元通过所述两个寄存器被偏移并在时钟信号CLK控制下逐个单元地返回到输入总线494。以此方式，可同时对I/O总线490的输出及输入部分二者进行操作。
控制电路610在用户列与冗余列的数据锁存器之间提供寻址与转移控制。例如，在将一数据页锁存在用户数据锁存器450与冗余数据锁存器450′内之后，在所述冗余数据锁存器450′内的数据将会被复制到所述有缺陷列的对应数据锁存器。控制电路610向冗余列解码器450′提供冗余列地址Ay′并经由数据输出总线492从冗余数据锁存器640′逐一将所述冗余数据单元偏移到数据锁存器缓冲器620内。所述经偏移冗余数据单元会从所述数据锁存器缓冲器的另一端出现并进入输入数据总线494。通过参照载入到控制电路610中的缺陷映射616，产生对应的有缺陷列地址Ay并由用户列解码器450用以将所述冗余数据单元引导到其在所述有缺陷列内的对应锁存器。
类似原理适用于从所述有缺陷列的数据锁存器到对应的冗余数据锁存器的转移。在此情况下，基于所述缺陷映射，逐一地存取所述有缺陷列的数据锁存器并偏移通过数据锁存器缓冲器620。在所述数据锁存器缓冲器的另一端处，所述冗余数据单元经由冗余列解码器450′适当地解码Ay′来引导到其相应的冗余数据锁存器。
图14是使用所述有缺陷列锁存冗余方案的读取操作的示意性时序图。主机通过发布初始读取命令而在存储器装置内启动读取操作以开始发送起始读取地址。随后发送实际的起始读取地址。然后主机发布执行读取的命令。所述存储器装置以忙的信号响应并进行到感测一数据页。所述感测的数据页(包括用户部分和冗余部分)被锁存到相关联的数据锁存器440A及440A′内(参见图13)。在锁存所述数据页之后，所述有缺陷列锁存冗余方案呼叫添加步骤，即将冗余数据从其锁存器复制到对应有缺陷列的数据锁存器。在所述对应的有缺陷列内锁存所述冗余数据之后，所述存储器装置然后发出准备就绪的信号。本质上，当所述存储器装置具有预定义的时序规格时，必须在忙与准别就需所界定的周期所允许的最大时间内完成所述添加步骤。
然后，主机可发布读出信号以使数据从所述用户数据锁存器440串流输出到数据输出总线492。由于所述有缺陷列的数据锁存器现在包含对应的冗余数据，因此不需要如同常规情况那样，使用第二组地址Ay′来从所述冗余数据锁存器440′检索。
图15是根据优选的实施例图解说明采用有缺陷列锁存冗余方案的读取操作的流程图。
通电
步骤710：将缺陷映射从非易失性存储器载入到控制器RAM。
读取
步骤720：接收读取命令用于跨越多个列从存储器单元读取包括用户数据和冗余数据的页。
步骤722：发出“忙”的信号。
步骤724：读出所述存储器单元页并将数据锁存到对应的数据锁存器内。
步骤726：将数据从冗余数据锁存器复制到对应有缺陷列的数据锁存器。
步骤728：发出“准备就绪”的信号。
I/O
步骤730：逐列地使数据从用户数据锁存器串流输出到数据总线而不管有缺陷列。
步骤740：读出所述数据页。
因此，在本有缺陷列锁存冗余方案中，仅使用用于存储器阵列的用户部分的地址来使数据串流输出且仅需要存取所述用户数据锁存器。
图16是使用所述有缺陷列锁存冗余方案的写入操作的示意性时序图。主机通过发布初始写入命令而在存储器装置内启动写入操作以开始发送起始写入地址。随后发送实际的起始写入地址。然后，主机可发布信号以将写入数据从数据输入总线494串流输入到所述数据锁存器440(参见图8)而不管对应的列是否有缺陷。然后主机发布执行编程的命令。所述存储器装置然后如同正在进行编程一数据页那样地发出忙的信号。然而，所述控制电路(参加图13)推迟实际的编程，因为所述有缺陷列锁存冗余方案呼叫添加步骤，即将数据从所述有缺陷列的锁存器复制到对应的冗余列的冗余数据锁存器。在复制所述数据之后，所述有缺陷列的锁存器被设定为预定值以指示未编程状况。
然后所述控制电路进行到在所述存储器中编程所述页。所述页将包括所述阵列的用户部分和冗余部分。当编程验证所有数据时，所述存储器装置发出准备就绪的信号。
图17是根据优选的实施例图解说明采用有缺陷列锁存冗余方案的编程数据载入操作的流程图。
通电
步骤760：将缺陷映射从非易失性存储器载入到控制器RAM。
I/O
步骤770：接收写入命令以跨越多个列将一数据页写入到所寻址的存储器单元。
步骤772：将待写入的数据页串流到用户数据锁存器中，不管有否任何有缺陷列。
步骤774：发出“忙”信号。
用户数据锁存器到冗余数据锁存器的转移
步骤776：将数据从有缺陷列的用户锁存器转移到冗余列的对应冗余锁存器。
步骤778：通过将预定义数据值写入到所有有缺陷列的相关联的用户数据锁存器的每一者内来标记所有有缺陷列。
编程
步骤780：接收编程命令。
步骤782：写入包括用户和冗余数据的页直到整页经编程验证为止。
步骤784：发出“准备就绪”信号。
尽管使用各种列冗余方案的实例进行了说明，但所属技术领域的技术人员应容易地了解用于有缺陷存储器位置的其它替换单元也可行。
虽然已经针对特定实施例描述本发明的各个方面，但应了解，本发明受到所附权利要求书的完整范围的保护。

Claims (25)

1、一种在非易失性存储器阵列中从跨越所述存储器的用户阵列部分和冗余阵列部分二者的存储器位置群组中读取数据的方法，所述非易失性存储器阵列被划分成所述用户阵列部分和冗余阵列部分，使得所述用户阵列部分内的有缺陷位置可由所述冗余阵列部分内的对应冗余位置来替换，所述方法包含：
提供一存取电路群组，其包括用于锁存与所述用户阵列部分和所述冗余阵列部分二者相关联的数据的一数据锁存器群组；
提供数据总线；
在缺陷映射缓冲器内缓冲所述用户阵列部分的有缺陷位置的地址；
在冗余数据缓冲器内缓冲来自所述冗余阵列部分的所述数据锁存器的冗余数据；及
响应于所述用户阵列部分的不对应于所述缺陷映射缓冲器内的有缺陷位置的目前地址，启用所述数据总线与所述用户部分数据锁存器之间的数据交换，且响应于所述用户阵列部分的对应于所述缺陷映射缓冲器内的有缺陷位置的目前地址，启用所述数据总线与所述冗余数据缓冲器内对应的冗余数据之间的数据交换。
2、如权利要求1所述的方法，其中：
可通过行及列来寻址所述存储器阵列；且
所述有缺陷位置是可由来自所述冗余阵列部分的冗余列替换的有缺陷列。
3、如权利要求1所述的方法，其中：
所述目前地址是用于寻址所述用户阵列部分而不能直接寻址所述冗余阵列部分。
4、如权利要求1所述的方法，其中：
所述启用所述数据总线与所述冗余数据缓冲器内对应的冗余数据之间的数据交换是在读取操作期间转移到所述数据总线的方向上。
5、如权利要求1所述的方法，其中：
所述启用所述数据总线与所述冗余数据缓冲器内对应的冗余数据之间的数据交换是在写入操作期间从所述数据总线接收的方向上。
6、如权利要求1所述的方法，其中：
可使用比用于所述用户阵列部分和冗余阵列部分的可寻址单元更精细的可寻址单元来寻址冗余数据缓冲器内的所述冗余数据。
7、如权利要求1所述的方法，其中：
所述存取电路群组在经耦合以与所述冗余数据缓冲器和所述数据总线一起操作的多个存取电路群组之中。
8、如权利要求1所述的方法，其中：
所述多个存取电路群组在不重叠地址范围内操作。
9、如权利要求1所述的方法，其中所述非易失性存储单元阵列是快闪EEPROM。
10、如权利要求1所述的方法，其中所述非易失性存储单元阵列包含在存储器卡中。
11、如权利要求1到10中任一权利要求所述的方法，其中个别存储单元各自存储两个存储器状态中的一者。
12、如权利要求1到10中任一权利要求所述的方法，其中个别存储单元各自存储多于两个存储器状态中的一者。
13、一种非易失性存储器，其包含：
非易失性存储单元的存储器阵列，其被划分成用户阵列部分和冗余阵列部分，使得所述用户阵列部分中的有缺陷位置可由所述冗余阵列部分中的冗余位置来替换；
一存取电路群组，其包括用于锁存与所述用户阵列部分和所述冗余阵列部分二者相关联的数据的一数据锁存器群组；
数据总线；
缺陷映射缓冲器，其用于存储所述用户阵列部分的有缺陷位置的地址；
冗余数据缓冲器，其用于存储来自所述冗余阵列部分的所述数据锁存器的冗余数据；及
冗余数据缓冲器控制电路，其响应于所述用户阵列部分的不对应于所述缺陷映射缓冲器中的有缺陷位置的目前地址而启用所述数据总线与所述用户部分数据锁存器之间的数据交换，且响应于所述用户阵列部分的对应于所述缺陷映射缓冲器中的有缺陷位置的目前地址而启用所述数据总线与所述冗余数据缓冲器之间的数据交换。
14、如权利要求13所述的非易失性存储器，其中：
所述存储器阵列可通过行及列来寻址；且
所述有缺陷位置是可由来自所述冗余阵列部分的冗余列替换的有缺陷列。
15、如权利要求13所述的非易失性存储器，其中：
所述目前地址是用于寻址所述用户阵列部分而不能直接寻址所述冗余阵列部分。
16、如权利要求13所述的非易失性存储器，其中：
所述冗余数据缓冲器经启用以在读取操作期间当所述目前地址对应于所述有缺陷位置的地址时将对应于所述有缺陷位置的冗余数据转移到所述数据总线。
17、如权利要求13所述的非易失性存储器，其中：
所述冗余数据缓冲器经启用以在写入操作期间当所述目前地址对应于所述有缺陷位置的地址时从所述数据总线接收对应于所述有缺陷位置的冗余数据。
18、如权利要求13所述的非易失性存储器，其中：
所述冗余数据缓冲器控制电路和冗余数据缓冲器具有比用于所述用户阵列部分和冗余阵列部分的可寻址单元更精细的可寻址单元。
19、如权利要求13所述的非易失性存储器，其中：
与所述冗余数据缓冲器一起操作的存取电路在其中缓冲至少某些所述冗余数据的不重叠地址范围内操作。
20、如权利要求19所述的非易失性存储器，其中：
所述存取电路是与所述冗余数据缓冲器一起操作的多个存取电路中的一者。
21、如权利要求13所述的非易失性存储器，其中所述非易失性存储单元阵列是快闪EEPROM。
22、如权利要求13所述的非易失性存储器，其中所述非易失性存储单元阵列包含在存储器卡中。
23、一种非易失性存储器，其包含：
非易失性存储单元的存储器阵列，其被划分成用户阵列部分和冗余阵列部分，使得所述用户阵列部分中的有缺陷位置可由所述冗余阵列部分中的冗余位置来替换；
一存取电路群组，其包括用于锁存与所述用户阵列部分和所述冗余阵列部分二者相关联的数据的一数据锁存器群组；
数据总线；
缺陷映射缓冲器，其用于存储所述用户阵列部分的有缺陷位置的地址；
冗余数据缓冲器，其用于存储来自所述冗余阵列部分的所述数据锁存器的冗余数据；及
启用构件，其用于响应于所述用户阵列部分的不对应于所述缺陷映射缓冲器中的有缺陷位置的目前地址而启用所述数据总线与所述用户部分数据锁存器之间的数据交换，且用于响应于所述用户阵列部分的对应于所述缺陷映射缓冲器中的有缺陷位置的目前地址而启用所述数据总线与所述冗余数据缓冲器中对应的冗余数据之间的数据交换。
24、如权利要求13到23中任一权利要求所述的非易失性存储器，其中个别存储单元各自存储两个存储器状态中的一者。
25、如权利要求13到23中任一权利要求所述的非易失性存储器，其中个别存储单元各自存储多于两个存储器状态中的一者。
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