KR101106607B1 - 반도체 장치의 시험 장치 - Google Patents

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Abstract

반도체 기판에 형성된 복수의 반도체 소자의 시험에 사용되는 반도체 장치의 시험 장치(10)는, 복수의 개구(12)를 갖는 제 1 기판(11)과, 상기 개구(12) 내에 설치되고, 테두리 내에 복수의 프로브 침(13)이 설치된 틀(20)과, 상기 개구(12) 주위에, 상기 제 1 기판(11)과는 수직으로 설치되고, 상기 제 1 기판(11)에 접속된 복수의 제 2 기판(14)을 갖고, 상기 프로브 침(13)은, 상기 틀(20)을 관통하고, 상기 틀(20) 주위로부터 상기 개구(12) 내를 통하여 상기 제 2 기판(14)에 접속되는 것을 특징으로 한다.
Figure R1020097016095
개구, 제 1 기판, 프로브 침, 틀, 제 2 기판, 반도체 장치, 시험 장치

Description

반도체 장치의 시험 장치{TEST DEVICE FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 시험 장치에 관한 것으로, 더욱 구체적으로는, 1개의 반도체 기판(웨이퍼)에 형성된 복수의 반도체 소자의 시험에 사용되는 반도체 장치의 시험 장치에 관한 것이다.
전자 기기에 요구되는 고기능화·고성능화에 따라, 해당 전자 기기에 탑재되는 반도체 장치(LSI)에 대하여 보다 고집적도화, 고속화 또는 대용량화가 요구되고 있다.
이 때문에, 해당 반도체 장치를 구성하는 반도체 소자(LSI칩)에서는, 그 동작 속도가 고속화되는 동시에 외부 접속 단자 수(數)가 증가하고, 또한 해당 외부 접속 단자 사이의 간격이 보다 좁게 되고 있다. 특히, 시스템 LSI 소자에서는 이 경향이 현저해서, 해당 시스템 LSI 소자에 대해서 높은 신뢰성을 가지고 시험을 행하는 것이 곤란해지고 있다.
또한, 해당 시험에서, 그 시험 시간이 장대해지고 있다. 그래서, 생산성의 유지·향상과 함께 제조 비용을 저하시키기 위해, 이들 시스템 LSI 소자 등, 다수의 외부 접속 단자를 갖는 반도체 소자에 관해서도, 복수 개를 동시에 시험하는 태양이 제안되고 있다.
예를 들면, 1개의 반도체 기판에 다수 형성된 반도체 소자에 대하여 복수 개를 동시에 시험하는 태양으로서, 1매의 반도체 기판에 형성되어 가로 또는 세로 방향, 혹은 경사 방향에 인접하는 2개의 반도체 소자의 전극 단자에 대하여, 프로브 카드에 설치된 프로브 침을 접촉시켜서, 상기 2개의 반도체 소자의 시험을 동시에 행하는 태양이 제안되어 있다(특허 문헌 1, 2 참조).
또한, 복수의 프로브 유닛과, 이것들의 프로브 유닛을 지지하는 기대(其台)와, 상기 프로브 카드와 외부의 테스터(tester)를 전기적으로 접속하기 위한 배선판을 구비한 프로브 카드로서, 상기 프로브 카드가, 복수의 집적 회로 칩의 전극 단자에 동시에 접촉가능한 다수의 프로브 침과, 상기 웨이퍼의 표면에 대하여 수직 방향으로 연장하는 배선판과, 프로브 카드를 상기 기대에 장착하기 위해 지지체를 구비하여 이루어지는 프로브 카드도 제안되어 있다(특허 문헌 3 참조).
특허 문헌 1: 특개소56-61136호 공보
특허 문헌 2: 특개평9-172143호 공보
특허 문헌 3: 특개평7-201935호 공보
미세한 외부 접속 단자를 다수 갖는 반도체 소자가 복수 개(個) 형성된 반도체 기판(웨이퍼)에서, 해당 복수 개의 반도체 소자를 시험하는 것에서는, 생산성의 유지·향상과 동시에 제조 비용을 저하시키기 위해, 해당 시험을 높은 시험 정밀도를 가지고 행할 필요가 있다. 보다 구체적으로는, 시험 장치를 사용한 측정(시험)의 효율(측정 효율, 시험 효율)을 향상시킬 필요가 있다.
거기에서, 본 발명은 상기의 점을 감안하여 이루어진 것으로서, 1개의 반도체 기판(웨이퍼) 위에 형성된 복수의 반도체 소자의 시험에서 높은 측정 효율(시험 효율)을 실현하는 것이 가능한 반도체 장치의 시험 장치를 제공하는 것을 본 발명의 목적으로 하고 있다.
본 발명의 일 관점에 의하면, 복수의 개구를 갖는 제 1 기판과, 상기 개구 내에 설치되고, 틀 내에 복수의 프로브 침이 배설(配設)된 틀과, 상기 개구 주위에, 상기 제 1 기판과는 수직으로 설치되고, 상기 제 1 기판에 접속된 복수의 제 2 기판을 갖고, 상기 프로브 침은 상기 틀을 관통하고, 상기 틀 주위로부터 상기 개구 내를 통하여 상기 제 2 기판에 접속되는 것을 특징으로 하는 반도체 장치의 시험 장치가 제공된다.
상기 제 1 기판의 주위에는, 해당 시험 장치와 접속되는 시험용 단자가 설치되고, 상기 시험용 단자는 상기 제 1 기판 위의 제 1 배선 및 상기 제 2 기판 위의 제 2 배선을 통하여 상기 프로브 침에 전기적으로 접속되는 것으로서도 좋다. 또한, 상기 개구는 사각형으로, 상기 제 1 기판에 동일한 간격으로 2행 2열 설치되어도 좋다. 또한, 상기 제 2 기판은 상기 개구의 4변 주위에 상기 제 1 기판과는 수직으로 설치되어도 좋다. 또한, 상기 제 2 기판은 상기 개구의 4변 주위 중 인접하는 2변에 상기 제 1 기판과는 수직으로 설치되어도 좋다. 또한, 상기 제 2 기판은, 상기 4개의 개구와 개구의 사이에, 십자형으로 상기 제 1 기판과는 수직으로 설치되어도 좋다.
본 발명의 다른 관점에 의하면, 복수의 개구를 갖는 제 1 기판과, 상기 개구 내에 설치되고, 테두리 내에 복수의 프로브 침(針)이 배설된 틀과, 상기 개구에서 상기 틀이 설치된 면과는 반대 측의 면에, 상기 개구와 대향하도록 상기 제 1 기판과는 평행으로 설치되고, 상기 제 1 기판에 접속된 복수의 제 2 기판을 갖고, 상기 프로브 침은 상기 틀을 관통하고, 상기 틀 주위로부터 상기 개구 내를 통하여 상기 제 2 기판에 접속되는 것을 특징으로 하는 반도체 장치의 시험 장치가 제공된다.
상기 개구는 사각형으로, 상기 제 1 기판에 동일한 간격으로 2행 2열 설치되어도 좋다. 또한, 상기 프로브 침은 상기 틀의 테두리 내(內)보다도 내측을 향해서 만곡하여 배설되어도 좋다. 상기 제 2 기판은 상기 제 1 기판의 상부에서, 상기 제 1 기판의 주면(主面)에 대하여 대략 평행하게, 계단형으로 복수 설치되어도 좋다. 상기 복수의 제 2 기판은 인접하는 상기 개구의 간격 부분 측을 향해서 계단형으로, 상기 제 1 기판의 상부에 설치되어도 좋다.
본 발명에 의하면, 1개의 반도체 기판(웨이퍼) 위에 형성된 복수의 반도체 소자의 시험에 대해서 높은 측정 효율(시험 효율)을 실현하는 것이 가능하고, 따라서, 반도체 소자의 생산성의 향상 및 제조 비용의 저하를 도모하는 것이 가능한 반도체 장치의 시험 장치를 제공할 수 있다.
도 1은 본 발명의 제 1 실시예에 관한 반도체 장치의 시험 장치의 평면도.
도 2는 도 1의 선 X-X에서 잘라 화살표로 도시하는 방향에서 본 도면.
도 3은 도 2에 도시하는 수지부와 수지부가 접착 고정된 틀부의 분해 사시도.
도 4는 본 발명의 제 1 실시예에 관한 반도체 장치의 시험 장치의 효과를 설명하기 위한 도면.
도 5는 본 발명의 제 1 실시예에 관한 반도체 장치의 시험 장치의 제 1 변형예를 도시하는 평면도.
도 6은 본 발명의 제 1 실시예에 관한 반도체 장치의 시험 장치의 제 2 변형예를 도시하는 평면도.
도 7은 본 발명의 제 1 실시예에 관한 반도체 장치의 시험 장치의 제 3 변형예를 도시하는 평면도.
도 8은 본 발명의 제 1 실시예에 관한 반도체 장치의 시험 장치의 제 4 변형예를 도시하는 도면.
도 9는 본 발명의 제 2 실시예에 관한 반도체 장치의 시험 장치의 평면도.
도 10은 도 9의 선 Y-Y에서 잘라 화살표로 도시하는 방향에서 본 도면.
도 11은 본 발명의 제 1 실시예에 관한 반도체 장치의 시험 장치의 변형예를 도시하는 도면.
부호의 설명
10, 60 : 프로브 카드
11 : 프로브 카드 기판
12 : 개구부
13 : 프로브 침
14, 30, 50 : 회로 기판
15, 16, 17, 25, 35, 55 : 전극 단자
19 : 수지부
20 : 틀부
TU1, TU2, TU3, TU4 : 시험 유닛
이하, 도면을 참조하여, 본 발명의 실시예에 관한 반도체 장치의 시험 장치에 대해서 설명한다.
[제 1 실시예]
도 1에, 본 발명의 제 1 실시예에 관한 반도체 장치의 시험 장치의 평면도를 도시한다.
도 1에 도시하는 바와 같이, 본 발명의 제 1 실시예에 관한 반도체 장치의 시험 장치에서의 프로브 카드(10)에 있어서는, 프로브 카드 기판(11)에 4개의 시험 유닛(TU1 내지 TU4)이 배설되어 있다.
프로브 카드 기판(시험 회로 기판)(11)은, 예를 들면 글라스 에폭시 수지로 이루어지는 층간 절연재와, 그 표·이면 및 내부에 배설(配設)된 동(Cu)으로 이루어지는 복수의 도전층을 포함하는 다층 배선 구조를 갖는다. 다층 배선층은 신호 선로, 전원 도전층, 및 접지(그라운드) 도전층을 포함한다. 이것들의 신호 선로, 전원 도전층, 및 접지(그라운드) 도전층은 상기 시험 유닛 단위(TU1 내지 TU4)로 배설되어 있다.
각 시험 유닛(TU1 내지 TU4)에서는, 프로브 카드 기판(11)을 관통해서 대략 사각형의 개구부(12)가 형성되어 있다. 해당 대략 사각형의 개구부(12)는 시험의 대상이 되는 반도체 기판(웨이퍼) 위에 형성된 피(被) 시험 반도체 소자(LSI 칩)의 형상에 대략 대응한다.
상기 개구부(12)의 각 변의 근방에서는, 후술하는 프로브 침(13)이 접속된 회로 기판(14)이 개구부(12)의 대응하는 변에 대하여 대략 평행 방향으로, 또한 프로브 카드 기판(11)의 주면(主面)에 대하여 대략 수직으로 해당 프로브 카드 기판(11)에 고정되어 있다. 또한, 프로브 카드 기판(11)의 주면에 대한 회로 기판(14)의 접속 각도는 반드시 90도가 아니어도 좋고, 소정의 각도로 기울어져 있어도 좋다.
도 1에 도시하는 예에서는, 12매의 회로 기판(14)이 프로브 카드 기판(11) 위에 배설되어도 좋다.
회로 기판(14)은, 예를 들면, 글라스 에폭시 수지로 이루어지는 층간 절연재와, 그 표·이면 및 내부에 배설된 동(Cu)으로 이루어지는 복수의 도전층을 포함하는 다층 배선 구조를 갖는다. 다층 배선층은 신호 선로, 전원 도전층, 및 접지(그라운드) 도전층을 포함한다.
여기에서, 도 2를 참조한다. 도 2는 도 1의 선 X-X에서 잘라 화살표로 도시하는 방향에서 본 도면이다.
도 2에 도시하는 바와 같이, 회로 기판(14)의 주면에는, 전극 단자(15)가 복수 형성되어 있다. 해당 전극 단자(15)에는, 전술의 프로브 침(13)이 접속되어 있다. 프로브 침(13)의 수, 상호(相互)의 간격은 피 시험 반도체 소자의 전극 단자 의 배치에 대응하여 설정된다. 프로브 침(13)은 예를 들면 텅스텐(W)으로 형성된다.
회로 기판(14)의, 프로브 카드 기판(11)과 접하는 면의 가장자리부에는, 전극 단자(16)가 형성되어 있다. 또한, 프로브 카드 기판(11)의 주면에서 상기 전극 단자(16)와 접하는 장소에도, 전극 단자(17)가 형성되어 있다. 회로 기판(14)의 전극 단자(16)와 프로브 카드 기판(11)의 전극 단자(17)는 예를 들면, 포토 리소 그래피 기술 및 에칭 기술을 사용함으로써, 미소 또한 고정밀도로 형성하는 것이 가능하고, 양자를 직접 접촉시켜, 솔더링 등의 도전성 부재로 고착(固着)하여 접속하고 있다.
따라서, 프로브 침(13)이 접속된 전극 단자(15)는 회로 기판(14)의 표층 또는 내층에 형성된 배선을 통하여 전극 단자(16)에 접속되고, 해당 전극 단자(16)는 프로브 카드 기판(11)의 전극 단자(17)에 접속되고, 프로브 카드 기판(11)의 표층 또는 내층에 형성된 배선을 통하여, 후술하는 핀 접속 단자부(18)(도 1 참조)와 전기적으로 접속된다.
또한, 본 예에서는, 시험 유닛(TU1)과 시험 유닛(TU2)의 사이, 시험 유닛(TU1)과 시험 유닛(TU3)의 사이, 시험 유닛(TU3)과 시험 유닛(TU4)의 사이, 및 시험 유닛(TU2)과 시험 유닛(TU4)의 사이에 설치되어 있는 회로 기판(14)에서는, 양쪽 주면(표면·이면)에 각각 전극 단자(15)가 형성되고 있어, 각 주면에서 각 시험 유닛의 프로브 침(13)이 접속되어 있다.
다만, 본 발명은 이러한 예에 한정되지 않고, 시험 유닛(TU1)과 시험 유 닛(TU2)의 사이, 시험 유닛(TU1)과 시험 유닛(TU3)의 사이, 시험 유닛(TU3)과 시험 유닛(TU4)의 사이, 및 시험 유닛(TU2)과 시험 유닛(TU4)의 사이에서, 2매의 회로 기판(14)을 서로 등을 맞대어 설치해도 좋다.
그런데, 회로 기판(14)의 주면에 복수 형성된 전극 단자(15)에 접속된 프로브 침(13)은 접착성을 갖는 에폭시 수지 등으로 이루어지는 수지부(19) 내를 삽통(揷通)하고, 그 선단이 피 시험 반도체 소자(LSI 칩)의 외부 접속 전극 단자에 접촉하는 위치가 되도록 고정된다.
여기에서, 도 2에 부가하여, 도 3도 참조한다. 도 3에는, 도 2에 도시하는 수지부(19)와 수지부(19)가 접착 고정된 틀부(20)의 분해 사시도를 도시한다.
예를 들면, 세라믹 등으로 구성되는 틀부(수지부 고정부)(2O)는 중공 구조를 갖고, 각부(21)를 통하여 프로브 카드 기판(11)에 접속 고정되어 있다. 보다 구체적으로는, 틀부(20)의 중공 부분이 프로브 카드 기판(11)의 개구부(12)에 위치하도록, 프로브 카드 기판(11)에 접속 고정되어 있다.
한편, 수지부(19)도 중공 구조를 갖고, 도 3에서 화살표로 도시하는 방향에 틀부(20)의 주면에 접착 고정되어 있다.
따라서, 수지부(19) 내를 삽통하는 프로브 침(13)은 틀부(20)를 통하여, 프로브 카드 기판(11)에 대하여 고정된 구조로 되어 있다.
이렇게, 프로브 침(13)은 프로브 카드 기판(11)의 개구부(12)에 배설된 틀부(20) 위에 수지부(19)에 의해 고착되고, 일단(一端)은 프로브 카드 기판(11)에 전기적으로 접속된 회로 기판(14)의 전극 단자(15)에 접속하고 있고, 타단(他端)은 피 피시험 반도체 소자(LSI 칩)의 전극 단자에 접하는 구조로 되어 있다.
도 1을 재차 참조하면, 프로브 카드 기판(11)의 주면의 외주(外周) 근방에서는, 해당 외주를 따라서, 핀 접속 단자부(18)가 배설되어 있다.
핀 접속 단자부(18)는 피 시험 반도체 소자(LSI 칩)의 시험 실시 때에는, 주(主) 시험 장치인 LSI 테스터 본체로부터 연장하는 시험용 단자(도시 대략)가 접속되어서, 전원의 공급 배열에 시험 신호의 인가 등이 행해진다. 이 때문에, 해당 핀 접속 단자부(18)는 프로브 카드 기판(11)의 외주 근방에 배설되어 있다.
해당 핀 접속 단자부(18)는 LSI 테스터 본체의 전극·단자에 대응하고, 전원 공급 단자부(22)와 시험 신호 단자부(23)로 분할되고 있어, 각각 복수 개의 단자를 구비하고 있다.
이렇게, 도 1 내지 도 3에 도시하는 예에서는, 프로브 카드 기판(11)에 형성된 개구부(12)의 각 변의 근방에서, 프로브 침(13)이 접속된 회로 기판(14)이 프로브 카드 기판(11)의 주면에 대하여 대략 수직으로 고정되어 있다. 따라서, 프로브 침(13)이 접속된 영역(침원 영역)의 면적은 상기 회로 기판(14)의 작은 점유 영역의 면적이며, 따라서, 1개의 반도체 소자를 측정(시험)하기 위한 유닛인 시험 유닛(TU1) 내지 TU(4)를, 서로 크게 이간(離間)해서 배치하지 않고, 효율적으로 1개의 프로브 카드 기판(11) 위에 복수 설치하는 것이 가능하다.
이것에 대하여, 도 4를 참조하여 더 설명한다. 또한, 도 4의 (a)에, 비교예의 부분 평면도를 도시하고, 도 4의 (b)에 본 발명의 제 1 실시예에 관한 반도체 장치의 시험 장치의 프로브 카드 기판(11)이며, 시험 유닛(TU1 및 TU3)이 배설되는 장소의 부분 평면도를 도시한다. 또한, 도 4의 (a)에서, 도 2에 도시한 장소와 동일한 장소에는, 동일한 번호를 부여하고 그 설명을 대략한다.
도 1 내지 도 3에 도시하는 예에서는, 한쪽의 선단이 피 피시험 반도체 소자(LSI 칩)의 전극 단자에 접하는 프로브 침(13)은 프로브 카드 기판(11)에 대략 수직으로 고정되어 전기적으로 접속된 회로 기판(14)에 접속된 구조로 되어 있다.
이것에 대해, 프로브 침(13)의 회로 기판(14)에의 접속에서, 회로 기판(14)을 사용하지 않는 예가 도 4의 (a)에 도시하는 비교예이다.
도 4의 (a)에 도시하는 예에서는 프로브 침(13)을 접속하는 전극 단자(25)가 프로브 카드 기판(11)의 개구부(12)의 주변, 특히 도 4의 (a)에서 일점 쇄선 A로 도시하는 영역에 배설되어 있다. 따라서, 도 4의 (b)에 도시하는 본 발명의 제 1 실시예에 관한 반도체 장치의 시험 장치에서의 시험 유닛(TU1)과 (TU3)의 간격(도 4의 (b)에서 일점 쇄선 A로 도시하는 영역)에 상당하는 부분이 커지고 있다.
즉, 도 4의 (a)에 도시하는 예에서는, 인접하는 시험 유닛 사이에 프로브 침(13)과 프로브 카드 기판의 전극 단자(25)가 배설되기 위해, 상기 시험 유닛을 피 피시험 반도체 소자(LSI 칩) 복수 개분 떨어진 위치에 배설할 필요가 있다.
그 때문에, 도 4의 (a)에 도시하는 예에서는, 피 피시험 반도체 소자(LSI 칩)가 형성된 반도체 기판(웨이퍼)의 주변부의 측정(시험)에서는, 상기 시험 유닛 중 몇개가 반도체 기판(웨이퍼) 또는 반도체 기판(웨이퍼) 위의 피 피시험 반도체 소자(LSI 칩)가 형성된 영역을 벗어나 버린다. 그 결과, 측정(시험)에 기여하지 않는 시험 유닛이 발생해버려, 측정 효율(시험 효율)을 악화시킬 우려가 있다.
이 문제에 대응하기 위해서, 예를 들면 프로브 카드 기판의 전극 단자(25)를 미소화하는 것도 고려되지만, 전극 단자(25)는 프로브 침(13)을 수작업 또는 거기에 준하는 수법으로 1개씩 접속할 필요가 있기 때문에, 전극 단자(25)를 미소화하면 양자의 접속이 곤란하게 된다.
이에 대하여, 본 발명의 제 1 실시예에 관한 반도체 장치의 시험장치에서는, 도 2에 도시하는 바와 같이, 프로브 침(13)을 접속하는 전극 단자(15)를 회로 기판(14)의 표면에 배설하고, 해당 회로 기판(14)을 프로브 카드 기판(11)의 주면에 대하여 대략 수직으로 설치하고 있다. 따라서, 도 4에서 일점 쇄선 A로 도시하는 영역, 즉 시험 유닛(TU1)과 (TU3)의 간격(도 4의 (b) 참조)을 좁게하는 것이 가능하다.
또한, 본 발명의 제 1 실시예에 관한 반도체 장치의 시험 장치에서는, 서로 인접하는 시험 유닛(TU1)과 시험 유닛(TU2)의 사이, 시험 유닛(TU1)과 시험 유닛(TU3)의 사이, 시험 유닛(TU3)과 시험 유닛(TU4)의 사이, 및 시험 유닛(TU2)과 시험 유닛(TU4)과의 사이에 설치되어 있는 회로 기판(14)에서는, 내층에서 전기적으로 분리된 양쪽 주면(표면·이면)에 각각 전극 단자(15)가 형성되어 있다.
따라서, 회로 기판(11)의 표면에 배설된 전극 단자(15)에 접속된 프로브 침(13)과, 이면에 배설된 전극 단자(15)에 접속된 프로브 침(13)을 각각 별개의 피 시험 반도체 소자(LSI 칩)에 대응시킬 수 있고, 이에 따라, 인접하는 시험 유닛의 간격을 협소화하여, 시험 유닛을 배치하는 것이 가능하다.
또한, 본 발명의 제 1 실시예에 관한 반도체 장치의 시험 장치에서는, 도 4 에서 일점 쇄선 A로 도시하는 영역에서 형성되는 전극 단자(17)는 회로 기판(14)의 전극 단자(16)와의 접합을 위해 사용되어, 프로브 침(13)이 접속되지 않는다. 따라서, 전극 단자(17)를 미소화해도 프로브 침(13)의 접속에서 발생할 수 있는 도 4의 (a)에서의 상술의 문제를 회피하는 것이 가능하다.
또한, 상술한 바와 같이, 회로 기판(14)의 전극 단자(16)와 프로브 카드 기판(11)의 전극 단자(17)는, 예를 들면, 포토 리소 그래피 기술 및 에칭 기술을 사용함으로써, 미소 또는 고 정밀도로 형성되어, 양자는 솔더링 등의 도전성 부재로 고착하여 접속되어 있다. 따라서, 간이한 구조에서, 프로브 카드 기판(11)과 회로 기판(14)의 접속을 실현하고 있다.
또한, 회로 기판(14)의 전극 단자(16)와 프로브 카드 기판(11)의 전극 단자(17)에 커넥터(connector)(접속자)를 배설하고, 상기 접속자를 접합함으로써 양자를 전기적으로 접속시켜도 좋다. 이에 따라, 필요에 응해, 회로 기판(14)의 전극 단자(16)와 프로브 카드 기판(11)의 전극 단자(17)와의 접속을 용이하게 해제하는 것이 가능하다.
이렇게, 도 1 내지 도 3에 도시하는 예에서는, 프로브 카드 기판(11)에 형성된 개구부(12)의 각 변의 근방에서, 프로브 침(13)이 접속된 회로 기판(14)이, 프로브 카드 기판(11)의 주면에 대하여 대략 수직으로 고정되어 있다. 따라서, 프로브 침(13)이 접속된 영역(침원 영역)의 면적은 상기 회로 기판(14)의 작은 점유 영역의 면적이며, 따라서, 1개의 반도체 소자를 측정(시험)하기 위한 유닛인 시험 유닛(TU1 내지 TU4)을 서로 크게 이간해서 배치하지 않고, 효율적으로 1개의 프로브 카드 기판(11) 위에 복수 설치하는 것이 가능하다.
이것에 의해, 복수의 반도체 소자를 동시에 측정(시험)하기 위한 시험 유닛의 배치의 자유도를 향상시킬 수 있고, 효율적인 동시 측정(동시 시험)을 실현하고, 따라서, 반도체 소자의 생산성의 향상 및 제조 비용의 저감을 도모하는 것이 가능해 진다.
그런데, 도 1에 도시하는 예에서는, 개구부(12)의 각 변의 근방에서, 프로브 침(13)이 접속된 회로 기판(14)이 개구부(12)의 대응하는 변에 대하여 대략 평행 방향으로, 또한, 프로브 침 기판(11)의 주면에 대하여 대략 수직으로 해당 프로브 카드 기판(11)에 고정되어 있다. 즉, 도 1에 도시하는 예에서는, 12매의 회로 기판(14)이 프로브 카드 기판(11) 위에 배설되어 있다.
그러나, 본 발명은 이러한 태양에 한정되지 않고, 도 5 내지 도 7에 도시하는 바와 같이, 프로브 카드 기판(11)의 대략 사각형 형상을 갖는 개구부(12)의 외주변 중 인접하는 위치에만 프로브 침(13)이 접속된 회로 기판(14)을 배설하는 태양이어도 좋다.
여기에서, 도 5 내지 도 7은 본 발명의 제 1 실시예에 관한 반도체 장치의 시험 장치의 제 1 변형예 내지 제 3 변형예를 도시하는 평면도이다. 또한, 도 5 내지 도 7에서는, 프로브 카드 기판(11)의 개구부(12) 및 그 근방만 도시하고, 프로브 카드 기판(11)의 다른 장소에 대해서는, 도 1에 도시하는 예와 동일하므로 도시를 생략하고 있다. 또한, 도 5 내지 도 7에서, 도 1에 도시하는 예와 동일한 장소에는, 동일한 번호를 부여하고, 그 설명을 생략한다.
도 5에 도시하는 예에서는, 프로브 카드 기판(11)의 대략 사각형 형상을 갖는 개구부(12)의 외주변의 근방이며, 서로 인접하는 시험 유닛(TU1)과 시험 유닛(TU2)의 사이, 시험 유닛(Tu1)과 시험 유닛(TU3)의 사이, 시험 유닛(TU3)과 시험 유닛(TU4)의 사이, 및 시험 유닛(TU2)과 시험 유닛(TU4)의 사이에만, 프로브 침(13)이 접속된 회로 기판(14)이 배설되고, 개구부(12)의 외주변의 다른 변의 근방에서는, 회로 기판(14)을 사용하지 않고, 프로브 침(13)은 프로브 카드 기판(11)에 형성된 전극 단자(25)에 접속되어 있다.
이러한 태양에서도, 서로 인접하는 시험 유닛(TU1) 내지 (TU4) 사이에는, 프로브 침(13)이 접속된 회로 기판(14)이 배설되어 있기 때문에, 해당 시험 유닛(TU1) 내지 (TU4)를, 서로 크게 이간하여 배치할 필요는 없고, 효율적으로 1개의 프로브 카드 기판(11) 위에 복수의 시험 유닛(TU1) 내지 (TU4)를 설치하는 것이 가능하다.
도 6에 도시하는 예에서는, 프로브 카드 기판(11)의 대략 사각형 형상을 갖는 개구부(12)가 2개 형성되고, 해당 개구부(12)의 외주변의 근방이며, 도 6에서 세로 방향으로 서로 인접하는 시험 유닛(TU1)과 시험 유닛(TU2)의 사이에만, 프로브 침(13)이 접속된 회로 기판(14)이 배설되고, 개구부(12)의 외주변의 다른 변의 근방에서는, 회로 기판(14)을 사용하지 않고, 프로브 침(13)은 프로브 카드 기판(11)에 형성된 전극 단자(25)에 접속되어 있다.
이러한 태양에서도, 서로 인접하는 시험 유닛(TU1) 및 (TU2) 사이에는, 프로브 침(13)이 접속된 회로 기판(14)이 배설되어 있기 때문에, 해당 시험 유닛(TU1) 및 (TU2)를, 서로 크게 이간해서 배치할 필요는 없고, 효율적으로 1개의 프로브 카드 기판(11) 위에 복수의 시험 유닛(TU1) 및 (TU2)를 설치하는 것이 가능하다.
도 7에 도시하는 예에서는, 프로브 카드 기판(11)의 대략 사각형 형상을 갖는 개구부(12)가 2개 서로 경사의 방향으로 형성되고, 해당 개구부(12)의 외주변 중 인접하는 2변에, 즉 도 6에서 경사의 방향으로 서로 인접하는 시험 유닛(TU1)과 시험 유닛(TU2)의 사이에만, 프로브 침(13)이 접속된 회로 기판(14)이 배설되고, 개구부(12)의 외주변의 다른 변의 근방에서는, 회로 기판(14)을 사용하지 않고, 프로브 침(13)은 프로브 카드 기판(11)에 형성된 전극 단자(25)에 접속되어 있다.
이러한 태양에서도, 서로 경사의 방향 인접하는 시험 유닛(TU1) 및 (TU2) 사이에는, 프로브 침(13)이 접속된 회로 기판(14)이 배설되어 있기 때문에, 해당 시험 유닛(TU1) 및 (TU2)를, 서로 크게 이간해서 배치할 필요는 없고, 효율적으로 1개의 프로브 카드 기판(11) 위에 복수의 시험 유닛(TU1) 및 (TU2)를 설치하는 것이 가능하다.
그런데, 프로브 카드 기판(11)에 대하여 대략 수직으로 설치된 회로 기판(14)의 주면에 복수 형성된 전극 단자(15) 중 프로브 침(13)이 접속되지 않는 전극 단자에서는 필요에 따라, 전자 부품 또는 다른 전극 단자가 접속되어도 좋다. 이것에 대해서, 도 8을 참조하여 설명한다.
여기에서, 도 8은 본 발명의 제 1 실시예에 관계한 반도체 장치의 시험 장치의 제 4 변형예를 도시하는 도면이며, 프로브 카드 기판(11)의 개구부(12)에서 잘라서 본 도면이다. 또한, 도 8에서, 도 2에 도시하는 장소와 동일한 장소에는, 동 일한 번호를 부여하고, 그 설명을 생략한다.
도 8에 도시하는 예에서는, 프로브 카드 기판(11)에 대하여 대략 수직으로 설치된 회로 기판(14)의 주면에, 배선 기판(30)의 주면이 부분적으로 겹치도록, 배선 기판(30)이 설치되어 있다. 즉, 프로브 카드 기판(11)에 대하여 대략 수직 방향으로, 회로 기판(14)과 회로 기판(30)이 계단형으로 설치되어 있다.
회로 기판(30)은 회로 기판(14)과 동일하게, 예를 들면 글라스 에폭시 수지로 이루어지는 층간 절연재와, 그 표·이면 및 내부에 배설된 동(Cu)으로 이루어지는 복수의 도전층을 포함하는 다층 배선 구조를 갖는다. 다층 배선층은 신호 선로, 전원 도전층, 및 접지(그라운드) 도전층을 포함한다.
회로 기판(30)의 주면(표면·이면)에는, 전극 단자(35)가 복수 형성되어 있다.
해당 전극 단자(35)의 일부에는, 프로브 침(13)이 접속되어 있다. 회로 기판(30)의 전극 단자(35)에 접속된 프로브 침(13)은 회로 기판(14)의 전극 단자(15)에 접속된 프로브 침(13)과 동일하게, 수지부(19) 내를 삽통하고, 틀부(20)를 통하여 프로브 카드 기판(11)에 대하여 고정되어 있다.
회로 기판(30)에서, 프로브 침(13)이 접속된 전극 단자(35)가 형성되어 있는 면과 반대의 면에 형성된 전극 단자(35)는 회로 기판(14)에 형성되어 있는 전극 단자(15) 중 프로브 침(13)이 접속되어 있지 않은 전극 단자(15)와 접속하고 있다. 즉, 회로 기판(30)은 회로 기판(14)에 접속하고 있고, 회로 기판(30)에 접속된 프로브 침(13)은 회로 기판(14)을 통하여 프로브 카드 기판(11)에 전기적으로 접속된 구조로 되어 있다.
이렇게, 도 8에 도시하는 예에서는, 인접하는 개구부(12) 상호 간의 사이에서, 1매의 회로 기판(14)과 2매의 회로 기판(30)이 설치되어 있지만, 도 4의 (a)에 도시하는 예에 비해, 인접하는 개구부(12) 상호 간의 간격을 좁게 할 수 있고, 따라서, 복수의 시험 유닛을, 서로 크게 이간하여 배치하지 않고 효율적으로 1개의 프로브 카드 기판(11) 위에 설치하는 것이 가능하다.
또한, 측정 대상(시험 대상)인 피 시험 반도체 소자(LSI 칩)에 따라 다른 회로 구성을 갖는 회로 기판을 사용할 필요가 있는 경우가 있고, 이러한 경우에, 적당하게, 회로 기판(30)을 선택하여 사용함으로써, 피 시험 반도체 소자(LSI 칩)마다 정확하게 측정(시험)을 행하는 것이 가능하다.
[제 2 실시예]
상술의 본 발명의 제 1 실시예에서는, 프로브 침(13)이 접속된 회로 기판(14)이, 인접하는 개구부(12) 사이에, 프로브 카드 기판(11)의 주면에 대하여 대략 수직으로 고정되어 있지만, 본 발명은 이러한 태양에 한정되지 않고, 프로브 침(13)이 접속된 회로 기판을, 프로브 카드 기판(11) 위에, 프로브 카드 기판(11)의 주면과 대략 평행하게 설치해도 좋다. 이것에 대해서, 본 발명의 제 2 실시예로서, 도 9 및 도 10을 참조하여 설명한다.
도 9에, 본 발명의 제 2 실시예에 관한 반도체 장치의 시험 장치의 평면도를 도시한다. 또한, 도 10에, 도 9의 선 Y-Y으로 잘라, 화살표로 도시하는 방향에서 본 도면을 도시한다. 또한, 도 9 및 도 10에서, 도 1 및 도 2에 도시한 장소와 동 일한 장소에는 동일한 번호를 부여하고, 그 설명을 생략한다.
본 발명의 제 2 실시예에 관계한 반도체 장치의 시험 장치에서의 프로브 카드(60)에 있어서는, 프로브 카드 기판(11)을 관통하여 형성된 대략 사각형의 개구부(12)를 대략 덮도록 프로브 침(13)이 접속된 회로 기판(50)이, 개구부(12)마다, 프로브 카드 기판(11) 위에, 프로브 카드 기판(11)의 주면과 대략 평행하게 설치되어 있다.
회로 기판(50)은 본 발명의 제 1 실시예에서의 회로 기판(14)과 동일하게, 예를 들면, 글라스 에폭시 수지로 이루어지는 층간 절연재와, 그 표·이면 및 내부에 배설된 동(Cu)로 이루어지는 복수의 도전층을 포함하는 다층 배선 구조를 갖는다. 다층 배선층은 신호 선로, 전원 도전층, 및 접지(그라운드) 도전층을 포함한다.
회로 기판(50)의 주면에는, 전극 단자(55)가 복수 형성되어 있다. 소정의 수의 전극 단자(55)에는, 전술의 프로브 침(13)이 접속되어 있고, 회로 기판(50)이 프로브 카드 기판(11)과 접촉하는 면에 형성된 전극 단자(55)는 프로브 카드 기판(11)의 전극 단자(17)에 접속되어 있다.
따라서, 프로브 침(13)이 접속된 회로 기판(50)은 프로브 카드 기판(11)의 전극 단자(17)에 전기적으로 접속되고, 프로브 카드 기판(11)의 표층 또는 내층에 형성된 배선을 통하여, 후술하는 핀 접속 단자부(18)와 전기적으로 접속된다.
또한, 본 예에서는 프로브 카드(17)의 이면에 형성된 전극 단자(17)에도 프로브 침(13)이 접속되어 있다.
본 예에서도, 본 발명의 제 1 실시예와 동일하게, 프로브 침(13)은 접착성을 갖는 에폭시 수지 등으로 이루어지는 수지부(19) 내를 삽통하고, 그 선단이 피 시험 반도체 소자(LSI 칩)의 외부 접속 전극 단자에 접촉하는 위치가 되도록 고정된다.
상술의 본 발명의 제 1 실시예에서는, 프로브 침(13)이 접속된 회로 기판(14)이, 인접하는 개구부(12) 사이에, 프로브 카드 기판(11)의 주면에 대하여 대략 수직으로 고정되어 있다. 한편, 본 예에 의하면, 인접하는 개구부(12) 사이에 회로 기판을 설치하지 않고, 프로브 침(13)이 접속된 회로 기판(50)을, 프로브 카드 기판(11) 위에 프로브 카드 기판(11)의 주면과 대략 평행하게 설치하고 있다.
따라서, 인접하는 개구부(12) 사이에 회로 기판을 설치하기 위한 스페이스(space)를 확보할 필요는 없고, 도 1 및 도 2에 도시하는 예에 비해, 또한 인접하는 개구부(12) 상호 간의 간격을 좁게하는 것이 가능하며, 따라서, 복수의 시험 유닛을 서로 크게 이간해서 배치하지 않고, 효율적으로 1개의 프로브 카드 기판(11) 위에 설치하는 것이 가능하다.
또한, 본 예에서는, 인접하는 4매의 회로 기판(50) 사이에, 간격(S)(도 9 참조)이 형성되어 있지만, 이 간격(S)을 형성하지 않는 태양, 즉 인접하는 회로 기판(50)의 측부를 접촉시킨 태양 또는 4매의 회로 기판(50)의 주면의 총 면적과 대략 같은 면적의 주면을 갖는 회로 기판을 프로브 카드 기판(11) 위에 설치하는 태양이어도 좋다.
그런데, 프로브 카드 기판(11) 위에, 프로브 카드 기판(11)의 주면과 대략 평행하게 설치하는 회로 기판은 계단형으로 거듭 설치해도 좋다. 이것에 대해서, 도 11을 참조하여, 본 발명의 제 2 실시예에 관한 반도체 장치의 시험 장치의 변형예를 도시하는 도면으로서 설명한다. 도 11은 프로브 카드 기판(11)의 개구부(12)에서 잘라서 본 도면을 도시한다. 또한, 도 11에서, 이미 설명한 장소와 동일한 장소에는, 동일한 번호를 부여하고, 그 설명을 생략한다.
도 11에 도시하는 예에서는, 프로브 침(13)이 접속된 복수의 회로 기판(50)이 서로 인접하는 개구부(12)의 간격 부분 측으로 밀려나오도록, 프로브 카드 기판(11) 위에 프로브 카드 기판(11)의 주면과 대략 평행하게 계단형으로 설치되어 있다.
각 회로 기판(50)의 주면에는, 전극 단자(55)가 복수 형성되어 있다. 소정의 수의 전극 단자(55)에는, 전술의 프로브 침(13)이 접속되어 있고, 또한 프로브 침(13)이 접속되어 있지 않은 전극 단자(55)를 통하여, 회로 기판(50) 상호 간, 및 프로브 카드 기판(11)과 접촉하도록 프로브 카드 기판(11) 위에 설치된 회로 기판(50)과 프로브 카드 기판(11)의 전극 단자(17)가 접속되어 있다.
따라서, 프로브 침(13)이 접속된 회로 기판(50)은 프로브 카드 기판(11)의 전극 단자(17)에 전기적으로 접속되고, 프로브 카드 기판(11)의 표층 또는 내층에 형성된 배선을 통하여, 후술하는 핀 접속 단자부(18)와 전기적으로 접속된다.
또한, 본 예에서는, 프로브 카드(17)의 이면에 형성된 전극 단자(17)에도 프로브 침(13)이 접속되어 있다.
본 예에서도, 본 발명의 제 1 실시예와 동일하게, 프로브 침(13)은 접착성을 갖는 에폭시 수지 등으로 이루어지는 수지부(19) 내를 삽통하고, 그 선단이 피 시험 반도체 소자(LSI 칩)의 외부 접속 전극 단자에 접촉하는 위치가 되도록 고정된다.
이렇게, 본 예에 의하면, 프로브 침(13)이 접속된 복수의 회로 기판(50)이 인접하는 개구부(12)의 간격 부분 측에 밀려나오도록, 프로브 카드 기판(11) 위에, 프로브 카드 기판(11)의 주면과 대략 평행하게 계단형으로 설치되어 있기 때문에, 인접하는 개구부(12) 상호 간의 간격을 넓히는 일 없이, 복수의 회로 기판(50)을 설치하는 것이 가능하다.
따라서, 측정 대상(시험 대상)인 피 시험 반도체 소자(LSI 칩)에 따라, 다른 회로 구성을 갖는 회로 기판을 사용할 필요가 있을 경우에, 복수의 시험 유닛을 서로 크게 이간해서 배치하지 않고, 적당하게, 회로 기판(50)을 선택하여 사용함으로써, 피 시험 반도체 소자(LSI 칩)마다 정확하게 측정하는 것이 가능하다.
또한, 본 예에서는 프로브 침(13)이 접속된 회로 기판(14)이, 프로브 카드 기판(11)의 주면에 대하여 대략 수직으로 설치되어 있지만, 본 예에서는, 이러한 회로 기판(14)은 반드시 설치하지 않아도 좋다.
이상, 본 발명을 실시예에 의해 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 본 발명의 테두리 내에서 각종의 변형 및 개량이 가능한 것은 말할 필요도 없다.
본 발명은, 반도체 장치의 시험 장치에, 보다 구체적으로는, 1개의 반도체 기판(웨이퍼) 위에 형성된 복수의 반도체 소자의 시험에 사용되는 반도체 장치의 시험 장치에 적용하는 것이 가능하다.

Claims (11)

  1. 복수의 개구를 갖는 제 1 기판과,
    상기 개구 내에 설치되고, 테두리 내에 복수의 프로브 침(針)이 배설(配設)된 틀과,
    상기 개구 주위에, 상기 제 1 기판과는 수직으로 설치되고, 상기 제 1 기판에 접속된 복수의 제 2 기판을 갖고,
    상기 프로브 침은 상기 틀을 관통하고, 상기 틀 주위로부터 상기 개구 내를 통하여 상기 제 2 기판에 접속되며,
    상기 개구는 사각형으로, 상기 제 1 기판에 동일한 간격으로 2행 2열 설치되며,
    상기 제 2 기판은 상기 개구의 4변 주위에 상기 제 1 기판과는 수직으로 설치되는 것을 특징으로 하는 반도체 장치의 시험 장치.
  2. 복수의 개구를 갖는 제 1 기판과,
    상기 개구 내에 설치되고, 테두리 내에 복수의 프로브 침이 배설된 틀과,
    상기 개구 주위에, 상기 제 1 기판과는 수직으로 설치되고, 상기 제 1 기판에 접속된 복수의 제 2 기판을 갖고,
    상기 프로브 침은 상기 틀을 관통하고, 상기 틀 주위로부터 상기 개구 내를 통하여 상기 제 2 기판에 접속되며,
    상기 개구는 사각형으로, 상기 제 1 기판에 동일한 간격으로 2행 2열 설치되며,
    상기 제 2 기판은 상기 개구의 4변 주위 중 인접하는 2변에 상기 제 1 기판과는 수직으로 설치되는 것을 특징으로 하는 반도체 장치의 시험 장치.
  3. 복수의 개구를 갖는 제 1 기판과,
    상기 개구 내에 설치되고, 테두리 내에 복수의 프로브 침이 배설된 틀과,
    상기 개구 주위에, 상기 제 1 기판과는 수직으로 설치되고, 상기 제 1 기판에 접속된 복수의 제 2 기판을 갖고,
    상기 프로브 침은 상기 틀을 관통하고, 상기 틀 주위로부터 상기 개구 내를 통하여 상기 제 2 기판에 접속되며,
    상기 개구는 사각형으로, 상기 제 1 기판에 동일한 간격으로 2행 2열 설치되며,
    상기 제 2 기판은 상기 4개의 개구와 개구의 사이에, 십자형으로 상기 제 1 기판과는 수직으로 설치되는 것을 특징으로 하는 반도체 장치의 시험 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 기판의 주위에는, 상기 시험 장치와 접속되는 시험용 단자가 설치되고,
    상기 시험용 단자는 상기 제 1 기판 위의 제 1 배선 및 상기 제 2 기판 위의 제 2 배선을 통하여 상기 프로브 침에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치의 시험 장치.
  5. 삭제
  6. 삭제
  7. 복수의 개구를 갖는 제 1 기판과,
    상기 개구 내에 설치되고, 테두리 내에 복수의 프로브 침이 배설된 틀과,
    상기 개구에서 상기 틀이 설치된 면과는 반대 측의 면에, 상기 개구와 대향하도록 상기 제 1 기판과는 평행으로 설치되고, 상기 제 1 기판에 접속된 복수의 제 2 기판을 갖고,
    상기 프로브 침은 상기 틀을 관통하고, 상기 틀 주위로부터 상기 개구 내를 통하여 상기 제 2 기판에 접속되며,
    상기 개구는 사각형으로, 상기 제 1 기판에 동일한 간격으로 2행 2열 설치되며,
    상기 복수의 제 2 기판은 인접하는 상기 개구의 간격 부분 측을 향해서 계단 형으로, 상기 제 1 기판의 상부에 설치되어 있는 것을 특징으로 하는 반도체 장치의 시험 장치.
  8. 삭제
  9. 제 1 항, 제 2 항, 제 3 항 또는 제 7 항 중 어느 한 항에 있어서,
    상기 프로브 침은 상기 틀의 테두리 내보다도 내측을 향해서 만곡하여 배설되는 것을 특징으로 하는 반도체 장치의 시험 장치.
  10. 삭제
  11. 삭제
KR1020097016095A 2007-03-28 2007-03-28 반도체 장치의 시험 장치 KR101106607B1 (ko)

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