JP2000101012A - 多層セラミック基板の減結合 - Google Patents
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Abstract
(57)【要約】
【課題】 減結合コンデンサに関連したインダクタンス
の影響を減らし、減結合コンデンサの効果を高める改良
型構造を提供すること。 【解決手段】 多層セラミック・モジュールは、上側お
よび下側を有する多層セラミック基板２０、基板の上側
に取り付けられた少なくとも１つの半導体チップ２５、
基板の下側から突き出す複数のモジュール・ピン２３、
および基板の下側の隣接する前記モジュール・ピンの間
に取り付けられた少なくとも１つの減結合コンデンサ２
１を含む。
の影響を減らし、減結合コンデンサの効果を高める改良
型構造を提供すること。 【解決手段】 多層セラミック・モジュールは、上側お
よび下側を有する多層セラミック基板２０、基板の上側
に取り付けられた少なくとも１つの半導体チップ２５、
基板の下側から突き出す複数のモジュール・ピン２３、
および基板の下側の隣接する前記モジュール・ピンの間
に取り付けられた少なくとも１つの減結合コンデンサ２
１を含む。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、減結合コン
デンサなどの個別構成要素すなわち個別素子を利用する
多層セラミック（ＭＬＣ）モジュールに関し、より詳細
には、減結合コンデンサに関連したインダクタンスの影
響を減らし、減結合コンデンサの効果を高める改良型構
造に関する。
デンサなどの個別構成要素すなわち個別素子を利用する
多層セラミック（ＭＬＣ）モジュールに関し、より詳細
には、減結合コンデンサに関連したインダクタンスの影
響を減らし、減結合コンデンサの効果を高める改良型構
造に関する。
【０００２】
【従来の技術】超大規模集積回路（ＶＬＳＩ）技術の進
歩および集積密度の増大によって、チップに近接して置
かれた外部個別構成要素を利用する多層セラミック・モ
ジュールに多くの問題が生じている。ダイまたはチップ
のサイズが、数ミリメートルから数十ミリメートルに大
きくなったため、オンチップおよびオフチップでの配電
の問題から電源の減結合を改良することが必要である。
この問題は、オンチップでの減結合によって、特に高周
波で、ある程度は軽減される。しかしそれでも、中間お
よび低周波の減結合では、チップのできるだけ近くに外
部減結合コンデンサを配することが依然として必要であ
る。
歩および集積密度の増大によって、チップに近接して置
かれた外部個別構成要素を利用する多層セラミック・モ
ジュールに多くの問題が生じている。ダイまたはチップ
のサイズが、数ミリメートルから数十ミリメートルに大
きくなったため、オンチップおよびオフチップでの配電
の問題から電源の減結合を改良することが必要である。
この問題は、オンチップでの減結合によって、特に高周
波で、ある程度は軽減される。しかしそれでも、中間お
よび低周波の減結合では、チップのできるだけ近くに外
部減結合コンデンサを配することが依然として必要であ
る。
【０００３】モジュールまたはテンポラリ・チップ・ア
タッチ（ＴＣＡ）基板を減結合する従来の方法を図１に
示す。減結合コンデンサ１０は一般に、ＭＬＣ基板１２
の上面１１にチップ１３を取り囲んで配置され、内部Ｍ
ＬＣ配電および接地分配面に接続される。この方法は、
従来チップのサイズが比較的小さく、電力をそれほど必
要としなかったときには適当であったが、現在のチップ
では、チップの端からチップの中心までの距離のため
に、外部減結合の効果を大幅に減じる重大な分布インダ
クタンスが生じる。
タッチ（ＴＣＡ）基板を減結合する従来の方法を図１に
示す。減結合コンデンサ１０は一般に、ＭＬＣ基板１２
の上面１１にチップ１３を取り囲んで配置され、内部Ｍ
ＬＣ配電および接地分配面に接続される。この方法は、
従来チップのサイズが比較的小さく、電力をそれほど必
要としなかったときには適当であったが、現在のチップ
では、チップの端からチップの中心までの距離のため
に、外部減結合の効果を大幅に減じる重大な分布インダ
クタンスが生じる。
【０００４】電源の減結合に加え、ＭＬＣパッケージの
チップの入力／出力のすぐ近くにも外部構成要素を追加
する必要がある場合がしばしばある。このような外部構
成要素は、アナログまたはディジタル機能を有する個別
の受動ＲＬＣ、あるいは能動チップレットから構成する
ことができる。これらの外部構成要素を集積回路に組み
込むのは一般に困難であり、チップに至る、低インダク
タンス、低抵抗および低クロス・カップリングの経路が
必要となる。
チップの入力／出力のすぐ近くにも外部構成要素を追加
する必要がある場合がしばしばある。このような外部構
成要素は、アナログまたはディジタル機能を有する個別
の受動ＲＬＣ、あるいは能動チップレットから構成する
ことができる。これらの外部構成要素を集積回路に組み
込むのは一般に困難であり、チップに至る、低インダク
タンス、低抵抗および低クロス・カップリングの経路が
必要となる。
【０００５】さらにＭＬＣ基板は、最新のＶＬＳＩウェ
ーハ・テスト・システムのスペース・トランスフォーマ
としてしばしば使用される。基板は、「逆」向きに使用
され、モジュール基板のピンが、テスト・システムのピ
ン電子回路テスト・ヘッドとインタフェースされ、チッ
プに代わってウェーハ接触プローブが使用される。新し
いプローブの方法の１つに、薄膜インタフェース（ＴＦ
Ｉ）プローブまたはメンブレン・プローブを使用する方
法がある。しかし、これらのＴＦＩプローブを、ターゲ
ット領域の周囲に減結合コンデンサを有するＭＬＣスペ
ース・トランスフォーマに物理的に適合させるのは多少
とも困難となり、費用もかかるので、これには問題が生
じる。
ーハ・テスト・システムのスペース・トランスフォーマ
としてしばしば使用される。基板は、「逆」向きに使用
され、モジュール基板のピンが、テスト・システムのピ
ン電子回路テスト・ヘッドとインタフェースされ、チッ
プに代わってウェーハ接触プローブが使用される。新し
いプローブの方法の１つに、薄膜インタフェース（ＴＦ
Ｉ）プローブまたはメンブレン・プローブを使用する方
法がある。しかし、これらのＴＦＩプローブを、ターゲ
ット領域の周囲に減結合コンデンサを有するＭＬＣスペ
ース・トランスフォーマに物理的に適合させるのは多少
とも困難となり、費用もかかるので、これには問題が生
じる。
【０００６】
【発明が解決しようとする課題】モジュール・パッケー
ジの電源の減結合の一般的な問題は周知であり、異なる
パッケージに対してさまざまな構成を用いてこの問題に
対処してきた。しかし、従来の解決策で、先に述べたチ
ップ・サイズの増大およびＴＦＩインタフェースの問題
に特に対処するものはない。
ジの電源の減結合の一般的な問題は周知であり、異なる
パッケージに対してさまざまな構成を用いてこの問題に
対処してきた。しかし、従来の解決策で、先に述べたチ
ップ・サイズの増大およびＴＦＩインタフェースの問題
に特に対処するものはない。
【０００７】
【課題を解決するための手段】本発明は一般に、モジュ
ール・パッケージングに使用される多層セラミック（Ｍ
ＬＣ）基板上に減結合コンデンサを配置するに伴って生
じる２つの問題の解決に関する。本発明によって解決さ
れる第１の問題は、減結合コンデンサからチップまでの
物理的距離に起因する過剰なインダクタンスの問題であ
る。解決される第２の問題は、ＭＬＣ基板が、ウェーハ
・テスト接触時のプローブ・スペース・トランスフォー
マとして使用されるときの減結合コンデンサの物理的妨
害である。
ール・パッケージングに使用される多層セラミック（Ｍ
ＬＣ）基板上に減結合コンデンサを配置するに伴って生
じる２つの問題の解決に関する。本発明によって解決さ
れる第１の問題は、減結合コンデンサからチップまでの
物理的距離に起因する過剰なインダクタンスの問題であ
る。解決される第２の問題は、ＭＬＣ基板が、ウェーハ
・テスト接触時のプローブ・スペース・トランスフォー
マとして使用されるときの減結合コンデンサの物理的妨
害である。
【０００８】
【発明の実施の形態】次に図面、具体的には図２および
図３を参照する。前述の問題はともに、コンデンサ２１
（好ましくは減結合コンデンサ）を、チップ２５と反対
側の基板２０の底面２４のモジュール・ピン２３の間に
取り付けることができるようにＭＬＣ基板２０を再構成
することによって解決される。これによって上面２６が
解放され、同時に、はるかに近く、より高品質の減結合
がチップ２５に提供される。
図３を参照する。前述の問題はともに、コンデンサ２１
（好ましくは減結合コンデンサ）を、チップ２５と反対
側の基板２０の底面２４のモジュール・ピン２３の間に
取り付けることができるようにＭＬＣ基板２０を再構成
することによって解決される。これによって上面２６が
解放され、同時に、はるかに近く、より高品質の減結合
がチップ２５に提供される。
【０００９】図３の拡大図は、非常に大きなチップの配
電要求を最適化するために、モジュール・ピン２３の間
に配置され、ＴＣＡ２０の底面２４全体に分布した減結
合チップコンデンサ２１のアレイを示したものである。
これを、チップと減結合チップ・コンデンサ２１の間の
距離が最短になるように内部ＭＬＣ配電２２を設計する
ことによってさらに改良することができる。
電要求を最適化するために、モジュール・ピン２３の間
に配置され、ＴＣＡ２０の底面２４全体に分布した減結
合チップコンデンサ２１のアレイを示したものである。
これを、チップと減結合チップ・コンデンサ２１の間の
距離が最短になるように内部ＭＬＣ配電２２を設計する
ことによってさらに改良することができる。
【００１０】図３に示すように、減結合コンデンサ２１
はモジュール・ピン２３には結線されずに、代わりに電
源および接地面２２に直接に結線され、モジュール・ピ
ン２３の間（例えばすき間）に配置される。電源および
接地面２２は電源および接地グリッドを含む。間接的に
ではあるが基板内部の配線を通して、減結合コンデンサ
２１をピンに電気的に接続することができる。しかし、
減結合コンデンサ２１を外部でモジュール・ピン２３に
接続することはしないほうが好ましい。
はモジュール・ピン２３には結線されずに、代わりに電
源および接地面２２に直接に結線され、モジュール・ピ
ン２３の間（例えばすき間）に配置される。電源および
接地面２２は電源および接地グリッドを含む。間接的に
ではあるが基板内部の配線を通して、減結合コンデンサ
２１をピンに電気的に接続することができる。しかし、
減結合コンデンサ２１を外部でモジュール・ピン２３に
接続することはしないほうが好ましい。
【００１１】減結合コンデンサ２１は、ＭＬＣ基板２０
を貫く垂直バイア２６を通して直接にチップ２５に結線
することが好ましい。この構造によって、チップ２５と
減結合コンデンサ２１の間の距離が可能な最も短いもの
となり、このことは、望ましくないインダクタンスの影
響を減らし、減結合の効果を高める。
を貫く垂直バイア２６を通して直接にチップ２５に結線
することが好ましい。この構造によって、チップ２５と
減結合コンデンサ２１の間の距離が可能な最も短いもの
となり、このことは、望ましくないインダクタンスの影
響を減らし、減結合の効果を高める。
【００１２】前述のとおり、現在のチップでは、チップ
の端からチップの中心までの距離のために、外部減結合
の効果を大幅に減じる重大な分布インダクタンスが生じ
る。言い換えると、図１に示した構造のような従来の構
造は、チップ１３の周縁に減結合コンデンサ１０を有
し、これによって減結合コンデンサ１０とチップ１３の
中心の間の距離がさらに大きくなる。この距離の増大に
よってインダクタンスは増大し、減結合コンデンサの効
果は低減する。
の端からチップの中心までの距離のために、外部減結合
の効果を大幅に減じる重大な分布インダクタンスが生じ
る。言い換えると、図１に示した構造のような従来の構
造は、チップ１３の周縁に減結合コンデンサ１０を有
し、これによって減結合コンデンサ１０とチップ１３の
中心の間の距離がさらに大きくなる。この距離の増大に
よってインダクタンスは増大し、減結合コンデンサの効
果は低減する。
【００１３】本発明は、チップ２５から短距離（例えば
単にＭＬＣ基板の厚さに等しい距離）に減結合コンデン
サ２１を配置することによって、従来のこの問題を克服
する。
単にＭＬＣ基板の厚さに等しい距離）に減結合コンデン
サ２１を配置することによって、従来のこの問題を克服
する。
【００１４】図４ないし図６は、上で論じたのと同じ構
造を別の視点から示した図である。詳細に言うと図４な
いし図６は、ＭＬＣ基板３０、減結合コンデンサ３１、
チップ３２、およびモジュール・ピン３３のアレイを示
す図である。図４は本発明の構造の側面図、図５は透視
図、図６は下面図である。
造を別の視点から示した図である。詳細に言うと図４な
いし図６は、ＭＬＣ基板３０、減結合コンデンサ３１、
チップ３２、およびモジュール・ピン３３のアレイを示
す図である。図４は本発明の構造の側面図、図５は透視
図、図６は下面図である。
【００１５】図７は、ヒート・シンク４３およびプリン
ト回路基板４５を含む本発明の実施形態を示す図であ
る。詳細には図７は、ＭＬＣ基板４０、チップ・コンデ
ンサ４１、チップ４２、ヒート・シンク４３、およびＭ
ＬＣ基板４０をプリント回路基板４５に接続するモジュ
ール・ピン４４を示す図である。
ト回路基板４５を含む本発明の実施形態を示す図であ
る。詳細には図７は、ＭＬＣ基板４０、チップ・コンデ
ンサ４１、チップ４２、ヒート・シンク４３、およびＭ
ＬＣ基板４０をプリント回路基板４５に接続するモジュ
ール・ピン４４を示す図である。
【００１６】ＭＬＣ基板の上面から減結合チップ・コン
デンサが取り去られていると、図８に示すようにＭＬＣ
基板をスペース・トランスフォーマとして使用すると
き、任意の種類のウェーハ・プローブをインタフェース
することが相当に容易になる。ターゲット領域の周囲に
無制限の平らな表面を必要とするＴＦＩプローブを用い
て作業するとき、このことは特に望ましい。同様に、パ
ッケージにヒート・シンクが必要なときにもこのことは
都合がよい。
デンサが取り去られていると、図８に示すようにＭＬＣ
基板をスペース・トランスフォーマとして使用すると
き、任意の種類のウェーハ・プローブをインタフェース
することが相当に容易になる。ターゲット領域の周囲に
無制限の平らな表面を必要とするＴＦＩプローブを用い
て作業するとき、このことは特に望ましい。同様に、パ
ッケージにヒート・シンクが必要なときにもこのことは
都合がよい。
【００１７】例えば、図８に示したように、本発明の構
造が、ＭＬＣ基板５０を含むことが好ましい。この場合
は、ＭＬＣ基板は、スペース・トランスフォーマとして
働き、減結合コンデンサ５１、モジュール・ピン５２、
ＴＦＩプローブ５３、テスタ信号および電源プローブ５
５が接触したテスタ・インタフェース／テスト・ヘッド
・インタフェース・ボード５４、テストされるデバイス
５６、矢印５９で示すように上下に移動させることがで
きるサーマル・ウェーハ・チャック５７、およびウェー
ハ・ハンドラ５８を含む。
造が、ＭＬＣ基板５０を含むことが好ましい。この場合
は、ＭＬＣ基板は、スペース・トランスフォーマとして
働き、減結合コンデンサ５１、モジュール・ピン５２、
ＴＦＩプローブ５３、テスタ信号および電源プローブ５
５が接触したテスタ・インタフェース／テスト・ヘッド
・インタフェース・ボード５４、テストされるデバイス
５６、矢印５９で示すように上下に移動させることがで
きるサーマル・ウェーハ・チャック５７、およびウェー
ハ・ハンドラ５８を含む。
【００１８】従来のスペース・トランスフォーマ構造で
は、ＴＦＩプローブが、接触領域の周囲の減結合コンデ
ンサを妨害しないように、ＴＦＩプローブと接触領域の
間に追加のスペーサ・チップレットが必要である。この
追加のインタフェースによって、信号および電源経路の
劣化、信頼性の懸念および追加のコストが生じる。
は、ＴＦＩプローブが、接触領域の周囲の減結合コンデ
ンサを妨害しないように、ＴＦＩプローブと接触領域の
間に追加のスペーサ・チップレットが必要である。この
追加のインタフェースによって、信号および電源経路の
劣化、信頼性の懸念および追加のコストが生じる。
【００１９】前述の２つの問題に加え、本発明の構造
は、ＴＣＡの再加工を単純にするという追加の利点を有
する。ＴＣＡの再加工は、ＭＬＣの表面からチップを取
り外す熱的機械的プロセスからなる。チップの端に近接
して減結合コンデンサまたはその他の構成要素がある
と、このプロセスはより困難となり、コンデンサが偶発
的に外れたり、または損傷したりする。
は、ＴＣＡの再加工を単純にするという追加の利点を有
する。ＴＣＡの再加工は、ＭＬＣの表面からチップを取
り外す熱的機械的プロセスからなる。チップの端に近接
して減結合コンデンサまたはその他の構成要素がある
と、このプロセスはより困難となり、コンデンサが偶発
的に外れたり、または損傷したりする。
【００２０】したがって本発明は、テストおよびバーン
イン目的で何度も再使用されるＴＣＡ基板にとって非常
に望ましい。
イン目的で何度も再使用されるＴＣＡ基板にとって非常
に望ましい。
【００２１】ＴＣＡ基板を、物理不良解析（ＰＦＡ）お
よび診断評価のチップ・キャリヤとして使用するとき、
上面に減結合コンデンサがなければ、チップ裏面の解析
が必要なとき、チップの研磨が容易になる。これによっ
て、チップの電源減結合および配電を妨害することなし
にチップの機械研摩が可能となる。
よび診断評価のチップ・キャリヤとして使用するとき、
上面に減結合コンデンサがなければ、チップ裏面の解析
が必要なとき、チップの研磨が容易になる。これによっ
て、チップの電源減結合および配電を妨害することなし
にチップの機械研摩が可能となる。
【００２２】本発明を用いて得られる潜在的な利点に
は、高周波数の減結合が向上すること、より大きなチッ
プ・サイズに適合すること、ＴＦＩスペース・トランス
フォーマ構造が単純になること、モジュールまたはＴＣ
Ａの再加工が容易になること、ヒート・シンク配置に制
限がないこと、診断のためのチップ裏面研磨に好都合な
こと、などがある。さらに、本発明が役立つ別の環境に
は、広範な個別構成要素、アナログ／ディジタル能動お
よび受動機能、位相ロック・ループ（ＰＬＬ）低電力フ
ィルタリング、水晶発振器のサポート、オフチップ終
端、およびマルチチップ・モジュール接着剤が含まれ
る。
は、高周波数の減結合が向上すること、より大きなチッ
プ・サイズに適合すること、ＴＦＩスペース・トランス
フォーマ構造が単純になること、モジュールまたはＴＣ
Ａの再加工が容易になること、ヒート・シンク配置に制
限がないこと、診断のためのチップ裏面研磨に好都合な
こと、などがある。さらに、本発明が役立つ別の環境に
は、広範な個別構成要素、アナログ／ディジタル能動お
よび受動機能、位相ロック・ループ（ＰＬＬ）低電力フ
ィルタリング、水晶発振器のサポート、オフチップ終
端、およびマルチチップ・モジュール接着剤が含まれ
る。
【００２３】本発明を、好ましい一実施形態に関して説
明してきたが、当業者なら、本発明を、添付の請求項の
趣旨および範囲内の修正とともに実施できることを認識
しよう。
明してきたが、当業者なら、本発明を、添付の請求項の
趣旨および範囲内の修正とともに実施できることを認識
しよう。
【００２４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２５】（１）上側および下側を有する多層セラミ
ック基板と、前記基板の前記上側に取り付けられた少な
くとも１つの半導体チップと、前記基板の前記下側から
突き出す複数のモジュール・ピンと、前記基板の前記下
側の隣接する前記モジュール・ピンの間に取り付けられ
た少なくとも１つのコンデンサとを含む多層セラミック
・モジュール。 （２）前記多層セラミック基板が電源／接地グリッドを
含み、前記少なくとも１つのコンデンサが、前記電源／
接地グリッドによって前記半導体チップに電気的に接続
される、上記（１）に記載の多層セラミック・モジュー
ル。 （３）前記多層セラミック基板がバイアを含み、前記少
なくとも１つのコンデンサが、前記バイアによって前記
半導体チップに電気的に接続される、上記（１）に記載
の多層セラミック・モジュール。 （４）前記少なくとも１つのコンデンサと前記半導体チ
ップの間の距離が、前記多層セラミック基板の厚さにほ
ぼ等しい、上記（１）に記載の多層セラミック・モジュ
ール。 （５）前記少なくとも１つのコンデンサが少なくとも１
つの減結合コンデンサを含む、上記（１）に記載の多層
セラミック・モジュール。 （６）前記少なくとも１つのコンデンサが前記基板とは
別個の構成要素からなる、上記（１）に記載の多層セラ
ミック・モジュール。 （７）前記少なくとも１つのコンデンサが、隣接する前
記モジュール・ピンから電気的に分離されている、上記
（１）に記載の多層セラミック・モジュール。 （８）前記少なくとも１つのコンデンサが、前記モジュ
ール・ピンへの外部接続を一切もたない、上記（１）に
記載の多層セラミック・モジュール。 （９）少なくとも１枚のウェーハをテストするためのテ
スト装置において、上側および下側を有する多層セラミ
ック基板と、前記基板の前記上側から突き出す複数のモ
ジュール・ピンと、前記基板の前記上側の隣接する前記
モジュール・ピンの間に取り付けられた少なくとも１つ
のコンデンサと、前記ウェーハと接触するために前記基
板の前記下側に取り付けられた少なくとも１つのプロー
ブとを含むテスト装置。 （１０）前記プローブが、薄膜インタフェース・プロー
ブを含む、上記（９）に記載のテスト装置。 （１１）前記多層セラミック基板が電源／接地グリッド
を含み、前記少なくとも１つのコンデンサが、前記電源
／接地グリッドによって前記少なくとも１つのプローブ
に電気的に接続される、上記（９）に記載のテスト装
置。 （１２）前記多層セラミック基板がバイアを含み、前記
少なくとも１つのコンデンサが、前記バイアによって前
記少なくとも１つのプローブに電気的に接続される、上
記（９）に記載のテスト装置。 （１３）上側、下側、およびバイアを有する多層セラミ
ック基板と、前記基板の前記上側に取り付けられた少な
くとも１つの半導体チップと、前記基板の前記下側から
突き出す複数のモジュール・ピンと、前記基板の前記下
側の隣接する前記モジュール・ピンの間に取り付けられ
た少なくとも１つのコンデンサとを含み、前記少なくと
も１つのコンデンサが、前記基板とは別個の構成要素を
含み、前記少なくとも１つのコンデンサが、前記バイア
によって前記半導体チップに電気的に接続され、前記少
なくとも１つのコンデンサが、前記モジュール・ピンへ
の外部接続を一切もたない多層セラミック・モジュー
ル。 （１４）少なくとも１枚のウェーハをテストするための
テスト装置において、上側、下側、およびバイアを有す
る多層セラミック基板と、前記基板の前記上側から突き
出す複数のモジュール・ピンと、前記基板の前記上側の
隣接する前記モジュール・ピンの間に取り付けられた少
なくとも１つのコンデンサと、前記ウェーハと接触する
ために前記基板の前記下側に取り付けられた少なくとも
１つのプローブとを含み、前記少なくとも１つのコンデ
ンサが前記基板とは別個の構成要素からなり、前記少な
くとも１つのコンデンサが、前記バイアによって前記少
なくとも１つのプローブに電気的に接続され、前記少な
くとも１つのコンデンサが、前記モジュール・ピンへの
外部接続を一切もたないテスト装置。
ック基板と、前記基板の前記上側に取り付けられた少な
くとも１つの半導体チップと、前記基板の前記下側から
突き出す複数のモジュール・ピンと、前記基板の前記下
側の隣接する前記モジュール・ピンの間に取り付けられ
た少なくとも１つのコンデンサとを含む多層セラミック
・モジュール。 （２）前記多層セラミック基板が電源／接地グリッドを
含み、前記少なくとも１つのコンデンサが、前記電源／
接地グリッドによって前記半導体チップに電気的に接続
される、上記（１）に記載の多層セラミック・モジュー
ル。 （３）前記多層セラミック基板がバイアを含み、前記少
なくとも１つのコンデンサが、前記バイアによって前記
半導体チップに電気的に接続される、上記（１）に記載
の多層セラミック・モジュール。 （４）前記少なくとも１つのコンデンサと前記半導体チ
ップの間の距離が、前記多層セラミック基板の厚さにほ
ぼ等しい、上記（１）に記載の多層セラミック・モジュ
ール。 （５）前記少なくとも１つのコンデンサが少なくとも１
つの減結合コンデンサを含む、上記（１）に記載の多層
セラミック・モジュール。 （６）前記少なくとも１つのコンデンサが前記基板とは
別個の構成要素からなる、上記（１）に記載の多層セラ
ミック・モジュール。 （７）前記少なくとも１つのコンデンサが、隣接する前
記モジュール・ピンから電気的に分離されている、上記
（１）に記載の多層セラミック・モジュール。 （８）前記少なくとも１つのコンデンサが、前記モジュ
ール・ピンへの外部接続を一切もたない、上記（１）に
記載の多層セラミック・モジュール。 （９）少なくとも１枚のウェーハをテストするためのテ
スト装置において、上側および下側を有する多層セラミ
ック基板と、前記基板の前記上側から突き出す複数のモ
ジュール・ピンと、前記基板の前記上側の隣接する前記
モジュール・ピンの間に取り付けられた少なくとも１つ
のコンデンサと、前記ウェーハと接触するために前記基
板の前記下側に取り付けられた少なくとも１つのプロー
ブとを含むテスト装置。 （１０）前記プローブが、薄膜インタフェース・プロー
ブを含む、上記（９）に記載のテスト装置。 （１１）前記多層セラミック基板が電源／接地グリッド
を含み、前記少なくとも１つのコンデンサが、前記電源
／接地グリッドによって前記少なくとも１つのプローブ
に電気的に接続される、上記（９）に記載のテスト装
置。 （１２）前記多層セラミック基板がバイアを含み、前記
少なくとも１つのコンデンサが、前記バイアによって前
記少なくとも１つのプローブに電気的に接続される、上
記（９）に記載のテスト装置。 （１３）上側、下側、およびバイアを有する多層セラミ
ック基板と、前記基板の前記上側に取り付けられた少な
くとも１つの半導体チップと、前記基板の前記下側から
突き出す複数のモジュール・ピンと、前記基板の前記下
側の隣接する前記モジュール・ピンの間に取り付けられ
た少なくとも１つのコンデンサとを含み、前記少なくと
も１つのコンデンサが、前記基板とは別個の構成要素を
含み、前記少なくとも１つのコンデンサが、前記バイア
によって前記半導体チップに電気的に接続され、前記少
なくとも１つのコンデンサが、前記モジュール・ピンへ
の外部接続を一切もたない多層セラミック・モジュー
ル。 （１４）少なくとも１枚のウェーハをテストするための
テスト装置において、上側、下側、およびバイアを有す
る多層セラミック基板と、前記基板の前記上側から突き
出す複数のモジュール・ピンと、前記基板の前記上側の
隣接する前記モジュール・ピンの間に取り付けられた少
なくとも１つのコンデンサと、前記ウェーハと接触する
ために前記基板の前記下側に取り付けられた少なくとも
１つのプローブとを含み、前記少なくとも１つのコンデ
ンサが前記基板とは別個の構成要素からなり、前記少な
くとも１つのコンデンサが、前記バイアによって前記少
なくとも１つのプローブに電気的に接続され、前記少な
くとも１つのコンデンサが、前記モジュール・ピンへの
外部接続を一切もたないテスト装置。
【図１】減結合コンデンサを有する基板の断面図であ
る。
る。
【図２】底部に取り付けた減結合コンデンサを有する本
発明に基づくＭＬＣモジュールの概略図である。
発明に基づくＭＬＣモジュールの概略図である。
【図３】底部に取り付けた減結合コンデンサを有する本
発明に基づくＭＬＣモジュールの概略図である。
発明に基づくＭＬＣモジュールの概略図である。
【図４】底部に取り付けた減結合コンデンサを有する本
発明に基づくＭＬＣモジュールの概略図である。
発明に基づくＭＬＣモジュールの概略図である。
【図５】底部に取り付けた減結合コンデンサを有する本
発明に基づくＭＬＣモジュールの概略図である。
発明に基づくＭＬＣモジュールの概略図である。
【図６】底部に取り付けた減結合コンデンサを有する本
発明に基づくＭＬＣモジュールの概略図である。
発明に基づくＭＬＣモジュールの概略図である。
【図７】底部に取り付けた減結合コンデンサ、ヒート・
シンクおよびプリント回路基板を有する本発明に基づく
ＭＬＣモジュールの概略図である。
シンクおよびプリント回路基板を有する本発明に基づく
ＭＬＣモジュールの概略図である。
【図８】ＴＦＩプローブ構成用のＭＬＣスペース・トラ
ンスフォーマの減結合を示す図である。
ンスフォーマの減結合を示す図である。
２０ 基板 ２１ コンデンサ ２４ 基板の底面 ２５ チップ ２６ 基板の上面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゴービンダ・ダース アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション オーチャー ド・レーン 105 (72)発明者 フランコ・モティカ アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション クローブ・ レンジ・ロード 145
Claims (14)
- 【請求項１】上側および下側を有する多層セラミック基
板と、 前記基板の前記上側に取り付けられた少なくとも１つの
半導体チップと、 前記基板の前記下側から突き出す複数のモジュール・ピ
ンと、 前記基板の前記下側の隣接する前記モジュール・ピンの
間に取り付けられた少なくとも１つのコンデンサとを含
む多層セラミック・モジュール。 - 【請求項２】前記多層セラミック基板が電源／接地グリ
ッドを含み、前記少なくとも１つのコンデンサが、前記
電源／接地グリッドによって前記半導体チップに電気的
に接続される、請求項１に記載の多層セラミック・モジ
ュール。 - 【請求項３】前記多層セラミック基板がバイアを含み、
前記少なくとも１つのコンデンサが、前記バイアによっ
て前記半導体チップに電気的に接続される、請求項１に
記載の多層セラミック・モジュール。 - 【請求項４】前記少なくとも１つのコンデンサと前記半
導体チップの間の距離が、前記多層セラミック基板の厚
さにほぼ等しい、請求項１に記載の多層セラミック・モ
ジュール。 - 【請求項５】前記少なくとも１つのコンデンサが少なく
とも１つの減結合コンデンサを含む、請求項１に記載の
多層セラミック・モジュール。 - 【請求項６】前記少なくとも１つのコンデンサが前記基
板とは別個の構成要素からなる、請求項１に記載の多層
セラミック・モジュール。 - 【請求項７】前記少なくとも１つのコンデンサが、隣接
する前記モジュール・ピンから電気的に分離されてい
る、請求項１に記載の多層セラミック・モジュール。 - 【請求項８】前記少なくとも１つのコンデンサが、前記
モジュール・ピンへの外部接続を一切もたない、請求項
１に記載の多層セラミック・モジュール。 - 【請求項９】少なくとも１枚のウェーハをテストするた
めのテスト装置において、 上側および下側を有する多層セラミック基板と、 前記基板の前記上側から突き出す複数のモジュール・ピ
ンと、 前記基板の前記上側の隣接する前記モジュール・ピンの
間に取り付けられた少なくとも１つのコンデンサと、 前記ウェーハと接触するために前記基板の前記下側に取
り付けられた少なくとも１つのプローブとを含むテスト
装置。 - 【請求項１０】前記プローブが、薄膜インタフェース・
プローブを含む、請求項９に記載のテスト装置。 - 【請求項１１】前記多層セラミック基板が電源／接地グ
リッドを含み、前記少なくとも１つのコンデンサが、前
記電源／接地グリッドによって前記少なくとも１つのプ
ローブに電気的に接続される、請求項９に記載のテスト
装置。 - 【請求項１２】前記多層セラミック基板がバイアを含
み、前記少なくとも１つのコンデンサが、前記バイアに
よって前記少なくとも１つのプローブに電気的に接続さ
れる、請求項９に記載のテスト装置。 - 【請求項１３】上側、下側、およびバイアを有する多層
セラミック基板と、 前記基板の前記上側に取り付けられた少なくとも１つの
半導体チップと、 前記基板の前記下側から突き出す複数のモジュール・ピ
ンと、 前記基板の前記下側の隣接する前記モジュール・ピンの
間に取り付けられた少なくとも１つのコンデンサとを含
み、 前記少なくとも１つのコンデンサが、前記基板とは別個
の構成要素を含み、 前記少なくとも１つのコンデンサが、前記バイアによっ
て前記半導体チップに電気的に接続され、 前記少なくとも１つのコンデンサが、前記モジュール・
ピンへの外部接続を一切もたない多層セラミック・モジ
ュール。 - 【請求項１４】少なくとも１枚のウェーハをテストする
ためのテスト装置において、 上側、下側、およびバイアを有する多層セラミック基板
と、 前記基板の前記上側から突き出す複数のモジュール・ピ
ンと、 前記基板の前記上側の隣接する前記モジュール・ピンの
間に取り付けられた少なくとも１つのコンデンサと、 前記ウェーハと接触するために前記基板の前記下側に取
り付けられた少なくとも１つのプローブとを含み、 前記少なくとも１つのコンデンサが前記基板とは別個の
構成要素からなり、 前記少なくとも１つのコンデンサが、前記バイアによっ
て前記少なくとも１つのプローブに電気的に接続され、 前記少なくとも１つのコンデンサが、前記モジュール・
ピンへの外部接続を一切もたないテスト装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/135,663 US5973928A (en) | 1998-08-18 | 1998-08-18 | Multi-layer ceramic substrate decoupling |
| US09/135663 | 1998-08-18 |
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| Publication Number | Publication Date |
|---|---|
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