CN1964077B - 电容器及其制造方法、以及包含该电容器的半导体器件 - Google Patents

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Abstract

本发明公开一种电容器及其制造方法和包含该电容器的半导体器件。其中，所述电容器包括：介电膜；形成在所述介电膜的第一主表面上的第一电极膜；形成在所述介电膜的第二主表面上的第二电极膜；从所述第一电极膜延伸到由所述介电膜和所述第一和第二电极膜所形成的叠层结构的第一侧面的第一互连部分；以及从所述第二电极膜延伸到所述第一侧面的第二互连部分，形成在所述叠层结构的第二侧面上的树脂层。

Description

电容器及其制造方法、以及包含该电容器的半导体器件
本发明专利申请是2003年7月23日向中国专利局提交的发明名称为“探针板和半导体芯片的测试方法、电容器及其制造方法”、申请号为“03133111.4”的发明专利申请的分案申请。
对相关申请的交叉引用
本申请基于分别在2002年7月23日、2003年1月26日以及2003年7月2日递交的日本在先专利申请No.2002-214476、2003-020663和2003-270360，其全部内容被包含于此以供参考。
技术领域
本发明一般涉及适用于以1GHz或更高的时钟速率工作的高速半导体器件的探针板和测试方法。另外，本发明涉及用作为高速半导体器件的去耦合电容的电容器及其制造方法。
背景技术
通常，探针板已经被用于测试形成在半导体晶片上的半导体芯片的电子性能和电路功能。一般来说，该测试是在该半导体芯片仍然处于晶片形式的状态下进行的，并且探针板被压在该晶片上，使得探针板上的探针与半导体芯片上的相应电极焊盘相接触。从而，通过探针和提供于探针板上的互连结构，探针板提供该半导体芯片和与探针板相连接的测试装置之间的相互连接。
例如，日本专利公告6-140048号公开这样一种携带有布线图案的陶瓷基片所形成的探针板。在这种常规的探针板中，位于该布线图案上的接触孔焊盘与半导体器件上的相应淀积焊盘相接触，并且互连图案提供上述结束焊盘之间的电连接。另外，输入/输出电极焊盘被提供在该探针板上，用于输入和输出到探针信号。另外，上述互连图案在该陶瓷基片上形成一个薄膜电阻器和电容器，以实现阻抗控制和电源线噪声的消除。
日本专利公告7-111280公开另一种探针板，其在该探针板的后表面上携带多个探针。在这种结构中，互连图案被提供在正表面上，并且例如旁路电容器或者波形整形电路这样的各种外部电路部分连接到在该探针板基片的正面的互连图案上。在探针板基片的不同侧面上提供探针和外部电路部件的这种结构可以把该外部电路部件设置为与在探针紧密相邻。从而，提高测试的精度。
日本专利公告10-132855公开一种探针板，其中用于与要被测试的半导体器件相接触的探针被提供在多层电路板的第一侧面上，并且例如电感器、电容器、电阻器等等这样可以与该半导体器件一同形成一个电路的芯片部件被提供在该多层电路板的第二层面上。通过使用这种探针板，可以在接近于在半导体芯片实际使用的状态下进行半导体芯片的测试，并且提高测试的精度。
另外，日本专利公告2000-304770公开一种探针板，其中叠加互连结构被形成在一个支承基片，并且多个探针被形成在该叠加互连结构的最上层上。通过使用该叠加互连结构，可以实现错综复杂的布线，因此能够允许探针高密度的排列。
日本专利公告2001-102418提供一种探针设备，其中由携带探针的陶瓷基片所形成的可拆卸接头通过一个插入物连接到一个引脚电子封装，如此形成的这种结构被安装在一个电路板上。在该参考文献中，该引脚电子封装包括各种电路，例如驱动器、比较器和动态装载器。另外，考虑到由于这些电路所造成的严重发热，该引脚电子封装可以包括冷却设备。
同时，在通常具有非常大量的端子的最近的高速半导体器件的测试处理中，需要一种探针板，其探针具有较大的密度，对应于形成在具有高密度的该半导体芯片上的电极焊盘，另外去耦合电容器被提供为与该探针紧密相邻，用于有效地抑制高频噪声。
对于该半导体器件，最近已经开发出用于以1GHz或更高的时钟速率工作的超高速半导体芯片的半导体封装。在这样一种半导体封装中，半导体芯片和电容器被安装在一个叠加基片的各个侧面上，其中具有1毫米或更小的厚度的非常薄的叠加基片通常被用于使该半导体芯片和电容器之间的电感最小化。
另外，在此提出一种用于直接在LSI上形成极薄的叠加基片，以形成BBUL(无凸块叠加层)(Nikkei Microdevices，2001年4月，第178页)，其中BBUL结构提供一个在形成于LSI芯片上的叠加基片的最上层上的去耦合电容器，通过在叠加基片与LSI芯片电连接。
在这种超高速半导体器件中，仅仅当该去耦合电容器被提供为与要被测试的半导体芯片紧密相邻时才能够实现有意义的测试，使得要被测试的半导体芯片在测试过程中按照它们实际使用的相同方式而工作。
通常，还没有一种探针板可以满足这种要求。
在日本专利公告2000-304770的探针板的情况中，例如通过在该探针板基片上提供具有相应的高密度的探针，可以确定地测试具有以高密度设置的大量接触端的半导体芯片。但是，这种结构在探针板和半导体芯片之间提供非常窄的间隙，因此别无选择，只能够把该去耦合电容器提供在该探针板基片的后侧，正如在日本专利公告10-132855的情况中那样。另一方面，考虑到需要携带复杂的布线图案以及考虑到测试时把探针压在1个半导体芯片上以获得均匀的接触需要具有足够的刚性，用于测试高速半导体芯片的探针板的基片通常具有3至5mm的厚度。
在日本专利公告10-132855的结构中，特别是用于提供在多层基片的后侧的电容器部件与要被测试的半导体芯片的电极之间相互连接的布线长度大约为6毫米。从而，与长的互连层相关的电感导致该电容器不能够在该半导体在测试过程中高速工作时有效地消除高频噪声。
同时，最近还需要超高速和超低功率的半导体器件和LSI，例如微处理器，以通过在它工作时消除开关噪声的抑制电源电压的波动，从而即使当造成负载突然改变时也可以保持稳定的器件工作。
考虑到这种需求，在实践中在一个半导体芯片的附近提供一个去耦合电容器，以吸收例如开关噪声这样的高频噪声。
另一方面，这一结构通常使用布线图案，用于把该半导体器件连接到去耦合电容器，因此导致与这种布线图案相关的电感造成上述高频噪声的去耦合电容器的效率大大下降这样的问题。
为了避免这个问题，在此提出一种方案，以插入物的形式来构造该去耦合电容器。从而，以插入物的形式构造的电容器被置于该半导体芯片的正下方，并且电容器和半导体芯片之间的布线长度被最小化。
图1A和1B为示出具有插入物类型的去耦合电容器的半导体器件100的结构。
参见图1A，半导体器件100具有一种结构，其中插入物类型的去耦合电容器102通过凸块103A安装在一个半导体芯片上。另外，其上携带有该半导体芯片101的去耦合电容器102通过凸块103B安装在一个封装基片104上。另外，封装基片104如此携带去耦合电容器102，并且该半导体芯片101通过凸块106安装在一个电路基片105上。
通过使用插入物类型的去耦合电容器102，从该半导体芯片101到去耦合电容器102的布线长度变为最小化，并且可以有效地实现高频噪声的消除。
图1A的结构还可以被更改如图1B中所示，其中图1B一种半导体器件100A，其使用封装基片104A来取代封装基片104。可以看出，封装基片104A具有一个凹陷。在图1B中，对应于上文所述的部件的那些部件由相同的参考标号所表示，并且将使省略对它们的描述。
通过把插入型去耦合电容器102包含到这样一个凹陷中，图1B的结构可以减小半导体芯片101和电路基片105之间的距离。
这种插入型去耦合电容器通常形成在具有平滑表面的基片上。
图2A-2D示出形成这种常规的插入型去耦合电容器的处理的一部分。
参见该图，去耦合电容器使用图2A中所示的硅基片201，并且在硅基片201上形成一个下电极202，如图2B中所示。
接着，如图2C中所示，介电膜203形成在下电极上，并且在图2D的步骤中，上电极204形成在绝缘层203上。
在图2D的步骤之后，图2D的叠层结构受到形成通孔的处理，使得该通孔中第一侧到第二相对侧穿过该硅基片，而这种形成通孔的处理需要大量的时间，并且插入型去耦合电容器的成本增加。另外，需要提供一种互连层图案包括在形成插入型去耦合电容器的处理过程中形成通孔的处理。
如上文所述，使用插入型去耦合电容器的一个问题例如在图1A中所示，由于使用插入型去耦合电容器102，在半导体芯片101的下表面和电路基片105的上表面之间的距离被增加。并且图1B的结构在一定程度上减小该问题，但是插入型去耦合电容器的使用仍然会导致半导体芯片101和电路基片105之间的距离增加的问题以及与电感增加相关的问题。
发明内容
相应地，本发明的一般目的是提供一种新型和有用的探针板以及通过使用这种探针板进行的半导体器件的测试方法。另外，本发明提供一种电容器及其制造方法。
本发明的另一个目的是提供一种用于测试半导体芯片的探针板，其中包括：
多个探针；
具有多层互连结构的叠加互连层，所述叠加互连层在其上表面上携带所述多个探针，与所述多层互连结构电连接；以及
嵌入在构成所述叠加互连层的树脂绝缘层中的电容器，其通过所述多层互连结构与所述探针板之一电连接，
所述多层互连结构包括在所述探针附近的一个内部通孔接头。
本发明的另一个目的是提供一种通过使用探针板的半导体器件测试方法。
所述探针板包括：多个探针；具有多种互连结构的叠加互连层，所述叠加互连层在其上表面上携带所述多个探针，与所述多层互连结构电连接；以及嵌入在构成所述叠加互连层的树脂绝缘层中的电容器，其通过所述多层互连结构与所述探针板之一电连接，所述多层互连结构包括在所述探针附近的一个内部通孔接头，所述电容器被嵌入在构成所述叠加层的一个树脂绝缘层中，
所述方法包括如下步骤：
使所述探针板与要被测试的半导体芯片相接触，使得所述半导体芯片与所述探针板电连接；以及
测试所述半导体芯片的电性能，
所述方法进一步包括如下步骤，在所述探针板与所述半导体芯片相接触之前，把所述探针和所述电容器之间的阻抗设置为基本上等于包含所述半导体芯片和电容器的半导体封装的在所述半导体芯片和所述电容器之间的一部分的阻抗。
根据本发明，可以把去耦合电容器设置为与一个探针紧密相邻，并且该探针和去耦合电容器之间的电感被最小化。从而，可以进行超高速半导体芯片的测试，并且以超高速操作该半导体芯片。另外，可以把该探针和电容器之间的部分的探针板的阻抗(Zp)设置为等于实际使用半导体芯片的半导体封装中的相应部分的阻抗。从而，在类似于半导体芯片实际使用情况的条件下进行测试，并且提高城市的精度。这种测试可以在形成晶片的半导体芯片或从晶片上分离的。离散半导体芯片的状态下进行。
本发明的另一目的是提供一种用于测试半导体芯片的探针板，其中包括：
第一互连板；
第二互连板，其安装在所述第一互连板上，使得一个间隙形成在所述第一互连板和所述第二互连板之间；
提供在所述第二互连板的远离所述第一互连板的表面上的多个探针；以及
提供在所述第二互连板上的与所述第一互连板相面对的表面上的去耦合电容器。
本发明的另一目的是提供一种用于测试半导体芯片的探针板，其中包括：
第一互连板；
第二互连板，其安装在所述第一互连板上，使得一个间隙形成在所述第一互连板和所述第二互连板之间；以及
提供在所述第二互连板的远离所述第一互连板的表面上的多个探针，
所述第一互连板和所述第二互连板之间的热膨胀系数之差为2ppm/℃或更小。
本发明的另一个目的是提供一种通过使用探针板的半导体芯片测试方法，
所述探针板包括：第一互连板；第二互连板，其安装在所述第一互连板上，使得一个间隙形成在所述第一互连板和所述第二互连板之间；提供在所述第二互连板的远离所述第一互连板的表面上的多个探针；以及提供在所述第二互连板上的与所述第一互连板相面对的表面上的去耦合电容器，
所述方法包括如下步骤，在使所述探针板与所述半导体芯片相接触之前，当所述探针和所述电容器之间的阻抗设置为基本上等于其中包含半导体芯片和电容器的一个半导体封装的在所述半导体芯片和所述电容器之间的一部分的阻抗。
根据本发明，可以在所用的材料和尺寸方面以更大的自由度设计该第一互连板，并且减小该探针板的成本。另外，本发明的探针板可以把在损坏时替换该第一互连板。通过设计该探针板使得第二互连板可以替换，因此通过仅仅替换该第二互连板可以测试不同类型和型号的各种半导体芯片。在上述本发明的探针板中，也可以把去耦合电容器置于探针的正下方，并且可以在接近于半导体芯片实际使用的状态下进行半导体芯片的测试。本发明能够测试不同的半导体芯片，并且消除了定制专用于各种不同的半导体芯片类型的探针板的必要性。
本发明的另一个目的是提供一种电容器，其中包括：
介电膜；
形成在所述介电膜的第一主表面上的第一电极膜；
形成在所述介电膜的第二主表面上的第二电极膜；
从所述第一电极膜延伸到由所述介电膜和所述第一和第二电极膜所形成的叠层结构的第一侧面的第一互连部分；以及
从所述第二电极膜延伸到所述第一侧面的第二互连部分，
形成在所述叠层结构的第二侧面上的树脂层。
本发明的另一个目的是提供一种半导体器件，其中包括：
电容器；以及
其上安装有所述电容器的半导体芯片；
所述电容器包括：介电膜；形成在所述介电膜的第一主表面上的第一电极膜；形成在所述介电膜的第二主表面上的第二电极膜；从所述第一电极膜延伸到由所述介电膜和所述第一和第二电极膜所形成的叠层结构的第一侧面的第一互连部分；以及从所述第二电极膜延伸到所述第一侧面的第二互连部分，形成在所述叠层结构的第二侧面上的树脂层。
本发明的另一个目的是提供一种电容器的制造方法，其中包括如下步骤：
在一个基片上形成树脂的第一绝缘膜；
在所述第一绝缘膜上形成第一电极膜；
在所述第一电极膜上形成一个介电膜；
在所述介电膜上形成第二电极膜；以及
通过蚀刻处理除去所述基片，使得所述第一绝缘膜被暴露。
根据本发明，通过在形成该电容器之后除去该支承基片并且通过提供第一和第二互连层部分使得第一和第二互连部分延伸到该叠层结构的同一侧面上，可以构造一个极薄的电容器。请注意，与第一和第二互连部分在第一和第二相互面对的方向从第一和第二电极膜延伸的情况相比，在本发明中该电容器的总厚度被大大地减小。通过表面安装技术并且使用形成在该半导体芯片和安装有半导体芯片的基片之间的小间距和间隙，可以容易地把薄的电容器安装在半导体芯片上。只要电容器的面积为2mm2或更小，在处理该电容器的过程中不会出现造成该电容器损坏的实际问题。应当指出，即使在该基片被蚀刻之后，本发明的电容器可以成功地避免被损坏，通过提供该树脂支承层，使得该树脂支承层在第一侧面上支承上述叠层结构。
本发明的其他目的和特点从下文结合附图的详细描述中将变得更加清楚。
附图说明
图1A和1B为示出具有插入型耦合电容器的常规半导体器件的示意图；
图2A-2D为示出以形成插入型耦合电容器的一部分处理的示意图；
图3为示出根据本发明第一实施例的探针板的结构的示意图；
图4为示出通过使用图3的探针板对半导体芯片进行测试的示意图；
图5为示出在用于图3和4的结构中的耦合电容器的结构的示意图；
图6A-6G为示出制造方法图5的电容器的处理的示意图；
图7A-7C为示出第一实施例的探针板的制造处理的示意图；
图8为根据图7A-7C的处理的流程图；
图9为根据本发明第二实施例的探针板的结构的示意图；
图10为示出图9的一部分的示意图；
图11为示出图9的探针板的一种变型的示意图；
图12为示出根据本发明第三实施例的半导体器件的示意图；
图13为示出图12的一部分的示意图；
图14为示出在图13的结构中的半导体芯片上安装电容器的处理的示意图；
图15A和15B为示出图13中所示的电容器的制造处理的示意图；以及
图16为示出根据本发明第四实施例的半导体器件的结构的示意图。
具体实施方式
图3示出根据本发明第一实施例据的探针板10的基本结构。
参见图3，探针板10由核心层12所形成并且包括形成在核心层12上的叠加互连层14，其中叠加互连层14包括多个互连图案。另外，探针16形成在叠加互连层14的上表面上。
应当指出，该探针板10进一步包括提供在该叠加互连层14内部的薄膜电容器20。另外该探针板10具有一个特征，其中在该叠加互连层14内部的互连图案构成一个多层互连结构。从而，该多层互连结构包括在探针16附近的内部通孔接头，并且该薄膜电容器20被嵌入在构成该叠加互连层14的树脂绝缘层中。
图4示出通过使用图3的探针板10进行半导体芯片30的测试的一个例子的截面视图。
参见图4，要被测试的半导体芯片30形成一个晶片并且由晶片夹头40所夹持。从而，探针板10一个接一个地对如此形成在该晶片上的半导体芯片30进行测试。半导体芯片30中，探针16与形成在该半导体芯片上的相应电极焊盘30接触，并且通过把电能和测试信号从一个测试器(未示出)通过探针16施加在该半导体芯片30上而进行测试。该测试器进一步检测从该半导体芯片30通过探针板10返回的电信号，其中该电信号被从该半导体晶片30提供到探针板10并且还通过探针16。
在所示的例子中，核心层12由4个玻璃环氧树脂层的叠层所形成，并且包括填充有环氧树脂的通孔13。另外，包括叠加层14的一对叠加互连层被分别提供在核心层12的第一侧面和第二侧面。
参见图4，该叠加层14包括分别携带一个互连层图案的四个树脂层的叠层，并且在该叠加层14中形成多层互连结构，其中该叠加层14的每个树脂层具有大约45μm的厚度。另外，可以看出具有大约30μm的厚度的薄膜电容器20被在嵌入在位于从叠加层14的上表面往下数的第三和第四互连层之间的一个树脂层中。从而，薄膜电容器20的接地端和电源端被分别连接到地线17和电源线18。
尽管所示例子的探针板10仅仅当包括一个薄膜电容器20，但是本发明不限于这种具体结构，并且可以提供连接到不同的电源线的多个薄膜电容器20，特别是在探针板10被设置为测试使用多个不同的电源电压的半导体芯片10的情况中。
在图4的探针板10中，探针板16被连接到暴露于叠加互连层14的最上层的电极上，其中每个探针16具有一个扭曲和弯曲的抽头端，使得探针16在于电极焊盘32的主表面相垂直的方向上与要被测试的半导体芯片30的探针焊盘32相接触。因此，在测试半导体芯片30时，探针16与半导体芯片30的相应电极焊盘32相接触。
图5为示出用于使本发明的探针板10的薄膜电容器20的结构。如上文所述，本发明的薄膜电容器20作为一个去耦合电容器，用于在高速半导体芯片20的测试过程中消除高频噪声。
如图5中所示，电容器20形成在硅基片22上并且具有BaSrTiO3等等这样高K材料所形成的绝缘膜24被夹在硅基片22的下电极层23和上电极层25之间的结构。一般来说，电极23和25由Pt所形成，并且在形成电容器之后硅基片22在其底部表面22a受到抛光处理。包括硅基片22和端电极27和28的薄膜电容器的总厚度为30μm或更小，其中该端电极27和28分别连接到下电极23和上电极25。应当指出，端电极27和28延伸到电容器20的上侧并且形成在相同高度上对齐的平坦接触表面。因此，该电容器20具有适用于通过使用表面安装技术安装的结构。
图6A-6G示出薄膜电容器20的制造处理。
参见图6A，电容器20形成在硅基片22之上，如上文所述，其中硅基片22作为一个支承基片，其在形成薄膜电容器20的过程中支承该叠加电容器结构。通过使用用于这样一个支承基片的硅基片22，通过抛光硅基片22的下表面22a容易地实现电容器20的减薄。应当指出，即使当硅薄膜的厚度减少到大约20μm也不容易破裂。
另外，如图6B-6G中所示，连续地在该硅基片22上形成高K绝缘层24和上电极层25，其中硅基片22具有0.3毫米的厚度并处于热氧化膜(未示出)之上。
首先，在图6B的步骤中，通过进行TiO2(0.05μm)/Pt(0.1μm)的溅射处理，下电极层23形成在这样的硅基片22上。接着，在图6C的步骤中，(Ba，Sr)TiO3(在下文中被称为BST)被淀积在其上，以通过溅射处理形成高K介电膜24。另外，通过用Pt进行溅射处理，上电极层25形成在高K介电膜24之上，具有0.1μm的厚度。
另外，用于本发明的薄膜电容器20的高K介电膜24不限于BST，但是包含Sr、Ba、Pb、Sn、Zr、Bi、Ta、Ti、Mg、Nb等等之一的任何复杂氧化物可以用于同样的目的。对于叠加物，除了上文所述的BST之外，高K介电膜24可以由任何Pb(Zr，Ti)O3、Pb(Mg，Nb)O3、SrBi2Ta2O9、Ta2O5等等所形成。
另外，电极层23和25不限于Pt，而且包含至少Au、Cu、Pb、Ru、Ir和Cr之一的金属膜或Ru或Ir的金属氧化物可以用于相同的目的。
接着，在图6E的步骤中，上电极层25和介电膜24被构图以形成一个接触孔，并且通过进行Ar离子铣削(ion milling)处理，上述层面23-25被进一步构图以形成电容器20的芯片。
接着，在图6F的步骤中，聚酰亚胺层26形成在图6E的步骤中所包含的结构上，使得聚酰亚胺层26具有分别暴露上电极25和下电极23的接触孔。另外，Cr膜、Cu膜和Au膜被连续地淀积在图6F的结构上，分别具有0.05微米、1微米和10微米的厚度，结果端电极27和28分别形成与上电极25和下电极23电连接，如图6G所示。
然后，硅基片22的下表面22a受到抛光处理，连接点包括硅基片22和端电极27和28的电容器20的厚度被减小为30μm。
因此，通过使用如此形成的薄膜电容器20，完成该探针板10。
更加具体来说，图3和图4的探针板10是通过把电容器20的电极端27和28与位于如图4中所示的叠加互连层14中的地线17和电源线18电连接。
接着，将参照在叠加互连层1中嵌入薄膜电容器20的步骤详细描述用于制造探针板10的叠加互连层14的处理方法。
图7A-7C示出在叠加互连层14中嵌入薄膜电容器20的处理方法，并且图8示出说明图7A-7C的处理流程图。应当指出，在叠加互连层14中的多层互连结构通过重复图8的步骤S2-S7而形成。
参见图8，通过在图7A的步骤中使用粘合剂，在核心层12或已经形成的叠加互连层14的绝缘层14-1上的所需位置上焊接电容器20的芯片。在此，应当指出，通过进行铜膜的电镀处理，互连图案14-1a已经形成在绝缘层14-1上。
接着，在图8的步骤S2中，半凝固状态的环氧树脂膜被叠加在核心层12上，或叠加在已经形成的叠加互连层14的绝缘层14-1上。结果，形成如图7B中所示的绝缘树脂层14-2，使得树脂层14-2覆盖薄膜电容器20。
接着，在步骤S3，通过施加如图7B的中所示的二氧化碳激光器的激光束，通孔14-2b形成在上述树脂层14-2中，其中步骤S3还包括通过分别对应于地线17和电源线18在树脂层14-2中形成通孔17b和18b的步骤。
接着，在步骤S4，通过非电镀处理，薄的Cu种子层(未示出)形成在树脂层14-2的表面上。为了提高粘合性，最好再进行非电镀处理之前，对树脂层14-2的表面进行打磨处理。
接着，在步骤S5，一个光刻胶膜被提供在图7B的结构上，10的在光刻胶膜厚均匀地覆盖树脂层14-2，随后进行构图处理，以形成对应于互连图案和通孔17b和18b的光刻胶开口。
接着，在图8的步骤S6中，进行铜的电镀处理，并且使用光刻胶图案作为掩膜，使得铜层填充如此形成的光刻胶开口，并且在光刻胶开口处形成铜图案14-2a和铜插塞14-2c，其中如此形成的铜插塞包括地线接触插塞17和电源线导电插塞18，如图7C中所示。应当指出，图7C示出光刻胶膜被除去的状态。
接着，在步骤S7，通过使用铜图案14-2c和铜插塞17和18作为自对齐掩膜，对以前形成的种子层进行构图。
另外，通过重复步骤S2-S7，容易获得其中包含嵌入的薄膜电容器芯片20的叠加互连层14。
另外，探针16形成在对应于内部通孔接头14-2c的叠加互连层14的最上层上或在其附近，并且获得图4的结构。
应当指出，与电容器安装在探针板基片的后侧的常规结构相比，上述探针板10把探针16和耦合电容器20之间的电感减小1/5-1/10的因子。结果，即使在半导体芯片以1GHz或更高的时钟速率工作时半导体芯片的高速测试过程中，可以有效地抑制电源线噪声，并且是测试精度大大地提高。
应当指出，形成内部通孔14-2c的处理不限于上文所述。例如，内部通孔14-2c还可以通过同时的叠加处理而形成。另外，在本实施例的探针板10中所用的薄膜电容器20不限于参照图5所述的电容器，其中端电极27和28被提供在电容器芯片的同一侧面上。因此，也可以使用该电容器芯片的相对侧上具有端电极的电容器。在这种情况中，导电铜图案被形成在安装有电容器的表面上，并且电容器的安装还可以通过使用导电粘合剂而进行。
(第二实施例)
接着，将描述根据本发明第二实施例的探针板。
本实施例的探针板具有一种结构，其中第二互连板被安装在第一互连板上，并且该探针板被提供在第二互连板上。
由于存在与携带该探针的第二互连板相分离的第一互连板，因此对于第一互连板的材料或尺寸方面没有限制或限制较少。
因此，可以使用低精度的相对较低成本的基片，例如用于第一互连板的玻璃环氧树脂叠层基片。另外，第一基片具有几个毫米的较大厚度，而对测试的精度没有影响。
当然，可以利用与第二互连板所用的材料相同的材料来形成第一互连板，可以有效地消除由于第一和第二互连板之间的热膨胀系数之差所造成的第二基片的翘曲问题。
对于上述第二互连板，最好使用具有内部接触孔结构的基片，其中一个互连层与参照第一实施例所述的内部通孔接头一同提供。通过使用这种内部通孔结构，可以在第二互连板上的探针和形成于第一互连板上的电极之间构造一个复杂的互连电路。第二互连板最好具有1毫米或更小的厚度。
通过使用这种第二互连板以及安装在其后侧(与提供探针的一侧相对的侧面)的去耦合电容器，当以1GHz或更大的时钟频率测试半导体芯片时，可以非常有效地消除在电源线中所构成的高频噪声。应当指出，具有1毫米的厚度并且其中包含通孔接头的第二互连板可以通过一个叠加处理或者另外通过一个同时的加压处理而形成，其中通过使用导电粘合剂叠压分离形成的互连层。
当测试在一个晶片上形成的多个半导体芯片时，对于每个边缘需要使用具有50-100mm的尺寸以及对于第二互连板具有1毫米或更小的厚度的基片。在使用这种大尺寸基片用于第二互连板的情况中，尽可能地减小第二互连板和要被测试的半导体芯片之间的热膨胀系数值差是重要的，最好为大约2ppm/℃或更小。
因此，需要为在特定的晶片上形成的半导体芯片特殊设计的探针板。在测试形成用于硅基片上具有大约4ppm/℃的热膨胀系数的半导体芯片的情况中，需要使探针板的第二互连板具有大约4±2ppm/℃的热膨胀系数。
具有这种低热膨胀系数的第二互连板例如可以通过把互连层提供在树脂浸润的碳纤维基片的核心层上或在一个具有贯穿互连体的镍铁合金基片(invar substrate)上。当使用用于第二互连板的树脂浸润碳纤维材料时，可以使用通过把例如环氧树脂这样的一种树脂浸润到碳纤维结构中，并且固化该浸润树脂而制造的材料。在使用镍铁合金基片的情况中，使用平板形式的64％Fe-36％Ni的镍铁合金。
在本实施例的探针板中，应当注意在第一互连板和第二互连板之间存在有间隙或间隔，因此，通过使用该间隔，在前一个实施例中参照图5所述的去耦合电容器可以安装在第二互连板的后表面上另外，还可以在第二互连板的后表面上并且使用上述间隔提供例如电感器和电阻器这样的其它无源元件。另外，通过使用该间隔，可以把BOST (外置自测试)芯片安装在第二互连板的后表面上。应当指出，BOST芯片是一个其中包含一部分测试电路的LSI，其中通常以BIST(叠加自测试)芯片的形式提供在一个测试LSI中。
在测试形成于一个晶片上的多个半导体芯片的情况中，需要使所有的多个探针可靠地同时与在该半导体芯片上的各相应电极相接触。因此，在第二互连板上的探针端部具有相同的高度。
当在第一互连板和第二互连板之间存在不同的热膨胀系数时，不可避免地在第二互连板中造成翘曲，并且探针板端部不再对齐于一个平坦平面上。从而，不再能够获得探针的可靠接触。
为了避免该问题，因此，需要消除由于第二互连板和第一互连板之间的热膨胀系数之差所造成的第二互连板的翘曲。
从这一观点来看，由于核心层的较大弯曲弹性模量以及对抗该弯曲的较高阻力，把树脂浸润的碳纤维基片或者形成有贯穿的互连体用于第二互连板的核心层是有利的。
另外，应当指出由于热应力所造成的第二互连板的弯曲可以通过利用针栅阵列(pin grid array)把第二互连板连接到第一互连板而最小化。在这样一个结构中，由于第一互连板和第二互连板之间的热膨胀系数差所造成的热应力被针栅阵列成功地吸收。并且这种结构使得引脚与相应的电极焊接，考虑到通过这种可拆卸的连接中所存在的间隔和进一步减小在第二互连板中的热应力的可能性，可拆卸连接结构的使用更加有利。
应当指出，使用可拆卸连接结构用于把第二互连板连接到第一互连板提供附加的优点在于通过仅仅把第二互连板替换为具有略有不同的互连图案的另一个互连板，可以对具有在电极焊盘的排列上略有不同的半导体芯片进行测试。因此，本实施例的探针板可以用于测试各种不同的半导体芯片。
另一方面，在要被测试的半导体芯片与以前测试的半导体芯片相比具有大不相同的结构的情况中，需要设计该探针板，使得该探针板可以携带可替换的引脚电子元件。因此，通过可拆卸连接结构在远离第二探针板的第一探针板的侧面上提供可替换的引脚电子元件，本实施例的探针板实现这样的结构。
与该特征相关，应当指出日本专利公告2001-102418公开一种可拆卸引脚电子元件。但是，在该现有的结构中使用包含一个裸露芯片的引脚电子模块，并且在其两侧上具有连接端。另外，该现有的引脚电子模块在其横向侧面上携带冷却套管。因此，这种结构需要极高水平的安装技术，不容易通过使用市场上可获得的元件来实现。另外，裸露芯片不容易在市场上购买。
本实施例的探针板使用可以在市场上获得的封装元件所形成的普通模块结构，其采用该封装元件安装在一个基片上的形式。另外，通过使用FPGA(场可编程门阵列)用于例如比较器这样的逻辑操作单元，其必须根据半导体芯片的模块和类型而改变，因此不再需要生产专门为特定的半导体芯片设计的特定测试芯片。通过使用FPGA，通过仅仅改变逻辑结构，探针板可以用于各种不同的半导体芯片。
根据本发明的测试方法，如上文所述，通过在与提供探针的探针板的侧面相反地后侧上提供去耦合电容器，可以减小当以例如1GHz或更高的超高速时钟速率测试超高速半导体芯片时所形成的电源线噪声。
在这样一种结构中，通过把探针和去耦合电容器之间的阻抗设置为尽可能地小而获得更好的测试结果不总是正确的。并且该测试本身可以成功地在该阻抗被理想地最小化的理想条件下进行，在实际封装中所用的半导体芯片在一定程度上受到电源噪声的影响，并且由探针板所进行的半导体芯片的测试可以在实际条件下保证半导体芯片的操作，其中电源噪声不被完全消除。
在测试用于在芯片和去耦合电容器之间具有阻抗Zp的半导体封装中的半导体芯片的情况中，通常希望把探针板上的探针和去耦合电容器之间的阻抗设置为等于上述阻抗值Zp。从实际的观点来看，最好该探针板具有分别位于探针板基片的相对侧上的探针和去耦合电容器之间的阻抗，在该半导体芯片被以半导体封装的形式组装的状态下，使得该阻抗处于要被测试的半导体芯片和去耦合电容器之间的阻抗的-50％至+100％的范围内。
半导体芯片的测试可以在该半导体芯片被从一个晶片上分离之前或之后执行。
图9示出根据本发明第二实施例的探针板110的一个例子。
参见图9，在该晶片被晶片夹头111支承并且包括由具有7毫米的厚度的玻璃环氧树脂多层互连基片所形成的第一互连板113的状态中，探针板110被用于测试在一个晶片上的半导体芯片的电子特性，并且通过把针栅阵列117焊接在第一互连板113上，安装在具有针栅阵列117的第二互连板114被安装在第一互连板113上。
另外，可以看出第二互连板114在其上表面上携带探针115以及在其下表面上携带去耦合电容器。
图10详细示出图9的第二互连板114。
参见图10，可以看出在此形成两个叠加互连层20，每个互连层在核心层18的两侧上具有四层结构，其中该核心层18具有0.6mm的厚度，并且该探针板110具有1mm的总厚度。在所示的例子中，每个探针板110的每个边缘具有40mm的尺寸。
该核心层18包括具有0.5mm的厚度的碳树脂复合板119，并且通过把环氧树脂渗透到碳纤维结构中而形成，并且具有一种结构，其中环氧树脂膜被叠加在这样的碳树脂复合板119的两侧上。
由于构成碳树脂复合板119的碳纤维是一种导电材料，其中通过在该碳树脂复合板119中钻通孔的处理步骤，形成具有通孔互连结构的核心层18，把该环氧树脂膜叠加在该碳树脂复合板119的两侧上，通过对该环氧树脂加热熔化，用该环氧树脂填充被钻出的通孔，并且在填充以前形成的通孔的环氧树脂中钻更小的通孔。在此之后，通过用金属膜镀该通孔的内表面而执行类似于形成一个玻璃环氧树脂核心层的处理。
对于形成在核心层118上的叠加互连层120，应当指出每个叠加互连层120包括形成有25μm的线-空隙间距的多层互连结构。从而，在该叠加互连层120中形成一部分多层互连结构的互连层通过使用一个内部通孔接头相互连接。
在所示的例子中，核心层18具有1ppm/℃的热膨胀系数，并且第二互连板114整体上具有4ppm/℃的热膨胀系数。
如上文所述，第二互连板114上携带有探针115，其中该探针115通过焊接连接到形成于第二互连板114上的暴露电极。从而，每个探针115的末端被弯曲或扭曲，以便于在基本上与该半导体芯片的平面相垂直的方向上与要被测试的半导体芯片上的相应电极焊盘相接触。例如，该第二互连板114可以携带大量的探针115，从而能够同时进行9个半导体芯片的测试。
应当指出，该第二互连板114的下表面在其外围部分携带形成该针栅阵列117的引脚，其中该针栅阵列117的每个引脚具有大约3mm的长度。另外，该第二互连板114还在其下表面上在位于形成该针栅阵列117的区域内的内部区域中携带该去耦合电容器116。该去耦合电容器116具有类似于参照图5的以前实施例中所述的结构，并且通过焊锡凸块连接安装在第二互连板114的下表面上。该电容器116例如在每个边缘可以具有5mm的尺寸，并且具有0.3μF的电容量。另外，该电容器116可以具有20pH的内部阻抗。
通过在第二互连板114的下表面上提供去耦合电容器116，与使用单个探针板基片并且在上述单个探针基片的下表面上提供去耦合电容器的情况相比，可以把该探针115和去耦合电容器之间的电感减小1/5-1/10的因子。结果，本发明能够进行半导体芯片的测试，并且以1GHz或更大的时钟速率操作该半导体芯片。从而，可以有效地抑制电源线噪声的出现，并且可以高精度地进行测试。
图11示出根据本实施例的另一个例子的另一个探针板，其中对应于所述部分的那些部分以前由相同的参考标号所表示，并且将省略对它们的描述，
参见图11，第二互连板114通过针栅阵列117安装在第一互连板113上，类似于图9的例子，只是图11的针栅阵列117不被焊接在第一互连板113上，而是通过位于第一互连板113上的一个连接器127可拆卸地连接。
另外，应当指出，第一互连板113在其下表面上携带一个引脚电子模块128，其中该引脚电子模块128是由例如逻辑LSI、电源组件、无源元件等等这样安装在第一互连板113上的各种组件所形成的模块。应当指出，该第一互连板113的下表面携带台栅阵列(land grid array)电极，并且引脚电子模块通过具有可移动的接触引脚的弹簧引脚(pogopin)阵列129连接到该互连板113。从而该模块128固定到该互连板113上。
根据本实施例的探针板，第一和第二互连板113和114的使用能够消除或减小在材料和尺寸方面对不携带探针115的第一互连板113的限制，并且可以大大地减小该探针板的成本。另外，当任何一个第一和第二互连板损坏时，仅仅通过更换该损坏的互连板可以容易地修理该探针板。从而可以减小维护成本。
另外，允许替换第二互连板114的结构使得通过根据半导体芯片的类型和型号替换在该探针115上的第二互连板114，而能够使该探针板用于测试各种不同的半导体芯片。
由于本实施例的探针板能够提供与该探针115紧密相邻的去耦合电容器116，因此该探针115和去耦合电容器116之间的电感被最小化，并且可以在该半导体芯片以超高速工作的状态下测试该半导体芯片。
另外，通过把所测试的半导体芯片和去耦合电容器之间的阻抗设置为等于在实际半导体封装中的该半导体芯片和去耦合电容器之间的阻抗，可以在该半导体芯片在实际产品中工作的状态下进行测试。
另外，本发明的探针板能够同时测试多个半导体芯片。另外，考虑到相同的探针板可以容易地用于各种不同类型或型号的半导体芯片这样的事实，利用本实施例的探针板可以大大地减小测试成本。
(第三实施例)
图12示出根据本发明第三实施例的半导体器件210的结构。
参见图12，该半导体210由包括有源半导体元件的半导体芯片211和电连接到该半导体芯片211的电容器220所形成。
在所示的例子中，该半导体芯片211通过焊锡凸块113安装在一个封装基片212上，其中该焊锡凸块113连接到在该半导体芯片211上的各个相应电极焊盘214，并且进一步连接到形成在该封装基片212上的各个相应电极焊盘215。因此，通过该焊锡凸块113，在该半导体芯片211中的有源元件电连接到该封装基片212。
在本实施例中，应当指出该电容器220具有这样的厚度，使得该电容器220可以按照形成于半导体芯片211和封装基片之间的间隔或间隙安装在该半导体芯片211上，具有高度X1。
图13详细示出电容器220的结构，应当指出图13示出在该电容器220安装在该半导体芯片211上的状态中该电容器220的截面视图。
参照图13，该电容器220具有类似于以前参照图5所述的结构，并且包括被Cr/Au的下电极膜222和Au的上电极膜224所夹住的BST膜223，其中该下电极膜122形成在由聚酰亚胺树脂所形成的下绝缘膜221上。
另外，在此形成一个穿过该上绝缘膜225、上电极224并且进一步穿过BST膜223的开口，以暴露下电极膜222，并且一个电极焊盘226被提供以从该下电极膜223延伸到位于该半导体芯片211的下表面上。从而，该电极焊盘226作为把下电极223电连接到半导体芯片211的互连图案。
类似地，在该上绝缘膜225中提供一个开口，以暴露上电极224，并且提供一个电极焊盘227，以通过该开口电连接位于该半导体芯片211的下表面上的上电极224和电极焊盘211B。
如上文所述，焊盘226和227都具有Au/Cu叠层结构，并且被形成为在该接触表面上具有相同的高度。类似地，该电极焊盘211A和211B都具有Au/Ni/Cu叠层结构，并且形成为在接触表面上具有相同的高度。因此，当电容器220被表面安装在半导体芯片211上时，在该半导体芯片211上的电极焊盘211A和211B与电容器220的电极焊盘226和227可靠地接触。
应当指出，该电极焊盘211A和211B之一是接地焊盘，因此该电容器220电插入在该半导体器件和接地平面之间。
由于本实施例的电容器220具有通过使用能够减小膜厚的树脂绝缘膜221和225夹住由下电极膜222、介电膜223和上电极膜224所形成的电容器部分，与把电容器部分提供在例如硅基片这样的支承基片上的情况相比，该电容器220的总厚度可以被大大地减小。与在该电容器的相同侧面提供电极焊盘226和227的结构相关，并且进一步考虑到该介电膜223可以具有大约100nm的非常小的厚度，该电容器220的总厚度可以被进一步减小。
例如，该电容器220可以被形成为使得被定义为从该下绝缘膜221的下表面到上绝缘膜225的上表面的电容器220的厚度的总电容器厚度X3具有不超过10μm的数值。从而，该电极焊盘226和227被形成为使得超出该上绝缘膜225的凸起量X4不超过10μm，其中应当指出该凸起X4还包括在该半导体芯片211的下表面上的电极焊盘211A和211B的厚度。
因此，电容器220可以被形成为使得被定义为X3和X4之和的该半导体220的安装高度X2不超过25μm。
考虑到该焊锡块213的高度X1通常在70-80μm的范围内，通过表面安装技术并且利用形成在该半导体芯片211和封装基片212之间的间隔或间隙，该电容器220可以被成功地安装在该半导体芯片210的下表面上。从而，该半导体芯片211和电容器220之间的距离被最小化，并且通过使用该电容器220作为一个去耦合电容器，有效地抑制高频噪声。另外，应当指出，该电容器220具有比用于插入物的电容器更加简单的结构，并且大大地改进电容器的成本和可靠性。
图14示出在半导体芯片221上的电容器220的安装处理。
参见图14，该电容器220的电极焊盘226由嵌入在该树脂绝缘膜225中具有1μm的长度的铜电极插塞226B和与铜电极插塞226B相连续的形成在该树脂层225的上表面上具有10μm厚度的金电极焊盘226A所形成。
类似地，该电容器220的电极焊盘227由嵌入在该树脂绝缘膜225中具有1μm长度的铜电极插塞227B和形成在该树脂层225的上表面上与铜电极插塞227B相连续的具有10μm厚度的金电极焊盘227A所形成。
每个电极焊盘211A和211B具有三层叠层结构，包括具有0.2μm厚的最上Au层、在该Au层之下的具有2μm厚度的中间Ni层、以及具有3μm厚的最下Cu层。
因此，当把该电容器220安装在该半导体芯片211上时，该Au电极焊盘226和227被分别压在该电极焊盘211A和211B的Au层上，并且通过形成Au-Au超声接合而相互焊接。
图15A和15B为示出形成图14的电容器220的处理的示意图。
参见图15A，包括层面221-225的叠层的电容器结构被形成在一个硅基片230上，其中该硅基片230上携带Ti/Cu叠层结构的粘合层230A。在该硅基片230上的电容器的形成按照与图6A-6G相同的方式进行。
在获得图15A的结构之后，本实施例通过进行湿法蚀刻处理而在图15B的步骤中与该粘合层230A一同除去该硅基片230。
由于图15B的步骤的结果，与通过图6A-6G的处理形成电容器相比，电容器220的厚度被大大地减小。由于该树脂层251具有几微米的厚度，因此即使该电容器220中包括薄而脆的BST膜223，也可以稳定地支承该电容器220。
(第四实施例)
图16示出根据本发明第四实施例的半导体器件210A的结构，其中对应于上文所述的部件的那些部件由相同的参考标号所表示，并且将省略对它们的描述。
参见图16，该半导体器件210A在一个引线框架252上携带类似于该半导体芯片211的一个半导体芯片211A，并且类似于图12和13的情况，该电容器220被安装在该半导体芯片211A上。
更加具体来说，该半导体芯片211A被支承在该引线框架252的台部分252A上，并且被一个熔化的树脂封装253所密封。
该树脂封装253支承引线导体252B，并且该半导体芯片211A通过接合线251电连接到该引线导体252B。
在此，应当指出该接合线251的最大高度X5通常决定该模制封装树脂253的厚度，因此从该半导体芯片211A的上表面测量的该电容器220的高度X2不超过高度X5，其通常具有大约150μm的数值。
在本实施例的电容器220中，该高度X2可以被减小到10μm或更小。因此，通过使用本实施例的电容器220可以获得如图15中所示的结构，而没有任何困难。
应当指出，上和下树脂绝缘膜221和225不限于聚酰亚胺，而且还可以使用各种其他树脂，例如双马来酰亚胺三嗪树脂(bismaleimidetriazine，BT)、聚四氟乙烯(PTFE)树脂、苯环丁烯(BCB)树脂、丙烯树脂、己二烯酞酸脂树脂等等。从而应当指出，其上生长有大约100nm的小厚度的高K介电膜的绝缘膜121具有平滑表面。因此，最好该绝缘膜121具有5nm或更小的粗糙度的表面。
另外，从处理的观点来看，最好图13的电容器220具有2mm×1mm的尺寸或者2mm2或更小的面积。
另外，本发明不限于上述实施例，而且可以做出各种变型和改变而不脱离本发明的范围。

Claims (1)

1.一种电容器的制造方法，包括如下步骤：
在一个基片上形成树脂的第一绝缘膜；
在所述第一绝缘膜上形成下电极膜；
在所述下电极膜上形成一个介电膜；
在所述介电膜上形成上电极膜；
在所述上电极膜和所述介电膜中形成第一接触孔；
以覆盖所述第一接触孔的侧壁的方式在所述上电极膜上形成树脂层；
在所述树脂层中形成用于暴露所述上电极膜的一部分的第二接触孔；
形成第一互连部分，所述第一互连部分被形成在所述第一接触孔中并在所述树脂层上延伸；
形成第二互连部分，所述第二互连部分被形成在所述第二接触孔中并在所述树脂层上延伸；以及
通过蚀刻处理除去所述基片，使得所述第一绝缘膜被暴露，
其中，所述电容器具有30μm或更小的总厚度。
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