JPH06338538A - 半導体素子の接続方法 - Google Patents
半導体素子の接続方法Info
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- JPH06338538A JPH06338538A JP5151541A JP15154193A JPH06338538A JP H06338538 A JPH06338538 A JP H06338538A JP 5151541 A JP5151541 A JP 5151541A JP 15154193 A JP15154193 A JP 15154193A JP H06338538 A JPH06338538 A JP H06338538A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 配線基板に実装した半導体素子の電極と配線
パターンの接続ピッチを狭くし、かつ半導体素子の実装
部分の占有容積を低減する。 【構成】絶縁性フィルム（１）に導電体層（２）を積層
して配線パターンを形成した配線基板（３）に、電極
（５）を有するベアＩＣチップ（４）を直接実装し配線
接続する方法で、配線基板（３）の電極（５）に対応す
る配線パターンを形成した面の裏面に、ベアＩＣチップ
（４）の電極（５）の形成面を接着し、その電極（５）
に対応する位置の導電体層（２）と絶縁性フィルム
（１）にスルーホール（６）を形成し、このスルーホー
ル（６）を介して導電体層（７）を形成して、導電体層
（２）と電極（５）を電気的に接続する。
パターンの接続ピッチを狭くし、かつ半導体素子の実装
部分の占有容積を低減する。 【構成】絶縁性フィルム（１）に導電体層（２）を積層
して配線パターンを形成した配線基板（３）に、電極
（５）を有するベアＩＣチップ（４）を直接実装し配線
接続する方法で、配線基板（３）の電極（５）に対応す
る配線パターンを形成した面の裏面に、ベアＩＣチップ
（４）の電極（５）の形成面を接着し、その電極（５）
に対応する位置の導電体層（２）と絶縁性フィルム
（１）にスルーホール（６）を形成し、このスルーホー
ル（６）を介して導電体層（７）を形成して、導電体層
（２）と電極（５）を電気的に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の接続方法
に関し、特に配線基板にベアＩＣチップのような半導体
素子を直接実装接続する際、配線基板の半導体素子搭載
面とは反対の面に形成された配線パターンと半導体素子
の電極とを、配線基板に形成されたスルーホールを介し
て接続することにより、配線ピッチを狭めかつ、半導体
素子を効率よく実装する技術に関する。
に関し、特に配線基板にベアＩＣチップのような半導体
素子を直接実装接続する際、配線基板の半導体素子搭載
面とは反対の面に形成された配線パターンと半導体素子
の電極とを、配線基板に形成されたスルーホールを介し
て接続することにより、配線ピッチを狭めかつ、半導体
素子を効率よく実装する技術に関する。
【０００２】
【従来の技術】近年、ＩＣチップ等の半導体素子が大型
化、多端子化するにつれて、その半導体素子を回路基板
に効率よく確実に実装する技術が強く要求されるように
なってきた。
化、多端子化するにつれて、その半導体素子を回路基板
に効率よく確実に実装する技術が強く要求されるように
なってきた。
【０００３】そのような半導体素子を実装する技術とし
て、半導体素子を個別のパッケージに封入せずに、配線
パターンを形成した配線基板に直接接着し、半導体素子
の電極と配線パターンの配線接続を行って実装する方法
がある。この方法によれば、半導体素子を個別封止して
その外部接続端子を配線基板の配線パターンに半田付け
することにより実装する場合と比べて、実装面積を縮小
して高密度実装を行なうことが可能となり、また封止部
材のコストを削減できる等の利点がある。
て、半導体素子を個別のパッケージに封入せずに、配線
パターンを形成した配線基板に直接接着し、半導体素子
の電極と配線パターンの配線接続を行って実装する方法
がある。この方法によれば、半導体素子を個別封止して
その外部接続端子を配線基板の配線パターンに半田付け
することにより実装する場合と比べて、実装面積を縮小
して高密度実装を行なうことが可能となり、また封止部
材のコストを削減できる等の利点がある。
【０００４】従来、このように半導体素子を配線基板に
直接実装する場合において、半導体素子の電極と配線パ
ターンを接続する具体的な方法としては、図４に示すよ
うな、ワイヤボンディングによるものが一般的であっ
た。これは、配線パターンを形成した配線基板１３にベ
アＩＣチップ４を搭載し、このベアＩＣチップ４の電極
１１と配線パターンに形成されたセカンドパッド１０に
Ａｕ等の金属細線１２の両端を熱圧着等によって接続す
るものである。
直接実装する場合において、半導体素子の電極と配線パ
ターンを接続する具体的な方法としては、図４に示すよ
うな、ワイヤボンディングによるものが一般的であっ
た。これは、配線パターンを形成した配線基板１３にベ
アＩＣチップ４を搭載し、このベアＩＣチップ４の電極
１１と配線パターンに形成されたセカンドパッド１０に
Ａｕ等の金属細線１２の両端を熱圧着等によって接続す
るものである。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の接続方法では、半導体素子の電極と配線パタ
ーンをワイヤボンディングする際に、ボンディング位置
精度により生じる接続不良や、ボンディングワイヤのた
わみ等によるボンディングワイヤ同士の接触等の不要接
触が発生するために、配線ピッチをあまり小さくするこ
とができず、２５０μｍ程度が実用的となっていた。従
って、ＩＣチップの高集積化に伴う多端子化および電極
の狭ピッチ化に対応するためには、さらに狭ピッチで接
続できる方法が求められていた。
うな従来の接続方法では、半導体素子の電極と配線パタ
ーンをワイヤボンディングする際に、ボンディング位置
精度により生じる接続不良や、ボンディングワイヤのた
わみ等によるボンディングワイヤ同士の接触等の不要接
触が発生するために、配線ピッチをあまり小さくするこ
とができず、２５０μｍ程度が実用的となっていた。従
って、ＩＣチップの高集積化に伴う多端子化および電極
の狭ピッチ化に対応するためには、さらに狭ピッチで接
続できる方法が求められていた。
【０００６】また、半導体素子表面のファーストパッド
と配線基板のセカンドパッドをワイヤボンディング接続
するためには、まずファーストパッドにワイヤの一端を
圧着してから該ワイヤを一旦持ち上げ、半導体素子の角
部に接触しないように、ある程度離れて形成されたセカ
ンドパッドに他端を圧着している。従って、半導体素子
表面の上方向にはワイヤを持ち上げるための高さが必要
であり、かつ素子周辺部にはセカンドパッドを形成する
ための領域が必要であるため、半導体素子の実装部分の
占有容積を低減するには限界があった。
と配線基板のセカンドパッドをワイヤボンディング接続
するためには、まずファーストパッドにワイヤの一端を
圧着してから該ワイヤを一旦持ち上げ、半導体素子の角
部に接触しないように、ある程度離れて形成されたセカ
ンドパッドに他端を圧着している。従って、半導体素子
表面の上方向にはワイヤを持ち上げるための高さが必要
であり、かつ素子周辺部にはセカンドパッドを形成する
ための領域が必要であるため、半導体素子の実装部分の
占有容積を低減するには限界があった。
【０００７】従って、本発明の目的は、半導体素子の電
極と配線パターンとの接続部分における配線ピッチを狭
くすることである。
極と配線パターンとの接続部分における配線ピッチを狭
くすることである。
【０００８】また、本発明の他の目的は、半導体素子の
実装部分の高さを低くしかつ実装面積を縮小して、半導
体素子の実装接続部分の占有容積を低減することであ
る。
実装部分の高さを低くしかつ実装面積を縮小して、半導
体素子の実装接続部分の占有容積を低減することであ
る。
【０００９】
【課題を解決するための手段】上記問題点の解決のた
め、本発明によれば、絶縁体基板に導電体層を積層して
配線パターンを形成した配線基板に、素子表面に電極を
有する半導体素子を装着し、この半導体素子の電極とこ
の電極に対応する配線パターンとを接続する半導体素子
の接続方法において、配線基板の半導体素子の電極に接
続するための配線パターンが形成された面の裏面に半導
体素子の電極形成面側を接着する段階と、半導体素子の
電極に対応する配線パターンの導電体層から絶縁体基板
を通り半導体素子の電極に至るスルーホールを配線基板
に形成する段階と、このスルーホールを介して導電体層
を形成することによって、配線パターンの導電体層と半
導体素子の電極を電気的に接続する段階とを設ける。
め、本発明によれば、絶縁体基板に導電体層を積層して
配線パターンを形成した配線基板に、素子表面に電極を
有する半導体素子を装着し、この半導体素子の電極とこ
の電極に対応する配線パターンとを接続する半導体素子
の接続方法において、配線基板の半導体素子の電極に接
続するための配線パターンが形成された面の裏面に半導
体素子の電極形成面側を接着する段階と、半導体素子の
電極に対応する配線パターンの導電体層から絶縁体基板
を通り半導体素子の電極に至るスルーホールを配線基板
に形成する段階と、このスルーホールを介して導電体層
を形成することによって、配線パターンの導電体層と半
導体素子の電極を電気的に接続する段階とを設ける。
【００１０】また、スルーホールを介して形成される導
電体層はメッキにより形成することが可能である。
電体層はメッキにより形成することが可能である。
【００１１】また、配線基板のスルーホールは、レーザ
によって形成すると好都合である。
によって形成すると好都合である。
【００１２】
【作用】このような構成においては、配線基板の一方の
面に形成された配線パターンと、その配線基板の裏面に
接着された半導体素子の電極とを、スルーホールを介し
て接続することによって、線部材を使用せずに、短い距
離で直接的に接続することができる。従って、ボンディ
ングワイヤ接続の際に生じるような不良接続や不要接触
が発生せず、素子の電極と配線パターンの接続ピッチを
大幅に狭くすることができ、かつ半導体素子から導出す
る端子数を大幅に増やすことができる。
面に形成された配線パターンと、その配線基板の裏面に
接着された半導体素子の電極とを、スルーホールを介し
て接続することによって、線部材を使用せずに、短い距
離で直接的に接続することができる。従って、ボンディ
ングワイヤ接続の際に生じるような不良接続や不要接触
が発生せず、素子の電極と配線パターンの接続ピッチを
大幅に狭くすることができ、かつ半導体素子から導出す
る端子数を大幅に増やすことができる。
【００１３】また、ワイヤボンディングのように、半導
体素子周辺にワイヤを引き回すためのスペースが必要で
ないため、半導体素子の実装部分を薄型化することがで
き、かつ実装面積を縮小することができる。
体素子周辺にワイヤを引き回すためのスペースが必要で
ないため、半導体素子の実装部分を薄型化することがで
き、かつ実装面積を縮小することができる。
【００１４】また、スルーホール内部の導電体層を、メ
ッキによって形成することができるので、半導体素子の
多数の電極と配線パターンとを同時にかつ容易に接続す
ることができる。
ッキによって形成することができるので、半導体素子の
多数の電極と配線パターンとを同時にかつ容易に接続す
ることができる。
【００１５】また、スルーホールをレーザによって形成
することにより、微細なスルーホールを正確な位置に形
成することができ、接続位置を正確に制御することがで
きるので、配線ピッチを縮小しかつ集積回路装置の信頼
性を高めることができる。
することにより、微細なスルーホールを正確な位置に形
成することができ、接続位置を正確に制御することがで
きるので、配線ピッチを縮小しかつ集積回路装置の信頼
性を高めることができる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例につき
説明する。図１は、本発明の一実施例に係わる半導体素
子の接続方法によって、接続が完了した半導体素子実装
部を示す。絶縁性フィルム１に導電体層２を積層して配
線パターンを形成した配線基板３の、配線パターンが形
成された面の裏面に、ベアＩＣチップ４が接着剤６によ
って装着されている。このベアＩＣチップ４は、電極５
が形成されている面が配線基板３に向かうように接着さ
れている。配線基板３のこの電極５に対応する位置に
は、導電体層２と絶縁性フィルム１を貫通するスルーホ
ール６が形成されており、このスルーホール６の内部に
形成された導電体層７により、導電体層２と電極５が電
気的に接続されている。
説明する。図１は、本発明の一実施例に係わる半導体素
子の接続方法によって、接続が完了した半導体素子実装
部を示す。絶縁性フィルム１に導電体層２を積層して配
線パターンを形成した配線基板３の、配線パターンが形
成された面の裏面に、ベアＩＣチップ４が接着剤６によ
って装着されている。このベアＩＣチップ４は、電極５
が形成されている面が配線基板３に向かうように接着さ
れている。配線基板３のこの電極５に対応する位置に
は、導電体層２と絶縁性フィルム１を貫通するスルーホ
ール６が形成されており、このスルーホール６の内部に
形成された導電体層７により、導電体層２と電極５が電
気的に接続されている。
【００１７】次に、本実施例による半導体素子の接続方
法を、図２、図３を参照して工程別に説明する。図２は
ベアＩＣチップ４を配線基板３に接着剤９によって接着
した状態を示す。配線基板３はポリイミド（ＰＩ）やポ
リエチレンテレフタレート（ＰＥＴ）等の絶縁性フィル
ム１の一方の面にＣｕやＡｕ等の導電体層２を積層して
配線パターンを形成したものである。この配線パターン
は、後の工程でベアＩＣチップ４の電極５に接続するた
めに、電極５の配置に対応した形状とパターンに形成さ
れている。この絶縁性フィルム１の導電体層２が積層さ
れている面とは反対の面にベアＩＣチップ４が接着され
ている。このベアＩＣチップ４は、電極５と導電体層２
とが絶縁性フィルム１を介して位置的に重なるように位
置合わせされ、電極５が形成されている面を絶縁性フィ
ルム１に接着している。この接着は、例えば絶縁性の接
着剤９をディスペンス法や転写法によりベアＩＣチップ
４の全面あるいは一部に塗布した後、塗布面を絶縁性フ
ィルム１に固定し、接着剤を硬化させて行う。
法を、図２、図３を参照して工程別に説明する。図２は
ベアＩＣチップ４を配線基板３に接着剤９によって接着
した状態を示す。配線基板３はポリイミド（ＰＩ）やポ
リエチレンテレフタレート（ＰＥＴ）等の絶縁性フィル
ム１の一方の面にＣｕやＡｕ等の導電体層２を積層して
配線パターンを形成したものである。この配線パターン
は、後の工程でベアＩＣチップ４の電極５に接続するた
めに、電極５の配置に対応した形状とパターンに形成さ
れている。この絶縁性フィルム１の導電体層２が積層さ
れている面とは反対の面にベアＩＣチップ４が接着され
ている。このベアＩＣチップ４は、電極５と導電体層２
とが絶縁性フィルム１を介して位置的に重なるように位
置合わせされ、電極５が形成されている面を絶縁性フィ
ルム１に接着している。この接着は、例えば絶縁性の接
着剤９をディスペンス法や転写法によりベアＩＣチップ
４の全面あるいは一部に塗布した後、塗布面を絶縁性フ
ィルム１に固定し、接着剤を硬化させて行う。
【００１８】図３は配線基板３にスルーホール５を形成
する工程を示し、配線基板３の電極５と対応する位置に
レーザビーム８を照射し、導電体層２と絶縁性フィルム
１に孔を形成して、配線基板３に導電体層２から電極５
の表面に至るスルーホール６を形成する。このスルーホ
ール６の内部に導電体層７を形成することにより、図１
に示したような、導電体層２と電極５との電気的接続が
完了する。この導電体層７は、スルーホール６の周辺部
を除く領域の配線基板３の表面に、メッキ用のレジスト
を被覆し、無電解メッキ等によりスルーホール６内部を
含む全面にＣｕやＡｕ等のメッキ層を形成した後、レジ
ストを剥離することにより形成される。
する工程を示し、配線基板３の電極５と対応する位置に
レーザビーム８を照射し、導電体層２と絶縁性フィルム
１に孔を形成して、配線基板３に導電体層２から電極５
の表面に至るスルーホール６を形成する。このスルーホ
ール６の内部に導電体層７を形成することにより、図１
に示したような、導電体層２と電極５との電気的接続が
完了する。この導電体層７は、スルーホール６の周辺部
を除く領域の配線基板３の表面に、メッキ用のレジスト
を被覆し、無電解メッキ等によりスルーホール６内部を
含む全面にＣｕやＡｕ等のメッキ層を形成した後、レジ
ストを剥離することにより形成される。
【００１９】以上のようにして、配線パターンの導電体
層２から絶縁性フィルム１を通り電極５に至る微細なス
ルーホール６の内部に、導電体層７を形成することによ
り、導電体層２と電極５が電気的に接続される。従っ
て、金属細線等の部材を使用することなく、短い接続距
離でほぼ直接的に接続することができるので、ワイヤボ
ンディング接続する場合のような接触不良や不要接触は
発生せず、ベアＩＣチップ４の電極５と配線パターンと
を接続する配線ピッチを大幅に狭くすることができる。
具体的には、配線ピッチを、従来２５０μｍであったも
のを、例えば２００μｍ以下にまで狭くすることができ
るので、外部端子数が数１００ピンクラスのＬＳＩに対
応することもできる。
層２から絶縁性フィルム１を通り電極５に至る微細なス
ルーホール６の内部に、導電体層７を形成することによ
り、導電体層２と電極５が電気的に接続される。従っ
て、金属細線等の部材を使用することなく、短い接続距
離でほぼ直接的に接続することができるので、ワイヤボ
ンディング接続する場合のような接触不良や不要接触は
発生せず、ベアＩＣチップ４の電極５と配線パターンと
を接続する配線ピッチを大幅に狭くすることができる。
具体的には、配線ピッチを、従来２５０μｍであったも
のを、例えば２００μｍ以下にまで狭くすることができ
るので、外部端子数が数１００ピンクラスのＬＳＩに対
応することもできる。
【００２０】また、ベアＩＣチップ４の電極５と配線パ
ターンの接続が配線基板内部で行われるため、ワイヤボ
ンディング接続のような配線のための特別なスペースを
必要とせず、ベアＩＣチップ４の実装部分を薄型化する
ことができ、また配線基板３にセカンドパッドを形成す
る必要がないため実装面積を縮小することができる。具
体的には、素子実装部分の厚さを、従来１ｍｍ程度必要
であったものを、例えば０．５ｍｍまで薄型化すること
も可能である。
ターンの接続が配線基板内部で行われるため、ワイヤボ
ンディング接続のような配線のための特別なスペースを
必要とせず、ベアＩＣチップ４の実装部分を薄型化する
ことができ、また配線基板３にセカンドパッドを形成す
る必要がないため実装面積を縮小することができる。具
体的には、素子実装部分の厚さを、従来１ｍｍ程度必要
であったものを、例えば０．５ｍｍまで薄型化すること
も可能である。
【００２１】なお、上記実施例では、配線基板のベアＩ
Ｃチップ実装面とは反対側の面に形成した配線パターン
とベアＩＣチップの電極とを接続する場合について述べ
たが、配線パターンを配線基板のベアＩＣチップを実装
する面や、絶縁体基板内部に形成した多層配線基板の場
合であっても本発明を適用できる。このような多層配線
基板においては、各配線層の配線パターンに対応させて
スルーホールを配置し、それぞれのスルーホールを介し
て、各配線層の配線パターンを選択的にベアＩＣチップ
の電極と接続することができる。
Ｃチップ実装面とは反対側の面に形成した配線パターン
とベアＩＣチップの電極とを接続する場合について述べ
たが、配線パターンを配線基板のベアＩＣチップを実装
する面や、絶縁体基板内部に形成した多層配線基板の場
合であっても本発明を適用できる。このような多層配線
基板においては、各配線層の配線パターンに対応させて
スルーホールを配置し、それぞれのスルーホールを介し
て、各配線層の配線パターンを選択的にベアＩＣチップ
の電極と接続することができる。
【００２２】また、上記実施例では、配線基板にレーザ
を照射してスルーホールを形成しているが、エッチング
等の他の手段で形成することも可能である。
を照射してスルーホールを形成しているが、エッチング
等の他の手段で形成することも可能である。
【００２３】また、上記実施例では、スルーホール内部
にメッキにより導電体層を形成しているが、例えば導電
性ペーストを刷り込むような他の手段で充填してもよい
し、スルーホール内部全体に充填せずに、蒸着等の手段
でスルーホール内部壁面だけに導電体層の薄膜を形成し
て、配線パターンと半導体素子の電極を接続してもよ
い。
にメッキにより導電体層を形成しているが、例えば導電
性ペーストを刷り込むような他の手段で充填してもよい
し、スルーホール内部全体に充填せずに、蒸着等の手段
でスルーホール内部壁面だけに導電体層の薄膜を形成し
て、配線パターンと半導体素子の電極を接続してもよ
い。
【００２４】
【発明の効果】以上のように、本発明によれば、ベアＩ
Ｃチップの電極と配線基板の配線パターンとを、ボンデ
ィングワイヤ等を使用することなくほぼ直接的に接続す
ることができるので、配線の不要接触や接続不良が発生
することがなくなり、半導体素子の電極と配線パターン
とを接続する配線ピッチを大幅に狭くすることができ
る。従って、ＩＣチップから導出できる出力端子の数を
大幅に増やすことが可能となり、ＬＳＩ等の半導体素子
の多端子化にも対応することができる。
Ｃチップの電極と配線基板の配線パターンとを、ボンデ
ィングワイヤ等を使用することなくほぼ直接的に接続す
ることができるので、配線の不要接触や接続不良が発生
することがなくなり、半導体素子の電極と配線パターン
とを接続する配線ピッチを大幅に狭くすることができ
る。従って、ＩＣチップから導出できる出力端子の数を
大幅に増やすことが可能となり、ＬＳＩ等の半導体素子
の多端子化にも対応することができる。
【００２５】また、ＩＣチップの電極と配線パターンと
の接続を配線基板内部で行うため、接続配線のためのス
ペースを半導体素子周辺に設ける必要がなく、素子実装
部分を極めて薄型化することができるとともに、素子の
実装面積を大幅に縮小できる。したがって、半導体素子
の実装接続部分の占有容量を大幅に低減することができ
る。
の接続を配線基板内部で行うため、接続配線のためのス
ペースを半導体素子周辺に設ける必要がなく、素子実装
部分を極めて薄型化することができるとともに、素子の
実装面積を大幅に縮小できる。したがって、半導体素子
の実装接続部分の占有容量を大幅に低減することができ
る。
【図１】本発明の１実施例に係る半導体素子の接続方法
によって接続が行なわれたベアＩＣチップ付近の様子を
示す説明図である。
によって接続が行なわれたベアＩＣチップ付近の様子を
示す説明図である。
【図２】本発明の１実施例に係る半導体素子の接続方法
における工程を示す説明図である。
における工程を示す説明図である。
【図３】本発明の１実施例に係る半導体素子の接続方法
における工程を示す説明図である。
における工程を示す説明図である。
【図４】従来の半導体素子の接続方法を示す説明図であ
る。
る。
１ 絶縁性フィルム ２ 導電体層 ３ 配線基板 ４ ベアＩＣチップ ５ 電極 ６ スルーホール ７ 導電体層 ８ レーザビーム ９ 接着剤 １０ セカンドパッド １１ 電極 １２ ボンディングワイヤ １３ 配線基板
Claims (1)
- 【請求項１】 絶縁体基板に導電体層を積層して配線パ
ターンを形成した配線基板に、素子表面に電極を有する
半導体素子を装着し、該半導体素子の電極と該電極に対
応する配線パターンとを接続する半導体素子の接続方法
であって、 前記配線基板の前記電極に対応する配線パターンを形成
した面の裏面に前記半導体素子の電極形成面側を接着す
る段階と、前記電極に対応する配線パターンの導電体層
から前記絶縁体基板を通り前記電極の表面に至るスルー
ホールを前記配線基板に形成する段階と、該スルーホー
ルを介して導電体層を形成することによって前記配線パ
ターンの導電体層と前記半導体素子の電極を電気的に接
続する段階を含むことを特徴とする半導体素子の接続方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151541A JPH06338538A (ja) | 1993-05-28 | 1993-05-28 | 半導体素子の接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151541A JPH06338538A (ja) | 1993-05-28 | 1993-05-28 | 半導体素子の接続方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338538A true JPH06338538A (ja) | 1994-12-06 |
Family
ID=15520771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5151541A Pending JPH06338538A (ja) | 1993-05-28 | 1993-05-28 | 半導体素子の接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338538A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001250888A (ja) * | 1999-12-22 | 2001-09-14 | General Electric Co <Ge> | フレキシブル基板上の相互接続用金属にダイを位置合せするための装置及び方法並びにそれによって得られた製品 |
-
1993
- 1993-05-28 JP JP5151541A patent/JPH06338538A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001250888A (ja) * | 1999-12-22 | 2001-09-14 | General Electric Co <Ge> | フレキシブル基板上の相互接続用金属にダイを位置合せするための装置及び方法並びにそれによって得られた製品 |
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