KR950013898B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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고이찌 기따하라
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Abstract

내용 없음.

Description

반도체 장치의 제조 방법
제 1 도a는 본 발명에 있어서 트리밍 다결정 실리콘 저항 회로망의 한 실시예의 모식적 평면도.
제 1 도b는 상기 저항 회로망의 단면도.
제 1 도c는 전류 용단을 위한 전압과 인가 시기를 설명하는 도면.
제 2 도 및 제 3 도는 본 발명에 있어서 트리밍 다결정 실리콘 저항 희로망의 다른 실시예를 도시한 전기 회로도.
제 4 도a는 본 발명에 있어서 반도체 장치의 한 예를 도시한 전기 회로도.
제 4 도b 내지 제 4 도e는 제 4 도a에 도시한 반도체 장치에 트리밍 다결정 실리콘 저항 회로망을 설치한 실시예를 도시한 주요부 회로도.
제 5 도는 종래의 레이저 트리밍 방법을 설명하기 위한 평면도.
* 도면의 주요부분에 대한 부호의 설명
14a,17a,21a,22a,32a,42a,62a,72a : 제 1 단자
14b,17b,21b,22b,32b,42b,62b,72b : 제 2 단자
19a,23a,24a,31a,41a,61a,71a : 제 1 급전점
19b,23b,24b,31b,41b,61b,71b : 제 2 급전점
50,51,52,53,54,55,56,57 : 트리밍 다결정 실리콘 저항 회로망
R1-R8: 트리밍 다결정 실리콘 저항체
본 발명은 기능적 트리밍(functional trimming)을 이용한 반도체 장치의 제조 방법에 관한 것으로, 특히 트리밍 다결정 실리콘 저항체를 포함한 저항 회로망을 갖는 반도체 장치의 제조 방법에 있어서, 상기 트리밍 다결정 실리콘 저항체를 전류 용단(溶斷)함으로써 반도체 장치의 특성을 조정하는 제조 방법에 관한 것이다.
최근 반도체 집적 회로나 혼성 직접 회로등의 반도체 장치에 있어서는 고정밀도한 출력 특성를 얻기 위한 수단으로서 기능적 트리밍이 이용되고 있다. 즉, 반도체 장치의 출력 특성를 결정하는 주요한 인자가, 예를들어 저항인 경우에는 반도체 장치를 동작 상태로 해서 그 출력 특성을 측정하면서 저항체를 절단 또는 가공하여 저항값을 조정하여 고정밀도한 출력 특성을 얻을 수 있다. 이와 같은 방법을 기능적 트리밍이라고 한다.
기능적 트리밍으로 저항체의 저항값을 변화시키는 종래의 방법으로서는, 예를 들어 제 5 도에 도시한 바와 같이 실리콘 칩 또는 웨이퍼내에 미리 설치해 둔 저항 회로망의 저항을 레이저 광등으로 차례로 절단하는 방법이 있다. 제 5 도는 저항 회로망이 사다리 모양으로 형성된 트리밍 저항체의 예이다. 저항체(2)중 병렬로 접속된 저항체(2a)를 레이저 광(3)으로 차례로 절단해가면 전극(1 및 1')에서 본 저항 회로망의 합성 저항값이 변화한다. 즉 병렬로 접속된 저항체(2a)는 절단에 의해 효과적으로 저항 회로망에서 분리되어 저항값을 변화시킬 수 있다. 즉, 반도체 소자의 전기 특성을 측정하면서 저항값을 조정함으로써 원하는 전기적 특성을 얻을 수 있다.
조정된 저항체를 갖는 실리콘 칩은 구리 베이스등에 다이 본딩(die bonding)한 후 외위기(外圍器) 단자에 결선하고, 또한 몰드 수지 또는 캔 시일등에 의해 봉입되어 조립이 완료된다. 조립이 완료된 반도체 장치는 다시 그 전기적 특성을 확인하기 위해 시험을 행하여 규격외의 것을 제거하여 제품을 완성한다.
그러나, 이와 같은 종래 기술에는 다음과 같은 문제점이 있다.
상기 방법에서는 트리밍시 소자의 전기적 특성을 측정함과 동시에 레이저 가공 장치를 연동시켜 동작시키게 되어 제조 장치 전체가 대규모이고, 고액의 것이 필요할 뿐아니라 조립후에 재시험도 필요해서 제품 단가의 상승을 가져온다. 다음에 가공되는 저항체는 칩 표면에서 가공하기 때문에 저항체 상을 표면 안정화(passivation)막등의 보호막으로 씌울수 없어서 신뢰성면에서의 악영향도 발생한다. 다음에 조립전에 저항값을 조정해도 조립시에 실리콘 칩이 받는 열 공정 또는 응력등으로 반도체 소자의 전기적 특성에 미소한 변화가 생겨 조립후에는 원하는 것이 아닌 것으로 되어 버리는 문제가 있다. 또, 전력용 반도체 장치에 이용하는 경우, 실리콘 웨이퍼 상에서 또는 칩 상에서는 대전력 동작시의 특성 검사는 곤란해지는 경우가 많고 그러한 상태에서 특성 검사를 행하면서의 저항 조정은 불가능하다.
상술한 바와 같이, 레이저 광을 사용하는 종래의 트리밍 방법에서는 레이저 가공 장치등의 제조 설비가 대규모로 되어 제품 단가를 상승시킨다. 또 트리밍 저항체의 표면을 보호막으로 덮을 수 없어서 신뢰성에 악 영향을 준다. 또 트리밍 저항값을 조정해서 고 정밀도한 출력 특성이 얻어져도 그 후에 행하는 조립 공정중의 열이나 응력으로 소자의 특성이 미소하게 변화해서 원하는 특성에서 벗어난다는 문제가 있다. 또 전력용 반도체 장치의 경우, 칩 상태에서 대전력 동작을 행하면서 저항 조정을 하기는 곤란하다.
본 발명은 상기 문제점을 고려한 것으로, 기능적트리밍의 설비등에 따른 제품 단가의 상승을 억제하고, 트리밍 저항체가 보호막으로 덮히지 않아서 생기는 신뢰성의 저하를 방지하고 조립에 따른 소자 특성의 변동의 영향을 피할 수 있으며, 또 대전력 동작시의 전기적 특성 조정의 곤란성을 해결할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치의 제조 방법은 제 1 단자가 제 1 급전점(feeding point)에, 제 2 단자가 제 2 급전점에 각각 전기적으로 접속되어 있는 트리밍 다결정 실리콘 저항체 또는 다결정 실리콘 저항체를 포함하는 저항 회로망을 반도체 장치에 설치하여, 반도체 장치의 특성을 측정한 후에, 제 1 급전점과 제 2 급전점 사이에 전류를 흘려서 상기 트리밍 다결정 실리콘 저항체의 양단에 순차적으로 높아지는 전압을 인가하여 용단함으로써 상기 반도체 장치의 특성을 조정하는 것을 특징으로 한다.
본 발명은 기능적 트리밍에 의한 반도체 장치의 제조 방법에 있어서 트리밍 다결정 실리콘 저항체에 전류를 흘려 이것을 용단함으로써 저항값을 변화시켜 반도체 장치의 특성을 조정하는 것이다.
제1 및 제 2 급전점은 트리밍 다력정 실리콘 저항체에 용단 전류를 공급하는 장소로서, 예를 들어 용단 전류용 전원 단자를 다른 곳에 손상을 주지 않고 압접할 수 있는 금속 배선막 상의 국소 영역 또는 외위기 단자(외부 단자)등이다. 또 제1 및 제 2 의 급전점과, 트리밍 다결정 실리콘 저항체 또는 이 저항체를 포함하는 저항 회로망의 제1 및 제 2 의 단자는 도체 부재에 의해 직접적으로 또는 저항등의 수동 소자 또는 다이오드등의 능동 소자를 통해 서로 전기적으로 접속되어 있다.
상기와 같이 전기적으로 저항을 절단하므로, 반도체 소자의 전기적 특성 측정 장치에 의한 측정과 트리밍 가공을 동일 장치로 겸용하여 원하는 전기적 특성이 얻어지도록 저항값을 조정할 수 있다. 따라서, 장치의 간편화와 제품의 단가 절감을 도모할 수 있다.
또한, 종래의 레이저 광 트리임처럼 트리밍 저항체 표면을 노출할 필요도 없이 트리밍 저항체 상에 보호막을 형성할 수 있어서 장치의 신뢰성도 향상된다.
또 제1 및 제 2 의 급전점을 적당히 선택하면, 예를 들어, 장치의 외부 단자를 급전점으로 하면 저항값의 조정을 최종 조립후에 실시할 수 있다. 따라서, 다이 본딩, 몰드 공정등에서의 열 스트레스나 응력등에 의한 저항값이나 내부 각 소자 특성의 변동의 영향을 최종적으로 저정할 수 있다. 또 전력용 반도체 장치의 경우, 대전력 동작시의 기능적 트리밍이 가능해진다.
본 발명의 반도체 장치의 제조 방법에 사용되는 트리밍 다결정 실리콘 저항 회로망의 실시예에 대해서 먼저 설명한다.
제 1 도a는 전류 용단의 트리밍 다결정 실리콘 저항 회로망의 제 1 실시예를 도시한 모식적 평면도이고, 제 1 도b는 X-X'선의(제 1 도a 참조) 단면도를 도시한 것이다.
트리밍 다결정 실리콘 저항 회로망(50)은 실리콘 기판(10)상에 SiO2막(11)을 통해 형성되고 트리밍 다결정 실리콘 저항체 R1,R2, R3, R4의 각각의 한단을 알루미늄 배선막(13a)에, 다른 한단을 알루미늄 배선막(13b)에 연결한 병렬 저항 회로망으로서, 제 1 단자(14a) 및 제 2 단자(14b)는 각각 패트(15a 및 15b)를 통해 제1 및 제 2 의 급전점으로 되는 외부(팩키지)단자(19a 및 19b)에 접속된다. 트리밍 저항 회로망(50)은 다른 단자(14c 및 14d)가 반도체 장치(반도체 집적회로)내의 회로에 접속되어 1개의 저항으로서 기능한다.
반도체 장치의 전기적 특성을 소정의 규격내로 하기 위해 외부 단자에 외부 전압을 인가하여 트리밍 저항 회로망의 요소 저항체 R1, R2,R3,R4를 차례로 전류 용단시켜 반도체 장치의 전기적 특성을 모니터하면서 서서히 트리밍 저항 회로망의 저항값을 증대시켜 필요한 값으로 조정한다.
다결정 실리콘 저항체는 과도한 전류 밀도의 전류를 흘렸을 때 다결정 실리콘 막이 용단되어 완전히 개방(오픈)상태로 된다. 그 전류용량은 통상 0.3-1㎛ 정도의 두께로 형성된 다결정 실리콘 막인 경우, 같은 치수의 단결정 실리콘 층에 비해 대단히 작으므로, 전류 용단시에 다결정 실리콘 막에 인접한 실리콘 산화막 등에 손상을 주는 일도 없다. 따라서, 오픈 상태로 된 저항은 완전히 제거되었다고 간주할 수 있음과 동시에 신회성에의 악영향도 없다.
예를 들어, 불순물을 도핑하지 않은 다결정 실리콘에 비소를 도핑해서 얻어진 시트 저항 80Ω/?(두께 0.35㎛)의 다결정 실리콘 막을 폭 10㎛, 길이 120㎛로 가공한 경우, 960Ω의 다결정 실리콘 저항체가 얻어진다. 이 저항체에 약 30mA의 전류를 흘리면 저항체는 완전히 용단에 의해 오픈된다. 즉, 폭 1㎛당 약 3mA의 전류로 저항체를 절단할 수 있다. 제 1 도(a)에 도시한 트리밍 저항 회로망(50)의 요소 저항체는 동일 폭이고, 길이는 저항체 R1에서 R4의 순서로 길고, 각각의 저항값이 R1=R, R2=2R, R3=3R, R4=4R로 한 예이다.
그 다음, 이와 같은 트리밍 다결정 실리콘 저항 회로망(50)을 설치한 반도체 장치의 특성을 조정하는 한예에 대해 제 1 도(c)를 참조해서 설명한다. 제 1 (c)의 횡축은 시간 t의 경과를 나타내고, 종축은 외부 단자(급전점) 사이로 인가되는 전압 V를 나타낸다. 전압 V1내지 V4는 요소 저항체 R1내지 R4를 용단할 수 있는 각각의 전압값을 나타내고, T1내지 T5는 반도체 장치의 전기적 특성 특정[테스트(1) 내지 테스트(5)로 약기]을 행하는 시기를 나타낸다. 먼저, T1에서 테스트(1)의 전기적 측정을 행한다. 불충분한 특성의 경우에는 외부 단자에 전압 V1을 인가한다. R1에 최대의 전류가 흐르기 때문에 먼저 최초로 R1이 절단된다. 따라서, 트리밍 저항 회로망(50)의 저항 값은 증가한다. 다음에, 테스트(2)에 의해 전기적 특성 측정을 행한다. 아직 불충분한 경우, 다시 V=V2를 인가한다. 따라서 R2가 절단되어 트리밍 저항 회로망(50)의 저항값은 더욱 증가한다. 이리하여 원하는 전기적 특성이 얻어질 때까지 각 저항을 절단해 감으로써 트리밍 저항 회로망(50)의 저항값의 적정화를 도모할 수 있다.
다음에 트리밍 저항 회로망(50)을 설치한 반도체 장치의 제조 공정의 개략적인 한예를 제 1 도를 참조해서 설명한다. 제 1 도b에 도시한 것처럼 실리콘 기판(10)의 한쪽의 주요면에 실리콘 산화막(11)을 형성하여 그 위에 CVD 장치등을 사용하여 불순물을 도핑하지 않은 다결정 실리콘을 퇴적시킨다. 다음에 사진 식각법으로 제 1 도a에 도시한 R1,내지 R4의 저항 패턴을 형성한 후, 이온 주입법등의 불순물 도입 기술로 붕소, 비소, 인등을 도핑해서 다결정 실리콘 저항체의 저항을 저하시킨다. 저항 형성후, 다시 층간 절연막(산화 실리콘막)(12)를 퇴적, 전극 접촉용 구멍을 내고, 알루미늄 전극 배선(13a), 표면 보호막 형성등 통상의 반도체 칩 형성과 동일한 공정으로 칩이 완성된다. 완성된 칩은 다시 팩키지에 통상의 조립 기술로 조립된다. 조립 후, 상기와 같이 반도체 장치의 특성을 측정하면서 트리밍 저항 회로망의 트리밍을 행해서 제품을 얻어진다.
제 2 도는 본 발명에 있어서 트리밍 다결정 실리콘 저항 회로망의 다른 실시예를 전기 등가 회로도로 도시한 것이다. R5, R6, R7, R8은 트리밍 다결정 실리콘 저항체이다. 또 도면에서 ×표시를 한 저항체는 트리밍 저항체를 나타낸다. R9, R10, R11은 실리콘 기판내에 형성된 다결정 확산 저항체이다. 실리콘 기판내에 형성된 확산 저항체는, 예를 들어 깊이 1㎛ 정도의 얕은 불순물 확산으로 형성환 저항으로, 폭 6㎛, 길이 50㎛의 것으로 150mA 이상의 전류 용량을 갖는다. 따라서 R5=R6=R7=R8,=R, R9=R10=R11=R로 설정된 경우, 제 1 도c와 같은 스텝형상의 전압을 도시하지 않은 제1 및 제 2 의 급전점을 통해 제 2 단자(17a) 및 제 2 단자(17b)사이에 인가시킴으로써, R9, R10, R11을 절단하지 않고 차례로 R5, R6, R7을 절단하여 트리밍 다결정 실리콘 저항체(51)의 저항값을 조정할 수 있다.
상기 실시예에서는, 트리밍 다결정 실리콘 저항 회로망은 제 1 도에 도시한 것처럼 금속 배선에 의해 병렬 접속된 복수의 트리밍 다결정 실리콘 저항체로 이루어진 경우, 또는 제 2 도에 도시한 것처럼 실리콘 단결정내에 형성된 확산 저항체를 구성 소자로서 내장하는 경우에 대해 서술했으나 이것에 한정되는 것은 아니다. 하나의 칩에 복수의 트리밍 다결정 실리콘 저항 회로망을 설치하고, 이 칩을 팩키징한 반도체 장치의 복수의 외부 단자를 급전점으로 한 예를 제 3 도에 전기 등가 회로도로 도시한다. 이 반도체 장치는 제 1 단자(21a) 및 제 2 단자(21b)를 갖는 트리밍 다결정 실리콘 저항 회로망(52)와 제 1 단자(22a) 및 제 2 단자(22b)를 갖는 트리밍 다결정 실리콘 저항 회로망(53)을 구비하고 있다. 부호(23a,24a 및 23b)는 각각 상기 반도체 장치의 외부 단자로, 각각 제 1 급전점 및 공통의 제 2 급전점을 나타낸다.
다음에 본 발명을 직렬 제어식 안정화 전원용 IC(직렬 조절기)에 적용하는 실시예에 대해 설명한다. 제 4 도a는 안정화 전원용 IC의 깆본 구성을 도시한 전기 회로도이다. 제 4 도a에 있어서, 트랜지스터 Tr1은 입력 외부 단자 T10과 출력 외부 단자 T20사이에 직렬로 삽입되는 제어용 트랜지스터이다. 출력 단자 T20과 접지 외부 단자 T30사이의 출력 전압은 저항(R20+R21)과 R22로 분압되어 접속점 j3에 나타난다. 다이오드 Dz에 의해 결정되는 기준 전압과 접속점 j3의 분압 출력 전압과의 차의 전압은 오차 증폭 트랜지스터 Tr2의 베이스ㆍ에미터 사이에 인가된다. 출력 전압이 어떤 원인으로 변동하면 그 분압 전압은 기준 전압과 비교되어 그 차에 대응한 전압이 트랜지스터 Tr1으로 귀환되어, 출력 전압은 안정하게 유지된다. 따라서, 원하는 출력 전압 특성을 얻기 위해서는 분압비를 결정하는 저항(R20+R21)값은 고정밀도로 조정할 필요가 있다. 조정용 저항 R20은 한단은 접속점 j1에, 다른 단은 접속점 j2를 통해 고정 저항 R21에 접속된다.
제 4 도b 내지 제 4 도e는 제 4 도a의 반도체 장치에 트리밍 다결정 실리콘 저항 회로망을 설치하는 경우의 실시예에 대해 그 주요부를 추출해서 회로도로 도시한 것이다. 도면중 ○ 표시는 회로망의 제1 또는 제 2 단자를, □ 표시는 제1 또는 제 2 급전점을, ◎ 표시는 반도체 장치의 외부 단자를 각각 나타내고, × 표시를 한 저항은 트리밍 다결정 시리콘 저항체를 나타내고, 표시가 없는 것은 고정 저항이다.
제 4 도b 및 제 4 도c는 칩 상태에서 기능적 트리밍을 행한 예이다. 제 4 도(b)에 있어서, 트리밍 저항 회로망(54)의 제 1 단자(32a)는 제 1 급전점(31a)에, 제 2 단자(32b)는 저항 R21을 통해 제 2 급전점(31b)에 접속된다. 제 1 급전점(31a) 및 제 2 급점전(31b)는 급전 단자를 충분히 압접할 수 있는 금속 배선막상의 국부 영역에서, 예를 들어 와이어 본딩 패드등을 이용하는 것이 좋다. 제 4 도(c)에서는, 트리밍 저항 회로망(55)의 제 1 단자(42a)는 제 1 급전점(41a)(와이어 본딩 패드와 겸용)에 접속되고, 제 2 단자(42b)는 별도로 설치된 제 2 급전 패드(41b)에 접속되는 예이다.
제 4 도d 및 제 4 도e는 최종 조립후에 기능적 트리밍을 행하는 예이다. 제 4 도d에서는, 트리밍 저항 회로망(56)의 제 1 단자(62a)는 제 1 급전점(61a)를 겸하는 출력 외부 단자 T20에 접속되고, 제 2 단자(62b)는 제 2 급전점(61b)로서 새롭게 설치된 급전 외부 단자 T40에 접속된다. 제 4 도e에서는 트리밍 저항 회로망(57)의 제 1 단자(72a) 및 제 2 단자(72b)는 각각 출력 외부 단자 T20및 접지 외부 단자 T30을 제 1 급전점(71a) 및 제 2 급전점(71b)로 한 예이다.
상술한 바와 같이, 본 발명의 반도체 장치의 제조 방법에 있어서는 트리밍 다결정 실리콘 저항체에 전류를 흘려서 이것을 용단함으로써, 저항값을 변화시켜 반도체 장치의 특성을 조정한다. 따라서, 트리밍 가공용 설비와 전기 특성 측정용의 설비를 겸용할 수 있어서 제조 설비등이 간편화되어 제품 단가의 상승을 억제할 수 있다. 또 급전점의 선택을 적절히 하면 트리밍 저항체 상에 보호막을 형성할 수 있어서 신뢰성이 향상된다. 또 급전점을 외부 단자로 하면 저항값의 조정을 최종 조립 후에 실시할 수 있어서 조립 공정중에 열 스트레스. 응력등으로 저항값이나 소자 특성이 변동해도 최종적으로 조정할 수 있어서 그 영향을 피할 수 있다. 또 대전력 동작시에도 기능적 트리밍이 가능하다.

Claims (1)

  1. 제 1 단자가 제 1 급전점에, 제 2 단자가 제 2 급전점에 각각 전기적으로 접속되어 있는 트리밍 다결정 실리콘 저항체 또는 트리밍 다결정 실리콘 저항체를 포함하는 저항 회로망을 반도체 장치에 설치하여, 상기 반도체 장치의 특성을 측정한 후에, 상기 제 1 급전점과 제 2 급전점 사이에 전류를 흘려서 상기 트리밍 다결정 실리콘 저항체의 양단에 순차적으로 높아지는 전압을 인가하여 용단함으로써 상기 반도체 장치의 특성을 조정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1019910005460A 1990-04-06 1991-04-04 반도체 장치의 제조 방법 KR950013898B1 (ko)

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